JPS6297428A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6297428A JPS6297428A JP60237045A JP23704585A JPS6297428A JP S6297428 A JPS6297428 A JP S6297428A JP 60237045 A JP60237045 A JP 60237045A JP 23704585 A JP23704585 A JP 23704585A JP S6297428 A JPS6297428 A JP S6297428A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- signal
- clock signal
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、再生デジタルオーディオ信号などのデジタ
ル信号からこれと同期したクロック信号を得るＰＬＬ回
路に関するものである。
ル信号からこれと同期したクロック信号を得るＰＬＬ回
路に関するものである。
従来、この種のクロック信号発生装置として、第２図に
示す位相同期回路が一般に使用されてきた。
示す位相同期回路が一般に使用されてきた。
同図において、１は位相比較回路、２は電圧制御発振器
のような可変周波数発振回路で、位相比較回路１におい
て、この回路１へのビット周波数ｆｂのデジタル入力信
号Ａと、可変周波数発振回路２の出力クロック信号Ｃと
の位相差を検出し、その位相差に応じた信号Ｂで可変周
波数発振回路２の出力周波数１位相を制御し、該可変周
波数発振回路２より入力デジタル信号Ａと同期したクロ
ック信号Ｃを得ていた。
のような可変周波数発振回路で、位相比較回路１におい
て、この回路１へのビット周波数ｆｂのデジタル入力信
号Ａと、可変周波数発振回路２の出力クロック信号Ｃと
の位相差を検出し、その位相差に応じた信号Ｂで可変周
波数発振回路２の出力周波数１位相を制御し、該可変周
波数発振回路２より入力デジタル信号Ａと同期したクロ
ック信号Ｃを得ていた。
この第２図に示された装置は第３図に示すような動作特
性を有している。即ち第３図は上記回路における入力信
号Ａのビット伝送速度、即ちビット周波数ｆｂ／秒を変
化させた場合の位相差信号Ｂの変化を示したもので、ｆ
ｂを十分低いところから徐々に高くしていくと当初はク
ロック信号Ｃはデジタル信号Ａと同期せずに発振中心周
波数ｆＯなるクロック信号となっている。ひき続きｒｂ
を徐々に高くしていくと、ｂ２においてクロック信号は
デジタル信号Ａと同期する。即ちクロック信号Ｃの周波
数ｆｃはｆｂと同一となる。さらにｆｂｔ−高＜してい
くとｂ４においてクロック信号Ｃとデジタル信号Ａとの
同期は外れ、ｆ ｃ＝ｆ Ｏとなる。逆にｆｂを十分高
いところから下降させていくと、ｂ３において両信号は
同期し、ｂｌににて同期が外れる。
性を有している。即ち第３図は上記回路における入力信
号Ａのビット伝送速度、即ちビット周波数ｆｂ／秒を変
化させた場合の位相差信号Ｂの変化を示したもので、ｆ
ｂを十分低いところから徐々に高くしていくと当初はク
ロック信号Ｃはデジタル信号Ａと同期せずに発振中心周
波数ｆＯなるクロック信号となっている。ひき続きｒｂ
を徐々に高くしていくと、ｂ２においてクロック信号は
デジタル信号Ａと同期する。即ちクロック信号Ｃの周波
数ｆｃはｆｂと同一となる。さらにｆｂｔ−高＜してい
くとｂ４においてクロック信号Ｃとデジタル信号Ａとの
同期は外れ、ｆ ｃ＝ｆ Ｏとなる。逆にｆｂを十分高
いところから下降させていくと、ｂ３において両信号は
同期し、ｂｌににて同期が外れる。
以上のような位相同期回路をデジタル信号のクロック信
号発生装置として使用した場合、次のようないくつかの
問題点があった。
号発生装置として使用した場合、次のようないくつかの
問題点があった。
まず第１に入力信号がデジタル信号であるため、デジタ
ル信号の反転数がビット周波数ｆｂ、クロック周波数ｆ
ｃより相当少ない（デジタル信号が１０１０１０・・・
とビット毎に反転する場合が最高で、このときの周波数
がｆｂに等しい）ため、入力デジタル信号中に含まれる
クロック信号と位相比較される情報が少ない。そのため
に可変周波数発振回路として十分安定度の高いものを使
用しないと誤制御を生じたり同期外れを起こす頻度が大
となる。
ル信号の反転数がビット周波数ｆｂ、クロック周波数ｆ
ｃより相当少ない（デジタル信号が１０１０１０・・・
とビット毎に反転する場合が最高で、このときの周波数
がｆｂに等しい）ため、入力デジタル信号中に含まれる
クロック信号と位相比較される情報が少ない。そのため
に可変周波数発振回路として十分安定度の高いものを使
用しないと誤制御を生じたり同期外れを起こす頻度が大
となる。
第２に可変周波数発振回路が温度変化等によって特性変
化を生ずると、第３図に示した特性も左右にずれ、ある
温度では同期が得られたデジタル信号Ａに対しても、温
度が変化すると同期が得られないような場合もある。
化を生ずると、第３図に示した特性も左右にずれ、ある
温度では同期が得られたデジタル信号Ａに対しても、温
度が変化すると同期が得られないような場合もある。
第３に上記のように入力デジタル信号の反転数が少なく
ても同期外れが生じず、かつ温度変化に対しても特性を
変化させないためには安定度の高い可変周波数発振回路
とする必要があるが、このように安定度の高い可変周波
数発振回路では、第３図に示した同期化可能な周波数範
囲、即ちキャプチャレンジ（Ｃａｐｔｕｒｅ Ｒａｎｇ
ｅ ）が広くとれず、これを広くとるように設計すれば
安定度の高い回路は得られないといった欠点を有してい
た。
ても同期外れが生じず、かつ温度変化に対しても特性を
変化させないためには安定度の高い可変周波数発振回路
とする必要があるが、このように安定度の高い可変周波
数発振回路では、第３図に示した同期化可能な周波数範
囲、即ちキャプチャレンジ（Ｃａｐｔｕｒｅ Ｒａｎｇ
ｅ ）が広くとれず、これを広くとるように設計すれば
安定度の高い回路は得られないといった欠点を有してい
た。
この発明は、上記のような問題点を解決するためになさ
れたもので、比較的不安定な可変周波数発振回路を用い
ても安定なキャプチャレンジが得られ、しかも容易にデ
ジタル信号に同期したクロックが得られるＰＬＬ回路を
得ることを目的する。
れたもので、比較的不安定な可変周波数発振回路を用い
ても安定なキャプチャレンジが得られ、しかも容易にデ
ジタル信号に同期したクロックが得られるＰＬＬ回路を
得ることを目的する。
この発明に係るＰＬＬ回路は、可変周波数発振回路の出
力クロック信号と該出力クロック信号を校正するための
基準クロック信号との周波数差を検出する弁別回路と、
この弁別結果を選択的に可変周波数発振回路に印加する
周波数制御用信号印加手段とを設けたものである。
力クロック信号と該出力クロック信号を校正するための
基準クロック信号との周波数差を検出する弁別回路と、
この弁別結果を選択的に可変周波数発振回路に印加する
周波数制御用信号印加手段とを設けたものである。
この発明においては、可変周波数発振回路は弁別回路に
よりその出力周波数、即ちＰＬＬ回路の自走周波数が安
定化されるから、比較的不安定な５ 。
よりその出力周波数、即ちＰＬＬ回路の自走周波数が安
定化されるから、比較的不安定な５ 。
可変周波数発振回路を用いてもキャプチャレンジが安定
し、入力デジタル信号に容易に同期したクロック信号が
得られる。
し、入力デジタル信号に容易に同期したクロック信号が
得られる。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例によるＰ Ｌ Ｌ回路を
示すブロックダイヤグラムであり、図において、１は第
２図と同様に入力信号Ａとクロック信号Ｃとの位相差信
号りを得る位相比較回路、２も第２図と同様入力信号Ｂ
に応じた出力クロック信号Ｃを得る可変周波数発振回路
、３は可変周波数発振回路２の出力クロック信号ＣをＮ
分の１（１／Ｎｉ但しＮは整数）に分周する分周回路、
４は安定した周波数ｆＦの基準クロック信号Ｆを発生す
る基準信号発生回路で、この発振周波数ｆＦ及び上記分
周比Ｎは入力信号ビット周波数ｆｂがｆｂ−：Ｎ−ｆＦ
になるように選ばれている。また５はこの基準信号発生
回路４の出力基準クロック信号Ｆと分周回路３の出力信
号Ｅとの周波数差を検出し、出力Ｇを得る周波数弁別回
路、６はクロック信号Ｃがデジタル信号Ａに同期してい
ない時に閉路する開閉器、７は位相比較回路１からの位
相差信号り、Ｇを可変周波数発振回路２の入力に伝達す
る低域フィルタ回路で、１種の積分回路を構成し直流信
号で最大のゲインを有している。
示すブロックダイヤグラムであり、図において、１は第
２図と同様に入力信号Ａとクロック信号Ｃとの位相差信
号りを得る位相比較回路、２も第２図と同様入力信号Ｂ
に応じた出力クロック信号Ｃを得る可変周波数発振回路
、３は可変周波数発振回路２の出力クロック信号ＣをＮ
分の１（１／Ｎｉ但しＮは整数）に分周する分周回路、
４は安定した周波数ｆＦの基準クロック信号Ｆを発生す
る基準信号発生回路で、この発振周波数ｆＦ及び上記分
周比Ｎは入力信号ビット周波数ｆｂがｆｂ−：Ｎ−ｆＦ
になるように選ばれている。また５はこの基準信号発生
回路４の出力基準クロック信号Ｆと分周回路３の出力信
号Ｅとの周波数差を検出し、出力Ｇを得る周波数弁別回
路、６はクロック信号Ｃがデジタル信号Ａに同期してい
ない時に閉路する開閉器、７は位相比較回路１からの位
相差信号り、Ｇを可変周波数発振回路２の入力に伝達す
る低域フィルタ回路で、１種の積分回路を構成し直流信
号で最大のゲインを有している。
次に動作について説明する。クロック信号がデジタル信
月Ａと同期していない時は、第３図に示したように位相
比較回路１は０■を出力し、開閉器６が開いていれば回
路２の入力電圧Ｂはある一定の値となっている。この時
同期が外れていることを何等かの手段で検出して開閉器
６を閉成すれば、分周回路３の出力分周クロック信号Ｅ
と基準クロック信号Ｆとの周波数弁別が行なわれる。こ
の時の信号Ｅ、Ｆの周波数ｆＥ、ｆＦはｆＦ、＝ｆｃ／
Ｎ 、 ｆＦ二ｆｂ／Ｎである。
月Ａと同期していない時は、第３図に示したように位相
比較回路１は０■を出力し、開閉器６が開いていれば回
路２の入力電圧Ｂはある一定の値となっている。この時
同期が外れていることを何等かの手段で検出して開閉器
６を閉成すれば、分周回路３の出力分周クロック信号Ｅ
と基準クロック信号Ｆとの周波数弁別が行なわれる。こ
の時の信号Ｅ、Ｆの周波数ｆＥ、ｆＦはｆＦ、＝ｆｃ／
Ｎ 、 ｆＦ二ｆｂ／Ｎである。
周波数弁別回路５は信号Ｅ、 Ｆの周波数ｆＢ。
ｆＦの高低を弁別し、低域フィルタ回路７を介し可変周
波数発振回路２を駆動する。この時クロック信号Ｃとデ
ジタル信号Ａとが同期していない、あるいはデジタル信
号Ａが位相比較回路１に入力されていない等により信号
りがＯ■であるとすると、周波数弁別回路５−低域フィ
ルタ回路７−可変周波数発振回路２−分周回路３−周波
数弁別回路５なる制御ループは本来のＰＬＬ回路とは独
立した周波数制御回路として動作し、この制御ループに
よりｆＦ夕ｆＥとなる。
波数発振回路２を駆動する。この時クロック信号Ｃとデ
ジタル信号Ａとが同期していない、あるいはデジタル信
号Ａが位相比較回路１に入力されていない等により信号
りがＯ■であるとすると、周波数弁別回路５−低域フィ
ルタ回路７−可変周波数発振回路２−分周回路３−周波
数弁別回路５なる制御ループは本来のＰＬＬ回路とは独
立した周波数制御回路として動作し、この制御ループに
よりｆＦ夕ｆＥとなる。
ｆ ｂ／Ｎ＝ｆ Ｆｚｆ Ｅ −ｆ ｃ／Ｎ故に ｆｃ
二ｆｂ となるので、開閉器６を開路ずればクロック信号Ｃはデ
ジタル信号Ａに容易に同期する。
二ｆｂ となるので、開閉器６を開路ずればクロック信号Ｃはデ
ジタル信号Ａに容易に同期する。
このように、本実施例ではデジタル信号Ａが入力される
のに先だって、周波数弁別回路５によりクロックＣの周
波数ｆｃが入力デジタル信号Ａのビットレートｆｂにほ
ぼ一致したものとなっているので、不安定な可変周波数
発振回路を用いても容易に人力デジタル信号に同期した
クロックが得られる。
のに先だって、周波数弁別回路５によりクロックＣの周
波数ｆｃが入力デジタル信号Ａのビットレートｆｂにほ
ぼ一致したものとなっているので、不安定な可変周波数
発振回路を用いても容易に人力デジタル信号に同期した
クロックが得られる。
なお上記実施例における周波数弁別回路としては例えば
米国特許３７５５７４６号又は特願昭５９−１４９９２
６号に開示の回路を使用し得る。
米国特許３７５５７４６号又は特願昭５９−１４９９２
６号に開示の回路を使用し得る。
また、上記実施例の周波数弁別回路に代えて位相比較器
を使用してもよいが、この位相比較器を含む制御ループ
（位相比較器−開閉器一低域フィルタフ−可変周波数発
振回路２−１／Ｎ分周回路３−位相比較器）では上記実
施例の制御ループ程の収束速度は得られないものである
。
を使用してもよいが、この位相比較器を含む制御ループ
（位相比較器−開閉器一低域フィルタフ−可変周波数発
振回路２−１／Ｎ分周回路３−位相比較器）では上記実
施例の制御ループ程の収束速度は得られないものである
。
また、上記実施例では信号Ｃを分周した信号Ｅと基準信
号Ｆとの周波数が一致するように制御を行なう場合を示
したが、分周回路３と周波数弁別回路５とを一体のもの
とみなし、カウンタを用いて信号Ｃの周波数とＮｘｆＦ
とが一致するような制御ループを構成してもよく、上記
実施例と同様な効果が得られる。
号Ｆとの周波数が一致するように制御を行なう場合を示
したが、分周回路３と周波数弁別回路５とを一体のもの
とみなし、カウンタを用いて信号Ｃの周波数とＮｘｆＦ
とが一致するような制御ループを構成してもよく、上記
実施例と同様な効果が得られる。
また、低域フィルタフについては所謂完全積分形のフィ
ルタを例として示したが、低域強調形のフィルタであれ
ば上記実施例以外のものも使用し得る。
ルタを例として示したが、低域強調形のフィルタであれ
ば上記実施例以外のものも使用し得る。
さらに、開閉器６に代えて電圧保持回路を用いてもよく
、上記実施例と同様の効果が得られる。
、上記実施例と同様の効果が得られる。
以上のように、本発明に係るＰ Ｌ Ｉ、回路によれば
、入力デジタル信号と可変周波数発振回路の出力クロッ
ク信号との位相差を検出し、この位相差に応じた信号を
上記可変周波数発振回路に入力して上記入力デジタル信
号に同期した出力クロック信号を得るようにしたＰ Ｌ
Ｌ回路において、上記出力クロック信号と該出力クロ
ック信号との周波数差を検出して、該周波数差に応じた
信号を上記可変周波数発振回路に選択的に印加するよう
にしたので、デジタル信号が入力されるに先だって可変
周波数発振回路の出力が入力デジタル信号のビット周波
数とほぼ一致し、不安定な可変周波数発振回路を用いて
も安定なキャプチャレンジが得られ、容易に人力デジタ
ル信号に同期したクロックが得られるという効果がある
。
、入力デジタル信号と可変周波数発振回路の出力クロッ
ク信号との位相差を検出し、この位相差に応じた信号を
上記可変周波数発振回路に入力して上記入力デジタル信
号に同期した出力クロック信号を得るようにしたＰ Ｌ
Ｌ回路において、上記出力クロック信号と該出力クロ
ック信号との周波数差を検出して、該周波数差に応じた
信号を上記可変周波数発振回路に選択的に印加するよう
にしたので、デジタル信号が入力されるに先だって可変
周波数発振回路の出力が入力デジタル信号のビット周波
数とほぼ一致し、不安定な可変周波数発振回路を用いて
も安定なキャプチャレンジが得られ、容易に人力デジタ
ル信号に同期したクロックが得られるという効果がある
。
第Ｆ図は本発明の一実施例によるＰＬＬ回路を示す図、
第２図は従来方式によるＰＬＬ回路の−例を示す図、第
３図は第２図のＰＬＬ回路の同期特性を示す図である。 １・・・位相比較回路、２・・・可変周波数発振回路、
４・・・基準信号発生回路、５・・・周波数弁別回路、
６・・・開閉器（周波数制御用信号印加手段）。
第２図は従来方式によるＰＬＬ回路の−例を示す図、第
３図は第２図のＰＬＬ回路の同期特性を示す図である。 １・・・位相比較回路、２・・・可変周波数発振回路、
４・・・基準信号発生回路、５・・・周波数弁別回路、
６・・・開閉器（周波数制御用信号印加手段）。
Claims (2)
- （１）ビット周波数ｆｂの入力デジタル信号と可変周波
数発振回路の出力クロック信号との位相差を検出し、こ
の位相差に応じた信号を上記可変周波数発振回路に入力
してその出力クロック信号周波数を制御し入力デジタル
信号に同期したクロック信号を得るようにしたＰＬＬ回
路において、上記可変周波数発振回路の出力クロック信
号と該出力クロック信号を校正するための標準クロック
信号との周波数差を検出する弁別回路と、この弁別回路
の出力信号を上記可変周波数発振回路に周波数制御用信
号として選択的に印加する周波数制御用信号印加手段と
を備えたことを特徴とするＰＬＬ回路。 - （２）上記周波数制御用信号印加手段は、上記入力デジ
タル信号がない場合あるいは該入力デジタル信号と上記
出力クロック信号とが同期していない時に閉成する開閉
器であることを特徴とする特許請求の範囲第１項記載の
ＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237045A JPS6297428A (ja) | 1985-10-23 | 1985-10-23 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237045A JPS6297428A (ja) | 1985-10-23 | 1985-10-23 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297428A true JPS6297428A (ja) | 1987-05-06 |
Family
ID=17009587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237045A Pending JPS6297428A (ja) | 1985-10-23 | 1985-10-23 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297428A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0377978A2 (en) * | 1988-12-15 | 1990-07-18 | Mitsubishi Denki Kabushiki Kaisha | A PLL control apparatus |
| JPH04294633A (ja) * | 1991-03-23 | 1992-10-19 | Fukushima Nippon Denki Kk | 搬送波再生回路 |
| JPH05178492A (ja) * | 1991-12-25 | 1993-07-20 | Fujitsu Ltd | 刷版ロック機構 |
| JPH0936738A (ja) * | 1996-08-02 | 1997-02-07 | Canon Inc | クロック発生装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206339A (ja) * | 1984-03-30 | 1985-10-17 | Victor Co Of Japan Ltd | デジタル信号復調装置のビツトクロツク信号発生装置 |
-
1985
- 1985-10-23 JP JP60237045A patent/JPS6297428A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206339A (ja) * | 1984-03-30 | 1985-10-17 | Victor Co Of Japan Ltd | デジタル信号復調装置のビツトクロツク信号発生装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0377978A2 (en) * | 1988-12-15 | 1990-07-18 | Mitsubishi Denki Kabushiki Kaisha | A PLL control apparatus |
| US5097219A (en) * | 1988-12-15 | 1992-03-17 | Mitsubishi Denki Kabushiki Kaisha | Pll for controlling frequency deviation of a variable frequency oscillator |
| JPH04294633A (ja) * | 1991-03-23 | 1992-10-19 | Fukushima Nippon Denki Kk | 搬送波再生回路 |
| JPH05178492A (ja) * | 1991-12-25 | 1993-07-20 | Fujitsu Ltd | 刷版ロック機構 |
| JPH0936738A (ja) * | 1996-08-02 | 1997-02-07 | Canon Inc | クロック発生装置 |
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