JPS6177428A - サンプルクロツク信号発生器 - Google Patents
サンプルクロツク信号発生器Info
- Publication number
- JPS6177428A JPS6177428A JP59198618A JP19861884A JPS6177428A JP S6177428 A JPS6177428 A JP S6177428A JP 59198618 A JP59198618 A JP 59198618A JP 19861884 A JP19861884 A JP 19861884A JP S6177428 A JPS6177428 A JP S6177428A
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- JP
- Japan
- Prior art keywords
- signal
- phase
- phase error
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔背景技術とその問題点〕
この発明は、入力信号の位相に追従する信号を発生する
位相同期回路にかかわり、特に、ビデオ信号Ｙデジタル
信号に変換するサンプルクロック信号１晃生ずるとぎに
好適なサンプルクロック信号発生器に関するものである
。
位相同期回路にかかわり、特に、ビデオ信号Ｙデジタル
信号に変換するサンプルクロック信号１晃生ずるとぎに
好適なサンプルクロック信号発生器に関するものである
。
ビデオ信号の同期信号化位相ロックする位相同期回路（
ＰＬＬ回路）Ｋよってサンプルクーツク奮発生する回路
の一例が、例えば特開昭５５−１００７８９号公報に提
案されている。
ＰＬＬ回路）Ｋよってサンプルクーツク奮発生する回路
の一例が、例えば特開昭５５−１００７８９号公報に提
案されている。
この公報に記載されている発明「映倫信号のＡ／Ｄ変換
装置」Ｋおけるサンプルクロック信号の発生ブロック図
χ要約すると、第３図に示すよ５なＰＬＩ、回路によっ
て構成され工いる。
装置」Ｋおけるサンプルクロック信号の発生ブロック図
χ要約すると、第３図に示すよ５なＰＬＩ、回路によっ
て構成され工いる。
丁なわ５．１はビデオ信号をデジタル信号に変換するＡ
／Ｄ変換器、２は同期信号を検出する同期検出回路、３
は位相誤差ｔデジタル情報として出力するデジタル位相
比較器、４はデジタル情報で出力さｒ′Ｌだ位相誤差デ
ータを積分するための積分回路で、積分定数Ｙ決める第
１の係数器４ａ。
／Ｄ変換器、２は同期信号を検出する同期検出回路、３
は位相誤差ｔデジタル情報として出力するデジタル位相
比較器、４はデジタル情報で出力さｒ′Ｌだ位相誤差デ
ータを積分するための積分回路で、積分定数Ｙ決める第
１の係数器４ａ。
加算器４ｂ、ＩＨ遅延回路４ｅＫよつ℃構成さｎている
。
。
５は＃Ｉ２の係数器、６は加算回路を示し、この加算回
路６より得らｎｒ、−位相エラーデータは次のＤ／Ａ
変換器７に供給さｎてアナログ信号に変換さｎ、電圧制
御発振器（ＶＣＯ）８の発振周波数音制御する。そし工
、この電圧制御発振器８の発振周波数は分周回路９Ｙ介
してデジタル位相比較器３に供給さｎ、位相シックさｎ
ると共に、Ａ、＄変換器１のサンプルクロック信号とし
て供給さｎている。
路６より得らｎｒ、−位相エラーデータは次のＤ／Ａ
変換器７に供給さｎてアナログ信号に変換さｎ、電圧制
御発振器（ＶＣＯ）８の発振周波数音制御する。そし工
、この電圧制御発振器８の発振周波数は分周回路９Ｙ介
してデジタル位相比較器３に供給さｎ、位相シックさｎ
ると共に、Ａ、＄変換器１のサンプルクロック信号とし
て供給さｎている。
このようなサンプルクロック信号発生器は、デジタル位
相比較器３から得られる位相誤差データン積分回路４に
おいて積分すると共に、この積分出力ＶＣ＠２の係数器
５から出力さｉる原時点の位相誤差データを加え、Ｄ／
Ａ変換器１でアナログ信号に変換して電圧制御発振器８
の発振周波数を制御するＰＬＬ回Ｎｔ？構成しているか
ら、同期信号（前記公報の場合はカラーバースト信号）
の位相と電圧制御発振器８の位相がロックされ、積分回
路４の積分定数が大きく設定されていると高い精度の位
相合わせが期待でき、レンジ成分の小さいクロックパル
ス発生器とすることができる。
相比較器３から得られる位相誤差データン積分回路４に
おいて積分すると共に、この積分出力ＶＣ＠２の係数器
５から出力さｉる原時点の位相誤差データを加え、Ｄ／
Ａ変換器１でアナログ信号に変換して電圧制御発振器８
の発振周波数を制御するＰＬＬ回Ｎｔ？構成しているか
ら、同期信号（前記公報の場合はカラーバースト信号）
の位相と電圧制御発振器８の位相がロックされ、積分回
路４の積分定数が大きく設定されていると高い精度の位
相合わせが期待でき、レンジ成分の小さいクロックパル
ス発生器とすることができる。
しかしながら、一般に位相比較器の変換利得が高くなる
と、よく知らｎているようＫＰＬＬ回路のロックレンジ
が狭くなり、例えばこのような電子回路が高低差の著る
しい温度変動χ伴う苛酷な環境等で使用さｎると５位相
エラー信号がオーバフローし、しばしば電圧制御発振器
８の位相クックが容易にはずれるという問題がある。
と、よく知らｎているようＫＰＬＬ回路のロックレンジ
が狭くなり、例えばこのような電子回路が高低差の著る
しい温度変動χ伴う苛酷な環境等で使用さｎると５位相
エラー信号がオーバフローし、しばしば電圧制御発振器
８の位相クックが容易にはずれるという問題がある。
この発明は、このような問題点を解決するためＫなされ
たもので、高精度の位相合わせｔ維持しながら、かつ、
広いロックレンジが実現できるようにしｒｓ Ｐ Ｌ
Ｌ回路によるサンプルクルツク信号発生４乞提供するも
のである。
たもので、高精度の位相合わせｔ維持しながら、かつ、
広いロックレンジが実現できるようにしｒｓ Ｐ Ｌ
Ｌ回路によるサンプルクルツク信号発生４乞提供するも
のである。
この発明のクロックパルス発生器は、ＰＬＬ回路におい
て、（１を相比較器から出力されている位相誤差データ
が所定の範囲からはずｒＬ之場合を検出するコンパレー
タの出力をアクプダクン力ワンタで計数することＫよっ
て周波数エラー信号を形成し、°この周波数エラー信号
を位相エラー信号と共に電圧制御発振器に供給して位相
−ツクが行われるようにする。
て、（１を相比較器から出力されている位相誤差データ
が所定の範囲からはずｒＬ之場合を検出するコンパレー
タの出力をアクプダクン力ワンタで計数することＫよっ
て周波数エラー信号を形成し、°この周波数エラー信号
を位相エラー信号と共に電圧制御発振器に供給して位相
−ツクが行われるようにする。
電圧制御発振器は、周波数エラー信号によって、常に被
同期信号の周波数（周期）の近傍で発振するよ５に制御
さｎる２め、位相−信号変換利得が高くなっても位相ク
ックがはずｎることがなくなり、高い位相精度で、かつ
、−′ツクレンジの広いサンプルクーツク信号発生器を
形成することかできる。。
同期信号の周波数（周期）の近傍で発振するよ５に制御
さｎる２め、位相−信号変換利得が高くなっても位相ク
ックがはずｎることがなくなり、高い位相精度で、かつ
、−′ツクレンジの広いサンプルクーツク信号発生器を
形成することかできる。。
第１図はこの発明のサンプルクロック信号発生器のブロ
ック図を示したもので、第３図と同様Ｋ、１１はＡ／Ｄ
変換器、１２は同明信号（水平同期偲号ンの検出回路、
１３はデジタル位相比較器、振器、１９は分周回路であ
る。
ック図を示したもので、第３図と同様Ｋ、１１はＡ／Ｄ
変換器、１２は同明信号（水平同期偲号ンの検出回路、
１３はデジタル位相比較器、振器、１９は分周回路であ
る。
２Ｇは前記積分回路１４の積分値が所定の値の範囲を逸
脱しにとき、プラス、まにはマイナス方向に計数される
パルスを出力するように構成されているコンパレータ２
０ｍと、このコンパレータ２０ａから出力さｎるパルス
を計数しているアップダワン力ワンタ（Ｕ／Ｄカワンタ
）２０ｂと。
脱しにとき、プラス、まにはマイナス方向に計数される
パルスを出力するように構成されているコンパレータ２
０ｍと、このコンパレータ２０ａから出力さｎるパルス
を計数しているアップダワン力ワンタ（Ｕ／Ｄカワンタ
）２０ｂと。
Ｄ／Ａ変換器２０ｃより構成されている周波数エラー検
出回路ン示し、この周波数エラー検出回路２０から出力
さｎる周波数エラー信号は加算回路２Ｉｔ’介して電圧
制御発部器１ｇＶＣ重畳される。
出回路ン示し、この周波数エラー検出回路２０から出力
さｎる周波数エラー信号は加算回路２Ｉｔ’介して電圧
制御発部器１ｇＶＣ重畳される。
以下、この発明のサンプルクロック信号発生器の動作を
説明する。
説明する。
Ａ／Ｄ 変換器１１から入力さｒＬにビデオ信号は、Ｉ
圧制御発振器１Ｂの出力によってサンプルさへデジタル
信号に変換さ几ると共に同期検出回路１２において水平
同量１．を号成分が抽出され、デジタル位相比較器１３
に供給される。そして、前ｇ３電圧制御発振器１８０発
ハ（周波数ｆｔ＋／Ｎに分周しに１δ号と位相比較さハ
、その位相誤差に対応する位相誤差データが■（ヒント
のコード信号（２道符号ンとして出力される。
圧制御発振器１Ｂの出力によってサンプルさへデジタル
信号に変換さ几ると共に同期検出回路１２において水平
同量１．を号成分が抽出され、デジタル位相比較器１３
に供給される。そして、前ｇ３電圧制御発振器１８０発
ハ（周波数ｆｔ＋／Ｎに分周しに１δ号と位相比較さハ
、その位相誤差に対応する位相誤差データが■（ヒント
のコード信号（２道符号ンとして出力される。
この位相誤差データは積分回路１４においてＩＨ毎忙逐
次加算さｎて積分さｆると共に、原時点の位相誤差デー
タを出力している第２の係数８１５の出力と加算回路１
ｒＩＶＣおいて重畳さｎる。
次加算さｎて積分さｆると共に、原時点の位相誤差デー
タを出力している第２の係数８１５の出力と加算回路１
ｒＩＶＣおいて重畳さｎる。
この場合、積分定数ｌ決定する第１の係数器１４ａの値
（Ｋ、）が大きいと位相誤差データを位相エラー信号に
変換する変換利得は大きくなり、高精度の位相合わせが
可能になるが１位相誤差データの積分出力が大きくなっ
たと診、又は電圧制御発振器１Ｂの発振周波数が変動し
た場合は、積分回路１４は容易にオーバ７クーの状態に
なって位相ロックがはずｎることになる。
（Ｋ、）が大きいと位相誤差データを位相エラー信号に
変換する変換利得は大きくなり、高精度の位相合わせが
可能になるが１位相誤差データの積分出力が大きくなっ
たと診、又は電圧制御発振器１Ｂの発振周波数が変動し
た場合は、積分回路１４は容易にオーバ７クーの状態に
なって位相ロックがはずｎることになる。
そこで、この発明では周波数エラー検出回路２０を設け
ることによって積分回路１４の出力が所定の範囲より逸
脱したとぎは、その回数χカワントし、位相同期はずれ
ン未然忙防止するようにしている。
ることによって積分回路１４の出力が所定の範囲より逸
脱したとぎは、その回数χカワントし、位相同期はずれ
ン未然忙防止するようにしている。
丁なわら１周波数エラー検（支）回路２０は積分さｎ定
位相誤差データの値ｔ、（＋）側（−）側の２点ｐでし
ぎい値ｔもつコンパレータ２Ｇｍに入力し。
位相誤差データの値ｔ、（＋）側（−）側の２点ｐでし
ぎい値ｔもつコンパレータ２Ｇｍに入力し。
位相誤差データがこのしきい値を越えるときは加算パル
７、Ｐ＋、及び減算パルスＰ−を出力する。
７、Ｐ＋、及び減算パルスＰ−を出力する。
そし【、この加算、又は減算パルスＰ” Ｉ Ｐ”−Ｙ
Ｕ／Ｄ カワング２０ｂによって計数し、積分さｎた位
相誤差データが所定の範囲から逸脱しｒＳ回数ン計数し
て記憶する。さらＫ、この計数値をＤ／Ａ変換器２０ｅ
においてアナログ信号に変換し、ＤＡ変換器１７から出
力さｎている位相エラー信号忙加算して電圧制御発振器
１８の発振周波数の制御電圧とする。
Ｕ／Ｄ カワング２０ｂによって計数し、積分さｎた位
相誤差データが所定の範囲から逸脱しｒＳ回数ン計数し
て記憶する。さらＫ、この計数値をＤ／Ａ変換器２０ｅ
においてアナログ信号に変換し、ＤＡ変換器１７から出
力さｎている位相エラー信号忙加算して電圧制御発振器
１８の発振周波数の制御電圧とする。
すると、第２図に示すように周波数エラー検出回路２０
からの周波数エラー信号が００ときに中心周波数ｆ６
で制＃さｎていた電圧制御発振器１８０ジンクンンンを
ｒ ｒ −ｒ １ ＝ｌΔｆＬｌとすると、例えばこの
シックレンジのほぼｌ／２ の点に設定さｎ−ｆ’＋
、ｆ’ｓ Ｋ相当てろ位相誤差データより大きな信号が
出力さｒＬｒ−とぎは、その都度Ｕ／Ｄカワンタ２０ｂ
Ｋ対して加算パルスＰ＋又は減算パルスＰ−が出力され
、その計数値によって周波数エラー信号が形成さｎる。
からの周波数エラー信号が００ときに中心周波数ｆ６
で制＃さｎていた電圧制御発振器１８０ジンクンンンを
ｒ ｒ −ｒ １ ＝ｌΔｆＬｌとすると、例えばこの
シックレンジのほぼｌ／２ の点に設定さｎ−ｆ’＋
、ｆ’ｓ Ｋ相当てろ位相誤差データより大きな信号が
出力さｒＬｒ−とぎは、その都度Ｕ／Ｄカワンタ２０ｂ
Ｋ対して加算パルスＰ＋又は減算パルスＰ−が出力され
、その計数値によって周波数エラー信号が形成さｎる。
したがって、前記周波数エラー検出回路２０からの周波
数エラー信号忙よって中心周波数ｆ０ がｆｏｌ、ま
たはｆ。□に移動し。
数エラー信号忙よって中心周波数ｆ０ がｆｏｌ、ま
たはｆ。□に移動し。
この移動した中心周波数ｆａｔ 、ｆｏ＊’を中心とし
てロックレンジ１ΔｆＬＩｌま之は１Δｆ Ｌ２１が設
定されるよ５になる。
てロックレンジ１ΔｆＬＩｌま之は１Δｆ Ｌ２１が設
定されるよ５になる。
したがって、この発明の場合は一ツクレンジの範囲がｆ
Ｉ、ｆ！から、さらＫ ｆ６ ＋ ｆｏ＋ ＋ ｆｘ
ｆｏｘの範囲まで拡大し容易忙位相ロックかはずｎな
いよ５にすることができる。
Ｉ、ｆ！から、さらＫ ｆ６ ＋ ｆｏ＋ ＋ ｆｘ
ｆｏｘの範囲まで拡大し容易忙位相ロックかはずｎな
いよ５にすることができる。
この発明のサンプルクロック信号発生器は上記し定よう
Ｉ’Ｃ，ＰＬＬ回路で構成されている位相ロックループ
の一部次周波数エラー検出回路を設け。
Ｉ’Ｃ，ＰＬＬ回路で構成されている位相ロックループ
の一部次周波数エラー検出回路を設け。
該周波数エラー検出回路の出カフ位相エラー信号に３ｉ
畳して電圧制御発掘器に供給するよ５にしているので、
高精度の位相ｐツクが可能になると同時に、広いロック
レンジによって作動するサンプルクロック信号発生器を
構成することができるという効果がある。
畳して電圧制御発掘器に供給するよ５にしているので、
高精度の位相ｐツクが可能になると同時に、広いロック
レンジによって作動するサンプルクロック信号発生器を
構成することができるという効果がある。
第１図はこの発明のサンプルクロック信号発生Ｌ
器の実施例を示すブロック図、第２図はこの発明のサン
プルクロック信号の同期範囲な示すダイナミックレンジ
の説明図、第３図は従来のサンプルクロック信号発生器
の一例１示すブロック図であろう 図中、１２は同期検出回路、１３はデジタル位相比較器
、１４は積分回路、１５は第２の計数器、１６．２１は
加算回路、１７はＤ／Ａ 変換器、ＩＢは電圧制御１発
振器、１９は分周回路、２Ｇは周波数エラー検出回路、
２（ｌａはコンパレータ、２０ｂはアンプダワンカフン
タ、２０ｃはＤ／Ａ変換器である。 ＠１図 第２図 １１・１「） 第３図
プルクロック信号の同期範囲な示すダイナミックレンジ
の説明図、第３図は従来のサンプルクロック信号発生器
の一例１示すブロック図であろう 図中、１２は同期検出回路、１３はデジタル位相比較器
、１４は積分回路、１５は第２の計数器、１６．２１は
加算回路、１７はＤ／Ａ 変換器、ＩＢは電圧制御１発
振器、１９は分周回路、２Ｇは周波数エラー検出回路、
２（ｌａはコンパレータ、２０ｂはアンプダワンカフン
タ、２０ｃはＤ／Ａ変換器である。 ＠１図 第２図 １１・１「） 第３図
Claims (1)
- 水平同期信号と、電圧制御発振器の発振周波数を分周し
た出力とを位相比較器に入力し、前記位相比較器から検
出された位相エラー信号を積分した信号によつて前記電
圧制御発振器を制御するＰＬＬ回路によつて構成されて
いるサンプルクロック信号発生器において、前記積分さ
れた位相エラー信号が所定の値の範囲外となつたときの
回数を検出するためのコンパレータと、該コンパレータ
の出力パルスを計数するアップダウンカウンタを設け、
このアップダウンカウンタの計数出力に対応するアナロ
グ信号を前記電圧制御発振器の制御信号に重畳するよう
に構成したことを特徴とするサンプルクロック信号発生
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198618A JPS6177428A (ja) | 1984-09-25 | 1984-09-25 | サンプルクロツク信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198618A JPS6177428A (ja) | 1984-09-25 | 1984-09-25 | サンプルクロツク信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177428A true JPS6177428A (ja) | 1986-04-21 |
Family
ID=16394185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198618A Pending JPS6177428A (ja) | 1984-09-25 | 1984-09-25 | サンプルクロツク信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177428A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157618A (ja) * | 1987-12-15 | 1989-06-20 | Sony Corp | 複合映像信号のアナログ−ディジタル変換装置 |
| JPH04373214A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | 移相回路 |
| JPH06204863A (ja) * | 1993-01-06 | 1994-07-22 | Sony Corp | Ｐｌｌ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320980U (ja) * | 1976-07-30 | 1978-02-22 |
-
1984
- 1984-09-25 JP JP59198618A patent/JPS6177428A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320980U (ja) * | 1976-07-30 | 1978-02-22 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157618A (ja) * | 1987-12-15 | 1989-06-20 | Sony Corp | 複合映像信号のアナログ−ディジタル変換装置 |
| JPH04373214A (ja) * | 1991-06-21 | 1992-12-25 | Fujitsu General Ltd | 移相回路 |
| JPH06204863A (ja) * | 1993-01-06 | 1994-07-22 | Sony Corp | Ｐｌｌ回路 |
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