JPH06204863A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06204863A JPH06204863A JP5015885A JP1588593A JPH06204863A JP H06204863 A JPH06204863 A JP H06204863A JP 5015885 A JP5015885 A JP 5015885A JP 1588593 A JP1588593 A JP 1588593A JP H06204863 A JPH06204863 A JP H06204863A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ループゲイン調整等を行なわなくとも迅速に
最適位相でロックすることができるＰＬＬ回路の提供。 【構成】 位相誤差検出手段（２１〜２９）と、ループ
フィルタ３０と、ＶＣＯ３１を備えて構成されるＰＬＬ
回路３において、位相誤差検出手段は、ＶＣＯの中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより設定範囲内に調整されるようにし（２３，２
４，２６，２８）、所定範囲内となったら、以降、その
時点のオフセット値を、入力データから検出された位相
誤差情報に加算して出力していくように（２１，２５，
２８）構成する。
最適位相でロックすることができるＰＬＬ回路の提供。 【構成】 位相誤差検出手段（２１〜２９）と、ループ
フィルタ３０と、ＶＣＯ３１を備えて構成されるＰＬＬ
回路３において、位相誤差検出手段は、ＶＣＯの中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより設定範囲内に調整されるようにし（２３，２
４，２６，２８）、所定範囲内となったら、以降、その
時点のオフセット値を、入力データから検出された位相
誤差情報に加算して出力していくように（２１，２５，
２８）構成する。
Description
【０００１】
【産業上の利用分野】本発明はクロック再生回路等とし
て用いられるＰＬＬ（フェイズロックドループ）に関す
るものである。
て用いられるＰＬＬ（フェイズロックドループ）に関す
るものである。
【０００２】
【従来の技術】例えば衛星放送（ＢＳ放送）の音声信号
はＰＳＫ（フェイズシフトキーイング）という変調方式
で伝送される。一般にこのＰＳＫ変調信号をデジタル信
号処理において復調すると、まずＡ／Ｄ変換器で搬送波
周波数のＮ倍（Ｎは整数）のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数（又はそのＭ倍：Ｍは整数）のデジタル信号と
なる。そして、このアイパターンよりビットクロックを
再生し、ビットストリーム（１ビットのデータ列）に変
換している。
はＰＳＫ（フェイズシフトキーイング）という変調方式
で伝送される。一般にこのＰＳＫ変調信号をデジタル信
号処理において復調すると、まずＡ／Ｄ変換器で搬送波
周波数のＮ倍（Ｎは整数）のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数（又はそのＭ倍：Ｍは整数）のデジタル信号と
なる。そして、このアイパターンよりビットクロックを
再生し、ビットストリーム（１ビットのデータ列）に変
換している。
【０００３】ここで、例えば衛星放送チューナに搭載さ
れるＱＰＳＫ復調部の例を図２に示す。ＱＰＳＫ信号は
バンドパスフィルタ１を介してＡ／Ｄ変換器２に供給さ
れ、デジタルデータとされる。Ａ／Ｄ変換器２の出力は
×４キャリア再生部３に供給されて搬送波周波数（5.72
72MHz)の４倍の周波数とされたクロックが生成されてい
る。この生成されたクロックはＡ／Ｄ変換器２のサンプ
リングクロックとされるため、Ａ／Ｄ変換器２では搬送
波周波数の４倍のレートでデジタルデータを出力するこ
とになる。
れるＱＰＳＫ復調部の例を図２に示す。ＱＰＳＫ信号は
バンドパスフィルタ１を介してＡ／Ｄ変換器２に供給さ
れ、デジタルデータとされる。Ａ／Ｄ変換器２の出力は
×４キャリア再生部３に供給されて搬送波周波数（5.72
72MHz)の４倍の周波数とされたクロックが生成されてい
る。この生成されたクロックはＡ／Ｄ変換器２のサンプ
リングクロックとされるため、Ａ／Ｄ変換器２では搬送
波周波数の４倍のレートでデジタルデータを出力するこ
とになる。
【０００４】Ａ／Ｄ変換器２の出力はＤフリップフロッ
プ回路４，５にそれぞれ供給される。Ｄフリップフロッ
プ回路４に対するラッチクロックとしては、×４キャリ
ア再生部３からのクロックが分周器６で１／４分周され
て（搬送波周波数と同じクロックで）供給されている。
またＤフリップフロップ回路５に対するラッチクロック
としては、分周器６の出力をＤフリップフロップ回路７
において１クロックタイミング遅らせて（つまり９０°
移相されて）、供給している。
プ回路４，５にそれぞれ供給される。Ｄフリップフロッ
プ回路４に対するラッチクロックとしては、×４キャリ
ア再生部３からのクロックが分周器６で１／４分周され
て（搬送波周波数と同じクロックで）供給されている。
またＤフリップフロップ回路５に対するラッチクロック
としては、分周器６の出力をＤフリップフロップ回路７
において１クロックタイミング遅らせて（つまり９０°
移相されて）、供給している。
【０００５】従って、ＱＰＳＫ復調出力としてＤフリッ
プフロップ回路４からはＩ信号（同相軸信号）が、Ｄフ
リップフロップ回路５からはＱ信号（直交軸信号）が得
られる。このＩ信号、Ｑ信号は図３のようなアイパター
ンとなる。このアイパターン形状のＩ信号又はＱ信号、
或は両方を用いて×Ｎクロック再生部８ではアイパター
ンに同期したビットクロックＢＣＫを再生する。そし
て、符号復調回路９においては供給されたＩ信号、Ｑ信
号に対してビットクロックＢＣＫを用いて符号復調し、
１ビットのデータ列であるビットストリーム出力を得
る。
プフロップ回路４からはＩ信号（同相軸信号）が、Ｄフ
リップフロップ回路５からはＱ信号（直交軸信号）が得
られる。このＩ信号、Ｑ信号は図３のようなアイパター
ンとなる。このアイパターン形状のＩ信号又はＱ信号、
或は両方を用いて×Ｎクロック再生部８ではアイパター
ンに同期したビットクロックＢＣＫを再生する。そし
て、符号復調回路９においては供給されたＩ信号、Ｑ信
号に対してビットクロックＢＣＫを用いて符号復調し、
１ビットのデータ列であるビットストリーム出力を得
る。
【０００６】ここで、×４キャリア再生部３や×Ｎクロ
ック再生部８ではＰＬＬ回路が用いられる。ＰＬＬを用
いた×４キャリア再生部３の回路例を図４に示す。Ａ／
Ｄ変換器２でデジタルデータ化された信号は×４キャリ
ア再生部３における位相検出器１１及びデータ変化検出
部１２に入力される。データ変化検出部１２は入力デー
タの立上りスロープを検出し、その間のデータから位相
比較器１１において位相誤差信号が検出されるように位
相比較器１１を制御している。位相比較器１１は図５の
ようにＤフリップフロップ回路１１ａ，１１ｂ及び演算
回路１１ｃから構成されており、Ｄフリップフロップ回
路１１ａは搬送波周波数の４倍とされたクロックに基づ
いてラッチ行ない、また、Ｄフリップフロップ回路１１
ｂはデータ変化検出部１２からの信号に基づいてラッチ
を行なっている。
ック再生部８ではＰＬＬ回路が用いられる。ＰＬＬを用
いた×４キャリア再生部３の回路例を図４に示す。Ａ／
Ｄ変換器２でデジタルデータ化された信号は×４キャリ
ア再生部３における位相検出器１１及びデータ変化検出
部１２に入力される。データ変化検出部１２は入力デー
タの立上りスロープを検出し、その間のデータから位相
比較器１１において位相誤差信号が検出されるように位
相比較器１１を制御している。位相比較器１１は図５の
ようにＤフリップフロップ回路１１ａ，１１ｂ及び演算
回路１１ｃから構成されており、Ｄフリップフロップ回
路１１ａは搬送波周波数の４倍とされたクロックに基づ
いてラッチ行ない、また、Ｄフリップフロップ回路１１
ｂはデータ変化検出部１２からの信号に基づいてラッチ
を行なっている。
【０００７】今、図６（ｂ）のクロック、即ち×４キャ
リア再生部３により再生された搬送波周波数の４倍のク
ロックがＡ／Ｄ変換器２にサンプリングクロックとして
供給され、入力データとしてａ，ｂ，ｃ・・・・・ が×４キ
ャリア再生部３に供給されたとする。ここで、位相検出
器１１ではまず連続する２点のデータに対して演算を行
なう。即ちＤフリップフロップ回路１１ａで第１点をラ
ッチ出力し、このデータと続く第２点のデータを演算回
路１１ｃに供給する。そして、演算回路１１ｃの出力に
ついてはデータ変化検出部１２により立上りスロープに
おける２点のデータがＤフリップフロップ回路１１ｂで
ラッチ出力されて位相誤差信号とされる。従って図６
（ａ）の場合、位相誤差信号としては（ａ＋ｂ）／２と
いう値が得られる。なお、位相誤差検出には立下りスロ
ープを用いてもよい。
リア再生部３により再生された搬送波周波数の４倍のク
ロックがＡ／Ｄ変換器２にサンプリングクロックとして
供給され、入力データとしてａ，ｂ，ｃ・・・・・ が×４キ
ャリア再生部３に供給されたとする。ここで、位相検出
器１１ではまず連続する２点のデータに対して演算を行
なう。即ちＤフリップフロップ回路１１ａで第１点をラ
ッチ出力し、このデータと続く第２点のデータを演算回
路１１ｃに供給する。そして、演算回路１１ｃの出力に
ついてはデータ変化検出部１２により立上りスロープに
おける２点のデータがＤフリップフロップ回路１１ｂで
ラッチ出力されて位相誤差信号とされる。従って図６
（ａ）の場合、位相誤差信号としては（ａ＋ｂ）／２と
いう値が得られる。なお、位相誤差検出には立下りスロ
ープを用いてもよい。
【０００８】このようにして得られた位相誤差信号はＤ
／Ａ変換器１３でアナログ化された後、ループフィルタ
１４を介してＶＣＯ（電圧制御発振器）１５に供給さ
れ、ＶＣＯ１５の出力として×４キャリアクロックが再
生される。
／Ａ変換器１３でアナログ化された後、ループフィルタ
１４を介してＶＣＯ（電圧制御発振器）１５に供給さ
れ、ＶＣＯ１５の出力として×４キャリアクロックが再
生される。
【０００９】ＰＬＬ動作としては、図６（ａ）のサンプ
ル点ａ，ｂに注目すると、例えば図７（ａ）のようにサ
ンプリングクロックの位相が遅れると位相誤差信号（ａ
＋ｂ）／２の電位が上り、ＶＣＯ１５の出力の位相を進
める方向に動作する。逆に、図示しないがサンプリング
クロックの位相が進むと、位相誤差信号の電位が下が
り、ＶＣＯ１５の出力の位相を遅らせる方向に動作する
ことになる。
ル点ａ，ｂに注目すると、例えば図７（ａ）のようにサ
ンプリングクロックの位相が遅れると位相誤差信号（ａ
＋ｂ）／２の電位が上り、ＶＣＯ１５の出力の位相を進
める方向に動作する。逆に、図示しないがサンプリング
クロックの位相が進むと、位相誤差信号の電位が下が
り、ＶＣＯ１５の出力の位相を遅らせる方向に動作する
ことになる。
【００１０】
【発明が解決しようとする課題】ここで、図６（ａ）
（ｂ）のような位相状態でＰＬＬがロックしているとす
ると、そのＱＰＳＫ信号から復調されたＩ信号、Ｑ信号
のアイパターンは図６（ｃ）のようになり、最良な開口
状態が得られる。ところが、ＶＣＯ１５の中心周波数が
ずれて、例えば図７（ａ）（ｂ）のような位相状態でＰ
ＬＬがロックしてしまっているとすると、Ｉ信号、Ｑ信
号のアイパターンは図７（ｃ）のようになり、開口状態
が狭まってしまう。
（ｂ）のような位相状態でＰＬＬがロックしているとす
ると、そのＱＰＳＫ信号から復調されたＩ信号、Ｑ信号
のアイパターンは図６（ｃ）のようになり、最良な開口
状態が得られる。ところが、ＶＣＯ１５の中心周波数が
ずれて、例えば図７（ａ）（ｂ）のような位相状態でＰ
ＬＬがロックしてしまっているとすると、Ｉ信号、Ｑ信
号のアイパターンは図７（ｃ）のようになり、開口状態
が狭まってしまう。
【００１１】このようにアイパターンの開口が狭まれ
ば、当然復調処理におけるエラーレートが悪化してしま
う。ここで、ロック時の位相誤差を小さくするためには
ＰＬＬのループゲインを大きくすることが考えられる
が、この場合ジッター成分の増大や引き込み時間の増大
という問題が発生し、好ましくない。
ば、当然復調処理におけるエラーレートが悪化してしま
う。ここで、ロック時の位相誤差を小さくするためには
ＰＬＬのループゲインを大きくすることが考えられる
が、この場合ジッター成分の増大や引き込み時間の増大
という問題が発生し、好ましくない。
【００１２】
【課題を解決するための手段】本発明はこのような問題
点に鑑みてなされたもので、ＰＬＬにおけるロック位相
誤差を減少させるとともに迅速なロック引き込みを行な
うことができるＰＬＬ回路を提供することを目的とす
る。
点に鑑みてなされたもので、ＰＬＬにおけるロック位相
誤差を減少させるとともに迅速なロック引き込みを行な
うことができるＰＬＬ回路を提供することを目的とす
る。
【００１３】このために、位相誤差検出手段と、ループ
フィルタと、電圧制御発振器を備えて構成されるＰＬＬ
回路において、位相誤差検出手段としては、電圧制御発
振器の中心周波数が予め設定された所定範囲内よりずれ
ている場合は、固定の位相誤差情報にオフセット値を与
えていくことにより電圧制御発振器の中心周波数が設定
された所定範囲内に調整されるようにし、所定範囲内と
なったら、以降、その時点のオフセット値を、入力デー
タから検出された位相誤差情報に加算して出力していく
ように構成する。
フィルタと、電圧制御発振器を備えて構成されるＰＬＬ
回路において、位相誤差検出手段としては、電圧制御発
振器の中心周波数が予め設定された所定範囲内よりずれ
ている場合は、固定の位相誤差情報にオフセット値を与
えていくことにより電圧制御発振器の中心周波数が設定
された所定範囲内に調整されるようにし、所定範囲内と
なったら、以降、その時点のオフセット値を、入力デー
タから検出された位相誤差情報に加算して出力していく
ように構成する。
【００１４】より具体的には、位相誤差検出手段として
は、入力データから位相誤差情報を検出する位相誤差検
出部と、位相誤差検出部からの位相誤差情報に応じてア
ップカウント又はダウンカウントを行なうアップダウン
カウンタと、アップダウンカウンタの出力値をラッチす
ることができるラッチ回路と、固定の位相誤差情報を発
生する固定情報発生部と、位相誤差検出部からの位相誤
差情報と固定情報発生部からの固定の位相誤差情報を選
択的に出力するスイッチ部と、アップダウンカウンタに
よる出力値とスイッチ部から出力された位相誤差情報を
加算して位相誤差信号とする演算回路と、位相誤差検出
部からの位相誤差情報に応じてスイッチ部及びラッチ回
路を制御し、電圧制御発振器の中心周波数が所定量以上
ずれている場合には、アップダウンカウンタによる計数
値と固定情報発生部からの位相誤差情報が演算回路にお
いて加算されて位相誤差信号とされるようにし、また電
圧制御発振器の中心周波数が所定範囲以内となったらア
ップダウンカウンタの出力をラッチ回路によってラッチ
させ、そのラッチされた値と位相誤差検出部からの位相
誤差情報が演算回路において加算されて位相誤差信号と
されるようにする制御手段とを備えて構成する。
は、入力データから位相誤差情報を検出する位相誤差検
出部と、位相誤差検出部からの位相誤差情報に応じてア
ップカウント又はダウンカウントを行なうアップダウン
カウンタと、アップダウンカウンタの出力値をラッチす
ることができるラッチ回路と、固定の位相誤差情報を発
生する固定情報発生部と、位相誤差検出部からの位相誤
差情報と固定情報発生部からの固定の位相誤差情報を選
択的に出力するスイッチ部と、アップダウンカウンタに
よる出力値とスイッチ部から出力された位相誤差情報を
加算して位相誤差信号とする演算回路と、位相誤差検出
部からの位相誤差情報に応じてスイッチ部及びラッチ回
路を制御し、電圧制御発振器の中心周波数が所定量以上
ずれている場合には、アップダウンカウンタによる計数
値と固定情報発生部からの位相誤差情報が演算回路にお
いて加算されて位相誤差信号とされるようにし、また電
圧制御発振器の中心周波数が所定範囲以内となったらア
ップダウンカウンタの出力をラッチ回路によってラッチ
させ、そのラッチされた値と位相誤差検出部からの位相
誤差情報が演算回路において加算されて位相誤差信号と
されるようにする制御手段とを備えて構成する。
【００１５】ここで、固定情報発生部における固定の位
相誤差情報は、位相誤差がゼロとされる値であるように
する。また、位相誤差検出手段は、ＱＰＳＫ変調信号を
４倍の周波数でサンプルしたデータが入力データとさ
れ、この入力データのアイパターンの立上りスロープ又
は立下りスロープにおける２つのサンプルデータの平均
値として位相誤差情報を得るようにしたものとする。
相誤差情報は、位相誤差がゼロとされる値であるように
する。また、位相誤差検出手段は、ＱＰＳＫ変調信号を
４倍の周波数でサンプルしたデータが入力データとさ
れ、この入力データのアイパターンの立上りスロープ又
は立下りスロープにおける２つのサンプルデータの平均
値として位相誤差情報を得るようにしたものとする。
【００１６】
【作用】電圧制御発振器の中心周波数が予め設定された
所定範囲内よりずれている場合は、アップダウンカウン
タにより固定の位相誤差情報にオフセット値を変化させ
ながら与えていくことにより電圧制御発振器の中心周波
数を設定された所定範囲内に調整していくことができ
る。そして以降はその調整された際のアップダウンカウ
ンタの値をラッチしておき、入力データから検出された
位相誤差情報に加算して出力していけば、ロック位相の
誤差のないロック状態が得られる。
所定範囲内よりずれている場合は、アップダウンカウン
タにより固定の位相誤差情報にオフセット値を変化させ
ながら与えていくことにより電圧制御発振器の中心周波
数を設定された所定範囲内に調整していくことができ
る。そして以降はその調整された際のアップダウンカウ
ンタの値をラッチしておき、入力データから検出された
位相誤差情報に加算して出力していけば、ロック位相の
誤差のないロック状態が得られる。
【００１７】
【実施例】以下、図１により本発明の実施例を説明す
る。なお、図１は前記図２において示したＱＰＳＫ復調
部に含まれる×Ｎキャリア再生部３の回路ブロックを示
すものである。
る。なお、図１は前記図２において示したＱＰＳＫ復調
部に含まれる×Ｎキャリア再生部３の回路ブロックを示
すものである。
【００１８】２１はＡ／Ｄ変換器２から入力された信号
について２点間データの演算により位相誤差情報を得る
位相検出器であり、前記図５の構成を有する。２２は入
力された信号のスロープ（例えば立上りスロープ）を検
出して位相検出器２１の出力を制御するデータ変化検出
部である。
について２点間データの演算により位相誤差情報を得る
位相検出器であり、前記図５の構成を有する。２２は入
力された信号のスロープ（例えば立上りスロープ）を検
出して位相検出器２１の出力を制御するデータ変化検出
部である。
【００１９】２３は位相検出器２１の出力を検出し、あ
らかじめなされている範囲設定に応じて制御信号を出力
する範囲設定制御部、２４は位相検出器２１の出力に応
じてアップカウントまたはダウンカウントを行なうアッ
プダウンカウンタである。また２５は範囲設定制御部２
３の制御によりアップダウンカウンタ２４のカウント出
力をラッチすることができるラッチ回路を示す。
らかじめなされている範囲設定に応じて制御信号を出力
する範囲設定制御部、２４は位相検出器２１の出力に応
じてアップカウントまたはダウンカウントを行なうアッ
プダウンカウンタである。また２５は範囲設定制御部２
３の制御によりアップダウンカウンタ２４のカウント出
力をラッチすることができるラッチ回路を示す。
【００２０】２６は固定の位相誤差情報としてセンター
データ（ロック位相ずれゼロの状態となる位相誤差情
報）を出力する固定情報発生部、２７は範囲設定制御部
２３の制御によりＡ端子とＢ端子が切り換えられるスイ
ッチ回路を示す。２８は加算回路であり、アップダウン
カウンタ２４からのカウント値（又はラッチ回路２５に
よってラッチされたカウント値）と、スイッチ回路２７
を介して供給された位相誤差情報（位相検出器２１の出
力又は固定情報発生部２６の出力）を加算して、これを
位相誤差信号として出力する。
データ（ロック位相ずれゼロの状態となる位相誤差情
報）を出力する固定情報発生部、２７は範囲設定制御部
２３の制御によりＡ端子とＢ端子が切り換えられるスイ
ッチ回路を示す。２８は加算回路であり、アップダウン
カウンタ２４からのカウント値（又はラッチ回路２５に
よってラッチされたカウント値）と、スイッチ回路２７
を介して供給された位相誤差情報（位相検出器２１の出
力又は固定情報発生部２６の出力）を加算して、これを
位相誤差信号として出力する。
【００２１】加算回路２８から得られた位相誤差信号は
Ｄ／Ａ変換器２９でアナログ化された後、ループフィル
タ３０を介してＶＣＯ（電圧制御発振器）３１に供給さ
れる。ＶＣＯ３１の出力は搬送波周波数の４倍のクロッ
クとされて、Ａ／Ｄ変換器２に供給されている。つまり
前記図４と同様にＰＬＬによるクロック再生回路が構成
されている。
Ｄ／Ａ変換器２９でアナログ化された後、ループフィル
タ３０を介してＶＣＯ（電圧制御発振器）３１に供給さ
れる。ＶＣＯ３１の出力は搬送波周波数の４倍のクロッ
クとされて、Ａ／Ｄ変換器２に供給されている。つまり
前記図４と同様にＰＬＬによるクロック再生回路が構成
されている。
【００２２】この×Ｎキャリア再生部３における動作を
説明する。いま、前記図６の状態でＰＬＬがロックすべ
きものであるところ、ＶＣＯ３１の中心周波数がずれて
おり、図７の状態でロックしてしまっているとする。位
相検出器２１の出力に対して或る許容範囲の設定がなさ
れている範囲設定制御部２３は、このようなロック位相
誤差状態を検出すると、スイッチ回路２７をＢ端子に接
続する。
説明する。いま、前記図６の状態でＰＬＬがロックすべ
きものであるところ、ＶＣＯ３１の中心周波数がずれて
おり、図７の状態でロックしてしまっているとする。位
相検出器２１の出力に対して或る許容範囲の設定がなさ
れている範囲設定制御部２３は、このようなロック位相
誤差状態を検出すると、スイッチ回路２７をＢ端子に接
続する。
【００２３】一方、位相検出器２１の出力である位相誤
差情報が供給されるアップダウンカウンタ２４では、そ
の位相誤差情報がセンターデータより高い場合（即ちサ
ンプリングクロックの位相が遅れている場合）はアップ
カウントを行ない、逆に位相誤差情報がセンターデータ
より低い場合（即ちサンプリングクロックの位相が進ん
でいる場合）はダウンカウントを行なうように構成され
ており、例えば図７のようにサンプリングクロックの位
相が遅れている場合は、アップカウントされたカウント
値を出力する。
差情報が供給されるアップダウンカウンタ２４では、そ
の位相誤差情報がセンターデータより高い場合（即ちサ
ンプリングクロックの位相が遅れている場合）はアップ
カウントを行ない、逆に位相誤差情報がセンターデータ
より低い場合（即ちサンプリングクロックの位相が進ん
でいる場合）はダウンカウントを行なうように構成され
ており、例えば図７のようにサンプリングクロックの位
相が遅れている場合は、アップカウントされたカウント
値を出力する。
【００２４】従って、加算回路２８では固定情報発生部
２６からのセンターデータにアップダウンカウンタ２４
のカウント値がオフセットとして加算され、その値が位
相誤差信号とされる。この動作がある程度継続されるこ
とにより、位相検出器２１の出力は徐々にセンターデー
タに近づくようにコントロールされていく。そして、位
相検出器２１による位相誤差情報の値は或る時点で範囲
設定制御部２３において設定される許容範囲内に入る。
２６からのセンターデータにアップダウンカウンタ２４
のカウント値がオフセットとして加算され、その値が位
相誤差信号とされる。この動作がある程度継続されるこ
とにより、位相検出器２１の出力は徐々にセンターデー
タに近づくようにコントロールされていく。そして、位
相検出器２１による位相誤差情報の値は或る時点で範囲
設定制御部２３において設定される許容範囲内に入る。
【００２５】位相検出器２１による位相誤差情報の値が
許容範囲内に入ったら、範囲設定制御部２３はその時点
でラッチ回路２５を制御してカウント値をラッチさせ、
同時にスイッチ回路２７をＡ端子に切り換え、通常のＰ
ＬＬを構成させる。以降、位相検出器２１の出力である
位相誤差情報に対して、ラッチされたカウント値がオフ
セットとして加算回路２８で加算され、位相誤差信号と
して出力されることになる。つまり、この時点でＶＣＯ
の中心周波数のずれによるロック位相の誤差は解消され
ることになる。
許容範囲内に入ったら、範囲設定制御部２３はその時点
でラッチ回路２５を制御してカウント値をラッチさせ、
同時にスイッチ回路２７をＡ端子に切り換え、通常のＰ
ＬＬを構成させる。以降、位相検出器２１の出力である
位相誤差情報に対して、ラッチされたカウント値がオフ
セットとして加算回路２８で加算され、位相誤差信号と
して出力されることになる。つまり、この時点でＶＣＯ
の中心周波数のずれによるロック位相の誤差は解消され
ることになる。
【００２６】再び、位相検出器２１の出力である位相誤
差情報が設定範囲外となったときは、固定情報発生部２
６とアップダウンカウンタ２４のカウント値による位相
誤差信号が出力されるように切り換えられ、位相検出器
２１の出力である位相誤差情報が設定範囲内となるまで
継続される。
差情報が設定範囲外となったときは、固定情報発生部２
６とアップダウンカウンタ２４のカウント値による位相
誤差信号が出力されるように切り換えられ、位相検出器
２１の出力である位相誤差情報が設定範囲内となるまで
継続される。
【００２７】以上の動作により、ＰＬＬは最適位相でし
かも迅速にロックされるように自動的に調整されること
になる。つまり、位相誤差が大きいときは、固定情報発
生部２６のセンターデータ及びアップダウンカウンタ２
４の出力値による位相誤差信号を用いて位相誤差を所定
範囲内に強制的に収束させ、その後は位相検出器２１を
ループに引き入れてＰＬＬ通常動作を行なわせることに
より、特にループゲインを大きく設定して応答性を上げ
なくとも位相誤差は減少でき、また逆にループゲインを
小さく設定しなくとも迅速なロック立ち上げが可能とな
る。
かも迅速にロックされるように自動的に調整されること
になる。つまり、位相誤差が大きいときは、固定情報発
生部２６のセンターデータ及びアップダウンカウンタ２
４の出力値による位相誤差信号を用いて位相誤差を所定
範囲内に強制的に収束させ、その後は位相検出器２１を
ループに引き入れてＰＬＬ通常動作を行なわせることに
より、特にループゲインを大きく設定して応答性を上げ
なくとも位相誤差は減少でき、また逆にループゲインを
小さく設定しなくとも迅速なロック立ち上げが可能とな
る。
【００２８】ところで、この実施例の場合、位相検出器
２１の出力を用いるループ、つまりロック時のループと
自動調整時のループを各々個別に設定できるため、ルー
プゲイン最適化も容易である。
２１の出力を用いるループ、つまりロック時のループと
自動調整時のループを各々個別に設定できるため、ルー
プゲイン最適化も容易である。
【００２９】なお、実施例では図２における×Ｎキャリ
ア再生部３に本発明を採用した例をあげたが、×Ｎクロ
ック再生部８にも同様に本発明を採用できる。また、こ
のようなＱＰＳＫ復調部におけるＰＬＬ回路に限らず、
他にも各種ＰＬＬ回路に採用できる。例えばハイビジョ
ン伝送方式であるＭＵＳＥ方式におけるサンプル値伝送
の復調用クロック再生回路に採用されるＰＬＬ回路とし
ても有効である。
ア再生部３に本発明を採用した例をあげたが、×Ｎクロ
ック再生部８にも同様に本発明を採用できる。また、こ
のようなＱＰＳＫ復調部におけるＰＬＬ回路に限らず、
他にも各種ＰＬＬ回路に採用できる。例えばハイビジョ
ン伝送方式であるＭＵＳＥ方式におけるサンプル値伝送
の復調用クロック再生回路に採用されるＰＬＬ回路とし
ても有効である。
【００３０】
【発明の効果】以上説明したように本発明のＰＬＬ回路
は、電圧制御発振器の中心周波数が予め設定された所定
範囲内よりずれている場合は、固定の位相誤差情報にオ
フセット値を与えていくことにより中心周波数が設定さ
れた所定範囲内に調整されるようにし、所定範囲内とな
ったら、以降、その時点のオフセット値を、入力データ
から検出された位相誤差情報に加算して出力するように
したため、ループゲインの調整等を行なわなくとも最適
位相でロックされ、しかもロック立ち上げが迅速化され
るという効果がある。これにより、例えばＱＰＳＫ復調
処理系のクロック再生部として採用された際には、復調
データのエラーレートの向上を促すことができる。
は、電圧制御発振器の中心周波数が予め設定された所定
範囲内よりずれている場合は、固定の位相誤差情報にオ
フセット値を与えていくことにより中心周波数が設定さ
れた所定範囲内に調整されるようにし、所定範囲内とな
ったら、以降、その時点のオフセット値を、入力データ
から検出された位相誤差情報に加算して出力するように
したため、ループゲインの調整等を行なわなくとも最適
位相でロックされ、しかもロック立ち上げが迅速化され
るという効果がある。これにより、例えばＱＰＳＫ復調
処理系のクロック再生部として採用された際には、復調
データのエラーレートの向上を促すことができる。
【図１】本発明のＰＬＬ回路の実施例のブロック図であ
る。
る。
【図２】ＱＰＳＫ復調部のブロック図である。
【図３】Ｉ信号、Ｑ信号のアイパターンの説明図であ
る。
る。
【図４】従来のクロック再生回路のブロック図である。
【図５】位相誤差検出部のブロック図である。
【図６】クロック再生回路のＰＬＬロック状態の説明図
である。
である。
【図７】クロック再生回路のＰＬＬロック状態の説明図
である。
である。
２ Ａ／Ｄ変換器 ３ ×Ｎキャリア再生部 ８ ×Ｎクロック再生部 ２１ 位相検出部 ２２ データ変化検出部 ２３ 範囲設定制御部 ２４ アップダウンカウンタ ２５ ラッチ回路 ２６ 固定情報発生部 ２７ スイッチ回路 ２８ 加算回路 ２９ Ｄ／Ａ変換器 ３０ ループフィルタ ３１ ＶＣＯ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年２月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】例えば衛星放送（ＢＳ放送）の音声信号
はＰＳＫ（フェイズシフトキーイング）という変調方式
で伝送される。一般にこのＰＳＫ変調信号をデジタル信
号処理において復調すると、まずＡ／Ｄ変換器で搬送波
周波数のＭ倍（Ｍは整数）のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数（又はその整数倍）のデジタル信号となる。そ
して、このアイパターンよりビットクロックを再生し、
ビットストリーム（１ビットのデータ列）に変換してい
る。
はＰＳＫ（フェイズシフトキーイング）という変調方式
で伝送される。一般にこのＰＳＫ変調信号をデジタル信
号処理において復調すると、まずＡ／Ｄ変換器で搬送波
周波数のＭ倍（Ｍは整数）のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数（又はその整数倍）のデジタル信号となる。そ
して、このアイパターンよりビットクロックを再生し、
ビットストリーム（１ビットのデータ列）に変換してい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】ここで、例えば衛星放送チューナに搭載さ
れるＱＰＳＫ復調部の例を図２に示す。ＱＰＳＫ信号は
バンドパスフィルタ１を介してＡ／Ｄ変換器２に供給さ
れ、デジタルデータとされる。Ａ／Ｄ変換器２の出力は
×４キャリア再生部３に供給されて搬送波周波数（5.72
72MHz)の４倍（Ｍ＝４）の周波数とされたクロックが生
成されている。この生成されたクロックはＡ／Ｄ変換器
２のサンプリングクロックとされるため、Ａ／Ｄ変換器
２では搬送波周波数の４倍のレートでデジタルデータを
出力することになる。
れるＱＰＳＫ復調部の例を図２に示す。ＱＰＳＫ信号は
バンドパスフィルタ１を介してＡ／Ｄ変換器２に供給さ
れ、デジタルデータとされる。Ａ／Ｄ変換器２の出力は
×４キャリア再生部３に供給されて搬送波周波数（5.72
72MHz)の４倍（Ｍ＝４）の周波数とされたクロックが生
成されている。この生成されたクロックはＡ／Ｄ変換器
２のサンプリングクロックとされるため、Ａ／Ｄ変換器
２では搬送波周波数の４倍のレートでデジタルデータを
出力することになる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/033 27/38 27/22 Ｃ 9297−5Ｋ 9182−5Ｊ Ｈ０３Ｌ 7/08 Ｋ 7741−5Ｋ Ｈ０４Ｌ 7/02 Ｂ 9297−5Ｋ 27/00 Ｇ
Claims (4)
- 【請求項１】 位相誤差検出手段と、ループフィルタ
と、電圧制御発振器を備えて構成されるＰＬＬ回路にお
いて、 前記位相誤差検出手段は、前記電圧制御発振器の中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより前記電圧制御発振器の中心周波数が設定された
所定範囲内に調整されるようにし、所定範囲内となった
ら、以降、その時点のオフセット値を、入力データから
検出された位相誤差情報に加算して出力していくように
構成されたことを特徴とするＰＬＬ回路。 - 【請求項２】 位相誤差検出手段と、ループフィルタ
と、電圧制御発振器を備えて構成されるＰＬＬ回路にお
いて、 前記位相誤差検出手段は、 入力データから位相誤差情報を検出する位相誤差検出部
と、 前記位相誤差検出部からの位相誤差情報に応じてアップ
カウント又はダウンカウントを行なうアップダウンカウ
ンタと、 前記アップダウンカウンタの出力値をラッチすることが
できるラッチ回路と、 固定の位相誤差情報を発生する固定情報発生部と、 前記位相誤差検出部からの位相誤差情報と、前記固定情
報発生部からの固定の位相誤差情報を選択的に出力する
スイッチ部と、 前記アップダウンカウンタによる出力値と前記スイッチ
部から出力された位相誤差情報を加算して位相誤差信号
とする演算回路と、 前記位相誤差検出部からの位相誤差情報に応じて前記ス
イッチ部及び前記ラッチ回路を制御し、前記電圧制御発
振器の中心周波数が所定量以上ずれている場合には、前
記アップダウンカウンタによる計数値と前記固定情報発
生部からの位相誤差情報が前記演算回路において加算さ
れて位相誤差信号とされるようにし、前記電圧制御発振
器の中心周波数が所定範囲以内となったら、前記アップ
ダウンカウンタの出力を前記ラッチ回路によってラッチ
させ、そのラッチされた値と前記位相誤差検出部からの
位相誤差情報が前記演算回路において加算されて位相誤
差信号とされるようにする制御手段と、 を備えて構成されることを特徴とするＰＬＬ回路。 - 【請求項３】 前記固定の位相誤差情報は、位相誤差が
ゼロとされる値であることを特徴とする請求項１又は請
求項２に記載のＰＬＬ回路。 - 【請求項４】 前記位相誤差検出手段は、ＱＰＳＫ変調
信号を４倍の周波数でサンプルしたデータが入力データ
とされ、この入力データのアイパターンの立上りスロー
プ又は立下りスロープにおける２つのサンプルデータの
平均値として位相誤差情報を得ることを特徴とする請求
項１又は請求項２に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015885A JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015885A JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204863A true JPH06204863A (ja) | 1994-07-22 |
Family
ID=11901252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015885A Pending JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060443A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Ｄｑｐｓｋ光受信回路 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558128A (en) * | 1978-06-30 | 1980-01-21 | Mitsubishi Electric Corp | Phase synchronous control circuit |
| JPS6177428A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | サンプルクロツク信号発生器 |
| JPS6198021A (ja) * | 1984-10-16 | 1986-05-16 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 同期回路 |
| JPS61116450U (ja) * | 1984-12-28 | 1986-07-23 | ||
| JPS62191227U (ja) * | 1986-05-27 | 1987-12-05 | ||
| JPS6339215A (ja) * | 1986-08-04 | 1988-02-19 | Oki Electric Ind Co Ltd | Ｐｌｌ装置 |
| JPS6342513A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 自動周波数制御回路 |
| WO1991019371A1 (en) * | 1990-05-31 | 1991-12-12 | Northern Telecom Limited | Method and apparatus for timing recovery in digital data communications systems |
| JPH04186926A (ja) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JPH04369927A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | Ｐｌｌ発振器 |
-
1993
- 1993-01-06 JP JP5015885A patent/JPH06204863A/ja active Pending
Patent Citations (10)
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| JPH04369927A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | Ｐｌｌ発振器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007060443A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Ｄｑｐｓｋ光受信回路 |
| JP4516501B2 (ja) * | 2005-08-25 | 2010-08-04 | 富士通オプティカルコンポーネンツ株式会社 | Ｄｑｐｓｋ光受信回路 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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