JPH06204863A - Pll回路 - Google Patents
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- JPH06204863A JPH06204863A JP5015885A JP1588593A JPH06204863A JP H06204863 A JPH06204863 A JP H06204863A JP 5015885 A JP5015885 A JP 5015885A JP 1588593 A JP1588593 A JP 1588593A JP H06204863 A JPH06204863 A JP H06204863A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 ループゲイン調整等を行なわなくとも迅速に
最適位相でロックすることができるPLL回路の提供。 【構成】 位相誤差検出手段(21〜29)と、ループ
フィルタ30と、VCO31を備えて構成されるPLL
回路3において、位相誤差検出手段は、VCOの中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより設定範囲内に調整されるようにし(23,2
4,26,28)、所定範囲内となったら、以降、その
時点のオフセット値を、入力データから検出された位相
誤差情報に加算して出力していくように(21,25,
28)構成する。
最適位相でロックすることができるPLL回路の提供。 【構成】 位相誤差検出手段(21〜29)と、ループ
フィルタ30と、VCO31を備えて構成されるPLL
回路3において、位相誤差検出手段は、VCOの中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより設定範囲内に調整されるようにし(23,2
4,26,28)、所定範囲内となったら、以降、その
時点のオフセット値を、入力データから検出された位相
誤差情報に加算して出力していくように(21,25,
28)構成する。
Description
【0001】
【産業上の利用分野】本発明はクロック再生回路等とし
て用いられるPLL(フェイズロックドループ)に関す
るものである。
て用いられるPLL(フェイズロックドループ)に関す
るものである。
【0002】
【従来の技術】例えば衛星放送(BS放送)の音声信号
はPSK(フェイズシフトキーイング)という変調方式
で伝送される。一般にこのPSK変調信号をデジタル信
号処理において復調すると、まずA/D変換器で搬送波
周波数のN倍(Nは整数)のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数(又はそのM倍:Mは整数)のデジタル信号と
なる。そして、このアイパターンよりビットクロックを
再生し、ビットストリーム(1ビットのデータ列)に変
換している。
はPSK(フェイズシフトキーイング)という変調方式
で伝送される。一般にこのPSK変調信号をデジタル信
号処理において復調すると、まずA/D変換器で搬送波
周波数のN倍(Nは整数)のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数(又はそのM倍:Mは整数)のデジタル信号と
なる。そして、このアイパターンよりビットクロックを
再生し、ビットストリーム(1ビットのデータ列)に変
換している。
【0003】ここで、例えば衛星放送チューナに搭載さ
れるQPSK復調部の例を図2に示す。QPSK信号は
バンドパスフィルタ1を介してA/D変換器2に供給さ
れ、デジタルデータとされる。A/D変換器2の出力は
×4キャリア再生部3に供給されて搬送波周波数(5.72
72MHz)の4倍の周波数とされたクロックが生成されてい
る。この生成されたクロックはA/D変換器2のサンプ
リングクロックとされるため、A/D変換器2では搬送
波周波数の4倍のレートでデジタルデータを出力するこ
とになる。
れるQPSK復調部の例を図2に示す。QPSK信号は
バンドパスフィルタ1を介してA/D変換器2に供給さ
れ、デジタルデータとされる。A/D変換器2の出力は
×4キャリア再生部3に供給されて搬送波周波数(5.72
72MHz)の4倍の周波数とされたクロックが生成されてい
る。この生成されたクロックはA/D変換器2のサンプ
リングクロックとされるため、A/D変換器2では搬送
波周波数の4倍のレートでデジタルデータを出力するこ
とになる。
【0004】A/D変換器2の出力はDフリップフロッ
プ回路4,5にそれぞれ供給される。Dフリップフロッ
プ回路4に対するラッチクロックとしては、×4キャリ
ア再生部3からのクロックが分周器6で1/4分周され
て(搬送波周波数と同じクロックで)供給されている。
またDフリップフロップ回路5に対するラッチクロック
としては、分周器6の出力をDフリップフロップ回路7
において1クロックタイミング遅らせて(つまり90°
移相されて)、供給している。
プ回路4,5にそれぞれ供給される。Dフリップフロッ
プ回路4に対するラッチクロックとしては、×4キャリ
ア再生部3からのクロックが分周器6で1/4分周され
て(搬送波周波数と同じクロックで)供給されている。
またDフリップフロップ回路5に対するラッチクロック
としては、分周器6の出力をDフリップフロップ回路7
において1クロックタイミング遅らせて(つまり90°
移相されて)、供給している。
【0005】従って、QPSK復調出力としてDフリッ
プフロップ回路4からはI信号(同相軸信号)が、Dフ
リップフロップ回路5からはQ信号(直交軸信号)が得
られる。このI信号、Q信号は図3のようなアイパター
ンとなる。このアイパターン形状のI信号又はQ信号、
或は両方を用いて×Nクロック再生部8ではアイパター
ンに同期したビットクロックBCKを再生する。そし
て、符号復調回路9においては供給されたI信号、Q信
号に対してビットクロックBCKを用いて符号復調し、
1ビットのデータ列であるビットストリーム出力を得
る。
プフロップ回路4からはI信号(同相軸信号)が、Dフ
リップフロップ回路5からはQ信号(直交軸信号)が得
られる。このI信号、Q信号は図3のようなアイパター
ンとなる。このアイパターン形状のI信号又はQ信号、
或は両方を用いて×Nクロック再生部8ではアイパター
ンに同期したビットクロックBCKを再生する。そし
て、符号復調回路9においては供給されたI信号、Q信
号に対してビットクロックBCKを用いて符号復調し、
1ビットのデータ列であるビットストリーム出力を得
る。
【0006】ここで、×4キャリア再生部3や×Nクロ
ック再生部8ではPLL回路が用いられる。PLLを用
いた×4キャリア再生部3の回路例を図4に示す。A/
D変換器2でデジタルデータ化された信号は×4キャリ
ア再生部3における位相検出器11及びデータ変化検出
部12に入力される。データ変化検出部12は入力デー
タの立上りスロープを検出し、その間のデータから位相
比較器11において位相誤差信号が検出されるように位
相比較器11を制御している。位相比較器11は図5の
ようにDフリップフロップ回路11a,11b及び演算
回路11cから構成されており、Dフリップフロップ回
路11aは搬送波周波数の4倍とされたクロックに基づ
いてラッチ行ない、また、Dフリップフロップ回路11
bはデータ変化検出部12からの信号に基づいてラッチ
を行なっている。
ック再生部8ではPLL回路が用いられる。PLLを用
いた×4キャリア再生部3の回路例を図4に示す。A/
D変換器2でデジタルデータ化された信号は×4キャリ
ア再生部3における位相検出器11及びデータ変化検出
部12に入力される。データ変化検出部12は入力デー
タの立上りスロープを検出し、その間のデータから位相
比較器11において位相誤差信号が検出されるように位
相比較器11を制御している。位相比較器11は図5の
ようにDフリップフロップ回路11a,11b及び演算
回路11cから構成されており、Dフリップフロップ回
路11aは搬送波周波数の4倍とされたクロックに基づ
いてラッチ行ない、また、Dフリップフロップ回路11
bはデータ変化検出部12からの信号に基づいてラッチ
を行なっている。
【0007】今、図6(b)のクロック、即ち×4キャ
リア再生部3により再生された搬送波周波数の4倍のク
ロックがA/D変換器2にサンプリングクロックとして
供給され、入力データとしてa,b,c・・・・・ が×4キ
ャリア再生部3に供給されたとする。ここで、位相検出
器11ではまず連続する2点のデータに対して演算を行
なう。即ちDフリップフロップ回路11aで第1点をラ
ッチ出力し、このデータと続く第2点のデータを演算回
路11cに供給する。そして、演算回路11cの出力に
ついてはデータ変化検出部12により立上りスロープに
おける2点のデータがDフリップフロップ回路11bで
ラッチ出力されて位相誤差信号とされる。従って図6
(a)の場合、位相誤差信号としては(a+b)/2と
いう値が得られる。なお、位相誤差検出には立下りスロ
ープを用いてもよい。
リア再生部3により再生された搬送波周波数の4倍のク
ロックがA/D変換器2にサンプリングクロックとして
供給され、入力データとしてa,b,c・・・・・ が×4キ
ャリア再生部3に供給されたとする。ここで、位相検出
器11ではまず連続する2点のデータに対して演算を行
なう。即ちDフリップフロップ回路11aで第1点をラ
ッチ出力し、このデータと続く第2点のデータを演算回
路11cに供給する。そして、演算回路11cの出力に
ついてはデータ変化検出部12により立上りスロープに
おける2点のデータがDフリップフロップ回路11bで
ラッチ出力されて位相誤差信号とされる。従って図6
(a)の場合、位相誤差信号としては(a+b)/2と
いう値が得られる。なお、位相誤差検出には立下りスロ
ープを用いてもよい。
【0008】このようにして得られた位相誤差信号はD
/A変換器13でアナログ化された後、ループフィルタ
14を介してVCO(電圧制御発振器)15に供給さ
れ、VCO15の出力として×4キャリアクロックが再
生される。
/A変換器13でアナログ化された後、ループフィルタ
14を介してVCO(電圧制御発振器)15に供給さ
れ、VCO15の出力として×4キャリアクロックが再
生される。
【0009】PLL動作としては、図6(a)のサンプ
ル点a,bに注目すると、例えば図7(a)のようにサ
ンプリングクロックの位相が遅れると位相誤差信号(a
+b)/2の電位が上り、VCO15の出力の位相を進
める方向に動作する。逆に、図示しないがサンプリング
クロックの位相が進むと、位相誤差信号の電位が下が
り、VCO15の出力の位相を遅らせる方向に動作する
ことになる。
ル点a,bに注目すると、例えば図7(a)のようにサ
ンプリングクロックの位相が遅れると位相誤差信号(a
+b)/2の電位が上り、VCO15の出力の位相を進
める方向に動作する。逆に、図示しないがサンプリング
クロックの位相が進むと、位相誤差信号の電位が下が
り、VCO15の出力の位相を遅らせる方向に動作する
ことになる。
【0010】
【発明が解決しようとする課題】ここで、図6(a)
(b)のような位相状態でPLLがロックしているとす
ると、そのQPSK信号から復調されたI信号、Q信号
のアイパターンは図6(c)のようになり、最良な開口
状態が得られる。ところが、VCO15の中心周波数が
ずれて、例えば図7(a)(b)のような位相状態でP
LLがロックしてしまっているとすると、I信号、Q信
号のアイパターンは図7(c)のようになり、開口状態
が狭まってしまう。
(b)のような位相状態でPLLがロックしているとす
ると、そのQPSK信号から復調されたI信号、Q信号
のアイパターンは図6(c)のようになり、最良な開口
状態が得られる。ところが、VCO15の中心周波数が
ずれて、例えば図7(a)(b)のような位相状態でP
LLがロックしてしまっているとすると、I信号、Q信
号のアイパターンは図7(c)のようになり、開口状態
が狭まってしまう。
【0011】このようにアイパターンの開口が狭まれ
ば、当然復調処理におけるエラーレートが悪化してしま
う。ここで、ロック時の位相誤差を小さくするためには
PLLのループゲインを大きくすることが考えられる
が、この場合ジッター成分の増大や引き込み時間の増大
という問題が発生し、好ましくない。
ば、当然復調処理におけるエラーレートが悪化してしま
う。ここで、ロック時の位相誤差を小さくするためには
PLLのループゲインを大きくすることが考えられる
が、この場合ジッター成分の増大や引き込み時間の増大
という問題が発生し、好ましくない。
【0012】
【課題を解決するための手段】本発明はこのような問題
点に鑑みてなされたもので、PLLにおけるロック位相
誤差を減少させるとともに迅速なロック引き込みを行な
うことができるPLL回路を提供することを目的とす
る。
点に鑑みてなされたもので、PLLにおけるロック位相
誤差を減少させるとともに迅速なロック引き込みを行な
うことができるPLL回路を提供することを目的とす
る。
【0013】このために、位相誤差検出手段と、ループ
フィルタと、電圧制御発振器を備えて構成されるPLL
回路において、位相誤差検出手段としては、電圧制御発
振器の中心周波数が予め設定された所定範囲内よりずれ
ている場合は、固定の位相誤差情報にオフセット値を与
えていくことにより電圧制御発振器の中心周波数が設定
された所定範囲内に調整されるようにし、所定範囲内と
なったら、以降、その時点のオフセット値を、入力デー
タから検出された位相誤差情報に加算して出力していく
ように構成する。
フィルタと、電圧制御発振器を備えて構成されるPLL
回路において、位相誤差検出手段としては、電圧制御発
振器の中心周波数が予め設定された所定範囲内よりずれ
ている場合は、固定の位相誤差情報にオフセット値を与
えていくことにより電圧制御発振器の中心周波数が設定
された所定範囲内に調整されるようにし、所定範囲内と
なったら、以降、その時点のオフセット値を、入力デー
タから検出された位相誤差情報に加算して出力していく
ように構成する。
【0014】より具体的には、位相誤差検出手段として
は、入力データから位相誤差情報を検出する位相誤差検
出部と、位相誤差検出部からの位相誤差情報に応じてア
ップカウント又はダウンカウントを行なうアップダウン
カウンタと、アップダウンカウンタの出力値をラッチす
ることができるラッチ回路と、固定の位相誤差情報を発
生する固定情報発生部と、位相誤差検出部からの位相誤
差情報と固定情報発生部からの固定の位相誤差情報を選
択的に出力するスイッチ部と、アップダウンカウンタに
よる出力値とスイッチ部から出力された位相誤差情報を
加算して位相誤差信号とする演算回路と、位相誤差検出
部からの位相誤差情報に応じてスイッチ部及びラッチ回
路を制御し、電圧制御発振器の中心周波数が所定量以上
ずれている場合には、アップダウンカウンタによる計数
値と固定情報発生部からの位相誤差情報が演算回路にお
いて加算されて位相誤差信号とされるようにし、また電
圧制御発振器の中心周波数が所定範囲以内となったらア
ップダウンカウンタの出力をラッチ回路によってラッチ
させ、そのラッチされた値と位相誤差検出部からの位相
誤差情報が演算回路において加算されて位相誤差信号と
されるようにする制御手段とを備えて構成する。
は、入力データから位相誤差情報を検出する位相誤差検
出部と、位相誤差検出部からの位相誤差情報に応じてア
ップカウント又はダウンカウントを行なうアップダウン
カウンタと、アップダウンカウンタの出力値をラッチす
ることができるラッチ回路と、固定の位相誤差情報を発
生する固定情報発生部と、位相誤差検出部からの位相誤
差情報と固定情報発生部からの固定の位相誤差情報を選
択的に出力するスイッチ部と、アップダウンカウンタに
よる出力値とスイッチ部から出力された位相誤差情報を
加算して位相誤差信号とする演算回路と、位相誤差検出
部からの位相誤差情報に応じてスイッチ部及びラッチ回
路を制御し、電圧制御発振器の中心周波数が所定量以上
ずれている場合には、アップダウンカウンタによる計数
値と固定情報発生部からの位相誤差情報が演算回路にお
いて加算されて位相誤差信号とされるようにし、また電
圧制御発振器の中心周波数が所定範囲以内となったらア
ップダウンカウンタの出力をラッチ回路によってラッチ
させ、そのラッチされた値と位相誤差検出部からの位相
誤差情報が演算回路において加算されて位相誤差信号と
されるようにする制御手段とを備えて構成する。
【0015】ここで、固定情報発生部における固定の位
相誤差情報は、位相誤差がゼロとされる値であるように
する。また、位相誤差検出手段は、QPSK変調信号を
4倍の周波数でサンプルしたデータが入力データとさ
れ、この入力データのアイパターンの立上りスロープ又
は立下りスロープにおける2つのサンプルデータの平均
値として位相誤差情報を得るようにしたものとする。
相誤差情報は、位相誤差がゼロとされる値であるように
する。また、位相誤差検出手段は、QPSK変調信号を
4倍の周波数でサンプルしたデータが入力データとさ
れ、この入力データのアイパターンの立上りスロープ又
は立下りスロープにおける2つのサンプルデータの平均
値として位相誤差情報を得るようにしたものとする。
【0016】
【作用】電圧制御発振器の中心周波数が予め設定された
所定範囲内よりずれている場合は、アップダウンカウン
タにより固定の位相誤差情報にオフセット値を変化させ
ながら与えていくことにより電圧制御発振器の中心周波
数を設定された所定範囲内に調整していくことができ
る。そして以降はその調整された際のアップダウンカウ
ンタの値をラッチしておき、入力データから検出された
位相誤差情報に加算して出力していけば、ロック位相の
誤差のないロック状態が得られる。
所定範囲内よりずれている場合は、アップダウンカウン
タにより固定の位相誤差情報にオフセット値を変化させ
ながら与えていくことにより電圧制御発振器の中心周波
数を設定された所定範囲内に調整していくことができ
る。そして以降はその調整された際のアップダウンカウ
ンタの値をラッチしておき、入力データから検出された
位相誤差情報に加算して出力していけば、ロック位相の
誤差のないロック状態が得られる。
【0017】
【実施例】以下、図1により本発明の実施例を説明す
る。なお、図1は前記図2において示したQPSK復調
部に含まれる×Nキャリア再生部3の回路ブロックを示
すものである。
る。なお、図1は前記図2において示したQPSK復調
部に含まれる×Nキャリア再生部3の回路ブロックを示
すものである。
【0018】21はA/D変換器2から入力された信号
について2点間データの演算により位相誤差情報を得る
位相検出器であり、前記図5の構成を有する。22は入
力された信号のスロープ(例えば立上りスロープ)を検
出して位相検出器21の出力を制御するデータ変化検出
部である。
について2点間データの演算により位相誤差情報を得る
位相検出器であり、前記図5の構成を有する。22は入
力された信号のスロープ(例えば立上りスロープ)を検
出して位相検出器21の出力を制御するデータ変化検出
部である。
【0019】23は位相検出器21の出力を検出し、あ
らかじめなされている範囲設定に応じて制御信号を出力
する範囲設定制御部、24は位相検出器21の出力に応
じてアップカウントまたはダウンカウントを行なうアッ
プダウンカウンタである。また25は範囲設定制御部2
3の制御によりアップダウンカウンタ24のカウント出
力をラッチすることができるラッチ回路を示す。
らかじめなされている範囲設定に応じて制御信号を出力
する範囲設定制御部、24は位相検出器21の出力に応
じてアップカウントまたはダウンカウントを行なうアッ
プダウンカウンタである。また25は範囲設定制御部2
3の制御によりアップダウンカウンタ24のカウント出
力をラッチすることができるラッチ回路を示す。
【0020】26は固定の位相誤差情報としてセンター
データ(ロック位相ずれゼロの状態となる位相誤差情
報)を出力する固定情報発生部、27は範囲設定制御部
23の制御によりA端子とB端子が切り換えられるスイ
ッチ回路を示す。28は加算回路であり、アップダウン
カウンタ24からのカウント値(又はラッチ回路25に
よってラッチされたカウント値)と、スイッチ回路27
を介して供給された位相誤差情報(位相検出器21の出
力又は固定情報発生部26の出力)を加算して、これを
位相誤差信号として出力する。
データ(ロック位相ずれゼロの状態となる位相誤差情
報)を出力する固定情報発生部、27は範囲設定制御部
23の制御によりA端子とB端子が切り換えられるスイ
ッチ回路を示す。28は加算回路であり、アップダウン
カウンタ24からのカウント値(又はラッチ回路25に
よってラッチされたカウント値)と、スイッチ回路27
を介して供給された位相誤差情報(位相検出器21の出
力又は固定情報発生部26の出力)を加算して、これを
位相誤差信号として出力する。
【0021】加算回路28から得られた位相誤差信号は
D/A変換器29でアナログ化された後、ループフィル
タ30を介してVCO(電圧制御発振器)31に供給さ
れる。VCO31の出力は搬送波周波数の4倍のクロッ
クとされて、A/D変換器2に供給されている。つまり
前記図4と同様にPLLによるクロック再生回路が構成
されている。
D/A変換器29でアナログ化された後、ループフィル
タ30を介してVCO(電圧制御発振器)31に供給さ
れる。VCO31の出力は搬送波周波数の4倍のクロッ
クとされて、A/D変換器2に供給されている。つまり
前記図4と同様にPLLによるクロック再生回路が構成
されている。
【0022】この×Nキャリア再生部3における動作を
説明する。いま、前記図6の状態でPLLがロックすべ
きものであるところ、VCO31の中心周波数がずれて
おり、図7の状態でロックしてしまっているとする。位
相検出器21の出力に対して或る許容範囲の設定がなさ
れている範囲設定制御部23は、このようなロック位相
誤差状態を検出すると、スイッチ回路27をB端子に接
続する。
説明する。いま、前記図6の状態でPLLがロックすべ
きものであるところ、VCO31の中心周波数がずれて
おり、図7の状態でロックしてしまっているとする。位
相検出器21の出力に対して或る許容範囲の設定がなさ
れている範囲設定制御部23は、このようなロック位相
誤差状態を検出すると、スイッチ回路27をB端子に接
続する。
【0023】一方、位相検出器21の出力である位相誤
差情報が供給されるアップダウンカウンタ24では、そ
の位相誤差情報がセンターデータより高い場合(即ちサ
ンプリングクロックの位相が遅れている場合)はアップ
カウントを行ない、逆に位相誤差情報がセンターデータ
より低い場合(即ちサンプリングクロックの位相が進ん
でいる場合)はダウンカウントを行なうように構成され
ており、例えば図7のようにサンプリングクロックの位
相が遅れている場合は、アップカウントされたカウント
値を出力する。
差情報が供給されるアップダウンカウンタ24では、そ
の位相誤差情報がセンターデータより高い場合(即ちサ
ンプリングクロックの位相が遅れている場合)はアップ
カウントを行ない、逆に位相誤差情報がセンターデータ
より低い場合(即ちサンプリングクロックの位相が進ん
でいる場合)はダウンカウントを行なうように構成され
ており、例えば図7のようにサンプリングクロックの位
相が遅れている場合は、アップカウントされたカウント
値を出力する。
【0024】従って、加算回路28では固定情報発生部
26からのセンターデータにアップダウンカウンタ24
のカウント値がオフセットとして加算され、その値が位
相誤差信号とされる。この動作がある程度継続されるこ
とにより、位相検出器21の出力は徐々にセンターデー
タに近づくようにコントロールされていく。そして、位
相検出器21による位相誤差情報の値は或る時点で範囲
設定制御部23において設定される許容範囲内に入る。
26からのセンターデータにアップダウンカウンタ24
のカウント値がオフセットとして加算され、その値が位
相誤差信号とされる。この動作がある程度継続されるこ
とにより、位相検出器21の出力は徐々にセンターデー
タに近づくようにコントロールされていく。そして、位
相検出器21による位相誤差情報の値は或る時点で範囲
設定制御部23において設定される許容範囲内に入る。
【0025】位相検出器21による位相誤差情報の値が
許容範囲内に入ったら、範囲設定制御部23はその時点
でラッチ回路25を制御してカウント値をラッチさせ、
同時にスイッチ回路27をA端子に切り換え、通常のP
LLを構成させる。以降、位相検出器21の出力である
位相誤差情報に対して、ラッチされたカウント値がオフ
セットとして加算回路28で加算され、位相誤差信号と
して出力されることになる。つまり、この時点でVCO
の中心周波数のずれによるロック位相の誤差は解消され
ることになる。
許容範囲内に入ったら、範囲設定制御部23はその時点
でラッチ回路25を制御してカウント値をラッチさせ、
同時にスイッチ回路27をA端子に切り換え、通常のP
LLを構成させる。以降、位相検出器21の出力である
位相誤差情報に対して、ラッチされたカウント値がオフ
セットとして加算回路28で加算され、位相誤差信号と
して出力されることになる。つまり、この時点でVCO
の中心周波数のずれによるロック位相の誤差は解消され
ることになる。
【0026】再び、位相検出器21の出力である位相誤
差情報が設定範囲外となったときは、固定情報発生部2
6とアップダウンカウンタ24のカウント値による位相
誤差信号が出力されるように切り換えられ、位相検出器
21の出力である位相誤差情報が設定範囲内となるまで
継続される。
差情報が設定範囲外となったときは、固定情報発生部2
6とアップダウンカウンタ24のカウント値による位相
誤差信号が出力されるように切り換えられ、位相検出器
21の出力である位相誤差情報が設定範囲内となるまで
継続される。
【0027】以上の動作により、PLLは最適位相でし
かも迅速にロックされるように自動的に調整されること
になる。つまり、位相誤差が大きいときは、固定情報発
生部26のセンターデータ及びアップダウンカウンタ2
4の出力値による位相誤差信号を用いて位相誤差を所定
範囲内に強制的に収束させ、その後は位相検出器21を
ループに引き入れてPLL通常動作を行なわせることに
より、特にループゲインを大きく設定して応答性を上げ
なくとも位相誤差は減少でき、また逆にループゲインを
小さく設定しなくとも迅速なロック立ち上げが可能とな
る。
かも迅速にロックされるように自動的に調整されること
になる。つまり、位相誤差が大きいときは、固定情報発
生部26のセンターデータ及びアップダウンカウンタ2
4の出力値による位相誤差信号を用いて位相誤差を所定
範囲内に強制的に収束させ、その後は位相検出器21を
ループに引き入れてPLL通常動作を行なわせることに
より、特にループゲインを大きく設定して応答性を上げ
なくとも位相誤差は減少でき、また逆にループゲインを
小さく設定しなくとも迅速なロック立ち上げが可能とな
る。
【0028】ところで、この実施例の場合、位相検出器
21の出力を用いるループ、つまりロック時のループと
自動調整時のループを各々個別に設定できるため、ルー
プゲイン最適化も容易である。
21の出力を用いるループ、つまりロック時のループと
自動調整時のループを各々個別に設定できるため、ルー
プゲイン最適化も容易である。
【0029】なお、実施例では図2における×Nキャリ
ア再生部3に本発明を採用した例をあげたが、×Nクロ
ック再生部8にも同様に本発明を採用できる。また、こ
のようなQPSK復調部におけるPLL回路に限らず、
他にも各種PLL回路に採用できる。例えばハイビジョ
ン伝送方式であるMUSE方式におけるサンプル値伝送
の復調用クロック再生回路に採用されるPLL回路とし
ても有効である。
ア再生部3に本発明を採用した例をあげたが、×Nクロ
ック再生部8にも同様に本発明を採用できる。また、こ
のようなQPSK復調部におけるPLL回路に限らず、
他にも各種PLL回路に採用できる。例えばハイビジョ
ン伝送方式であるMUSE方式におけるサンプル値伝送
の復調用クロック再生回路に採用されるPLL回路とし
ても有効である。
【0030】
【発明の効果】以上説明したように本発明のPLL回路
は、電圧制御発振器の中心周波数が予め設定された所定
範囲内よりずれている場合は、固定の位相誤差情報にオ
フセット値を与えていくことにより中心周波数が設定さ
れた所定範囲内に調整されるようにし、所定範囲内とな
ったら、以降、その時点のオフセット値を、入力データ
から検出された位相誤差情報に加算して出力するように
したため、ループゲインの調整等を行なわなくとも最適
位相でロックされ、しかもロック立ち上げが迅速化され
るという効果がある。これにより、例えばQPSK復調
処理系のクロック再生部として採用された際には、復調
データのエラーレートの向上を促すことができる。
は、電圧制御発振器の中心周波数が予め設定された所定
範囲内よりずれている場合は、固定の位相誤差情報にオ
フセット値を与えていくことにより中心周波数が設定さ
れた所定範囲内に調整されるようにし、所定範囲内とな
ったら、以降、その時点のオフセット値を、入力データ
から検出された位相誤差情報に加算して出力するように
したため、ループゲインの調整等を行なわなくとも最適
位相でロックされ、しかもロック立ち上げが迅速化され
るという効果がある。これにより、例えばQPSK復調
処理系のクロック再生部として採用された際には、復調
データのエラーレートの向上を促すことができる。
【図1】本発明のPLL回路の実施例のブロック図であ
る。
る。
【図2】QPSK復調部のブロック図である。
【図3】I信号、Q信号のアイパターンの説明図であ
る。
る。
【図4】従来のクロック再生回路のブロック図である。
【図5】位相誤差検出部のブロック図である。
【図6】クロック再生回路のPLLロック状態の説明図
である。
である。
【図7】クロック再生回路のPLLロック状態の説明図
である。
である。
2 A/D変換器 3 ×Nキャリア再生部 8 ×Nクロック再生部 21 位相検出部 22 データ変化検出部 23 範囲設定制御部 24 アップダウンカウンタ 25 ラッチ回路 26 固定情報発生部 27 スイッチ回路 28 加算回路 29 D/A変換器 30 ループフィルタ 31 VCO
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年2月12日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】
【従来の技術】例えば衛星放送(BS放送)の音声信号
はPSK(フェイズシフトキーイング)という変調方式
で伝送される。一般にこのPSK変調信号をデジタル信
号処理において復調すると、まずA/D変換器で搬送波
周波数のM倍(Mは整数)のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数(又はその整数倍)のデジタル信号となる。そ
して、このアイパターンよりビットクロックを再生し、
ビットストリーム(1ビットのデータ列)に変換してい
る。
はPSK(フェイズシフトキーイング)という変調方式
で伝送される。一般にこのPSK変調信号をデジタル信
号処理において復調すると、まずA/D変換器で搬送波
周波数のM倍(Mは整数)のクロックでデジタル信号と
される。従って、復調された信号のアイパターンは搬送
波周波数(又はその整数倍)のデジタル信号となる。そ
して、このアイパターンよりビットクロックを再生し、
ビットストリーム(1ビットのデータ列)に変換してい
る。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0003
【補正方法】変更
【補正内容】
【0003】ここで、例えば衛星放送チューナに搭載さ
れるQPSK復調部の例を図2に示す。QPSK信号は
バンドパスフィルタ1を介してA/D変換器2に供給さ
れ、デジタルデータとされる。A/D変換器2の出力は
×4キャリア再生部3に供給されて搬送波周波数(5.72
72MHz)の4倍(M=4)の周波数とされたクロックが生
成されている。この生成されたクロックはA/D変換器
2のサンプリングクロックとされるため、A/D変換器
2では搬送波周波数の4倍のレートでデジタルデータを
出力することになる。
れるQPSK復調部の例を図2に示す。QPSK信号は
バンドパスフィルタ1を介してA/D変換器2に供給さ
れ、デジタルデータとされる。A/D変換器2の出力は
×4キャリア再生部3に供給されて搬送波周波数(5.72
72MHz)の4倍(M=4)の周波数とされたクロックが生
成されている。この生成されたクロックはA/D変換器
2のサンプリングクロックとされるため、A/D変換器
2では搬送波周波数の4倍のレートでデジタルデータを
出力することになる。
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H04L 7/033 27/38 27/22 C 9297−5K 9182−5J H03L 7/08 K 7741−5K H04L 7/02 B 9297−5K 27/00 G
Claims (4)
- 【請求項1】 位相誤差検出手段と、ループフィルタ
と、電圧制御発振器を備えて構成されるPLL回路にお
いて、 前記位相誤差検出手段は、前記電圧制御発振器の中心周
波数が予め設定された所定範囲内よりずれている場合
は、固定の位相誤差情報にオフセット値を与えていくこ
とにより前記電圧制御発振器の中心周波数が設定された
所定範囲内に調整されるようにし、所定範囲内となった
ら、以降、その時点のオフセット値を、入力データから
検出された位相誤差情報に加算して出力していくように
構成されたことを特徴とするPLL回路。 - 【請求項2】 位相誤差検出手段と、ループフィルタ
と、電圧制御発振器を備えて構成されるPLL回路にお
いて、 前記位相誤差検出手段は、 入力データから位相誤差情報を検出する位相誤差検出部
と、 前記位相誤差検出部からの位相誤差情報に応じてアップ
カウント又はダウンカウントを行なうアップダウンカウ
ンタと、 前記アップダウンカウンタの出力値をラッチすることが
できるラッチ回路と、 固定の位相誤差情報を発生する固定情報発生部と、 前記位相誤差検出部からの位相誤差情報と、前記固定情
報発生部からの固定の位相誤差情報を選択的に出力する
スイッチ部と、 前記アップダウンカウンタによる出力値と前記スイッチ
部から出力された位相誤差情報を加算して位相誤差信号
とする演算回路と、 前記位相誤差検出部からの位相誤差情報に応じて前記ス
イッチ部及び前記ラッチ回路を制御し、前記電圧制御発
振器の中心周波数が所定量以上ずれている場合には、前
記アップダウンカウンタによる計数値と前記固定情報発
生部からの位相誤差情報が前記演算回路において加算さ
れて位相誤差信号とされるようにし、前記電圧制御発振
器の中心周波数が所定範囲以内となったら、前記アップ
ダウンカウンタの出力を前記ラッチ回路によってラッチ
させ、そのラッチされた値と前記位相誤差検出部からの
位相誤差情報が前記演算回路において加算されて位相誤
差信号とされるようにする制御手段と、 を備えて構成されることを特徴とするPLL回路。 - 【請求項3】 前記固定の位相誤差情報は、位相誤差が
ゼロとされる値であることを特徴とする請求項1又は請
求項2に記載のPLL回路。 - 【請求項4】 前記位相誤差検出手段は、QPSK変調
信号を4倍の周波数でサンプルしたデータが入力データ
とされ、この入力データのアイパターンの立上りスロー
プ又は立下りスロープにおける2つのサンプルデータの
平均値として位相誤差情報を得ることを特徴とする請求
項1又は請求項2に記載のPLL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5015885A JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5015885A JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06204863A true JPH06204863A (ja) | 1994-07-22 |
Family
ID=11901252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5015885A Pending JPH06204863A (ja) | 1993-01-06 | 1993-01-06 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06204863A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007060443A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Dqpsk光受信回路 |
Citations (10)
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JPS6177428A (ja) * | 1984-09-25 | 1986-04-21 | Sony Corp | サンプルクロツク信号発生器 |
JPS6198021A (ja) * | 1984-10-16 | 1986-05-16 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 同期回路 |
JPS61116450U (ja) * | 1984-12-28 | 1986-07-23 | ||
JPS62191227U (ja) * | 1986-05-27 | 1987-12-05 | ||
JPS6339215A (ja) * | 1986-08-04 | 1988-02-19 | Oki Electric Ind Co Ltd | Pll装置 |
JPS6342513A (ja) * | 1986-08-08 | 1988-02-23 | Nec Corp | 自動周波数制御回路 |
WO1991019371A1 (en) * | 1990-05-31 | 1991-12-12 | Northern Telecom Limited | Method and apparatus for timing recovery in digital data communications systems |
JPH04186926A (ja) * | 1990-11-20 | 1992-07-03 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
JPH04369927A (ja) * | 1991-06-19 | 1992-12-22 | Hitachi Ltd | Pll発振器 |
-
1993
- 1993-01-06 JP JP5015885A patent/JPH06204863A/ja active Pending
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007060443A (ja) * | 2005-08-25 | 2007-03-08 | Fujitsu Ltd | Dqpsk光受信回路 |
JP4516501B2 (ja) * | 2005-08-25 | 2010-08-04 | 富士通オプティカルコンポーネンツ株式会社 | Dqpsk光受信回路 |
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---|---|---|---|
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