JPS6339215A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
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- JPS6339215A JPS6339215A JP61183041A JP18304186A JPS6339215A JP S6339215 A JPS6339215 A JP S6339215A JP 61183041 A JP61183041 A JP 61183041A JP 18304186 A JP18304186 A JP 18304186A JP S6339215 A JPS6339215 A JP S6339215A
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- 238000012935 Averaging Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000000284 extract Substances 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＰ［［（フェーズロックドルーフ、Ｐｈａｓｅ
Ｌｏｃｋｅｄ ＬｏｏＰ）装置、特にその発振器バイ
アス制御ループ回路に関するものである。
Ｌｏｃｋｅｄ ＬｏｏＰ）装置、特にその発振器バイ
アス制御ループ回路に関するものである。
（従来の技術）
従来、このような分野の技術としては、大楠博信他ｒｐ
ｕ活用ガイド」第８版（昭５８−５−１０）誠文堂祈光
社Ｐ、５−１７に記載されるものがあった。以下、その
構成を図を用いて説明する。
ｕ活用ガイド」第８版（昭５８−５−１０）誠文堂祈光
社Ｐ、５−１７に記載されるものがあった。以下、その
構成を図を用いて説明する。
第２図は前記文献に記載された従来のＰＬＬ装置の一構
成例を示すブロック図である。 −このＰＬＬ装
置は、入力端子１を有し、その入力端子１には位相比較
器２、低域ろ波器（以下、ＬＰＦという）３、および増
幅器４が接続されている。増幅器４の出力側とバイアス
電圧設定器５の出力側とは、電圧制御形発撮器（電圧周
波数発振器ともいい、以下、ＶＣＯ６という）６の入力
側に接続され、そのｖＣＯの出力側は位相比較器２のも
う一方の入力側および出力端子７に接続されている。
成例を示すブロック図である。 −このＰＬＬ装
置は、入力端子１を有し、その入力端子１には位相比較
器２、低域ろ波器（以下、ＬＰＦという）３、および増
幅器４が接続されている。増幅器４の出力側とバイアス
電圧設定器５の出力側とは、電圧制御形発撮器（電圧周
波数発振器ともいい、以下、ＶＣＯ６という）６の入力
側に接続され、そのｖＣＯの出力側は位相比較器２のも
う一方の入力側および出力端子７に接続されている。
次に、動作を説明する。
入力端子１への入力信号は振幅Ｖｉ、角周波数０３１時
間ｔとするとＶｉ ｓｉｎωｓｔと表わせ、またＶＣＯ
６の出力信号は振幅Ｖ。、自走角周波数をωＯとすると
Ｖ。ＣＯＳωＯ１と表わぜる。位相比較器２は、この２
つの信号Ｖ’ ｓｉｎ ωｓｔ、 ＶｏｃｏｓωＯ［を
入力してそれの乗算を行う回路であり、この位相比較器
２の変換利得をＫｄとすると、Ｋｄ［５ｉｎ（ωｓ−ω
ｏ）ｔ−ｓｉｎ（ωｓ＋ωｏ）ｔ ］の信号を出力する
。ＬＰＦ ３は高周波成分や雑音を取り除き差成分だけ
を取り出す回路でおり、そのＬＰＦ ３を通った後の誤
差電圧はＬＰＦ ３の特性をＦ（Ｓ）とすると、 ＫｄＦ（ｓ）ｓｉｎ （ω５−ωｏ ） ｔ＝ＫｄＦ（
Ｓ）（ωＳ−ωｏ）ｔ となる。増幅器４は入力信号をに１倍に増幅してＫＩ
ＫｄＦ（ｓ） （ωＳ−ωｏ）ｔの信号を出力し、それ
をＶＣＯ６に与える。ＶＣＯ６はバイアス電圧設定器５
のバイアス電圧を基準として、増幅器４の出力電圧弁の
みを周波数変化させるため、ＶＣＯ６の変換利得をＫ。
間ｔとするとＶｉ ｓｉｎωｓｔと表わせ、またＶＣＯ
６の出力信号は振幅Ｖ。、自走角周波数をωＯとすると
Ｖ。ＣＯＳωＯ１と表わぜる。位相比較器２は、この２
つの信号Ｖ’ ｓｉｎ ωｓｔ、 ＶｏｃｏｓωＯ［を
入力してそれの乗算を行う回路であり、この位相比較器
２の変換利得をＫｄとすると、Ｋｄ［５ｉｎ（ωｓ−ω
ｏ）ｔ−ｓｉｎ（ωｓ＋ωｏ）ｔ ］の信号を出力する
。ＬＰＦ ３は高周波成分や雑音を取り除き差成分だけ
を取り出す回路でおり、そのＬＰＦ ３を通った後の誤
差電圧はＬＰＦ ３の特性をＦ（Ｓ）とすると、 ＫｄＦ（ｓ）ｓｉｎ （ω５−ωｏ ） ｔ＝ＫｄＦ（
Ｓ）（ωＳ−ωｏ）ｔ となる。増幅器４は入力信号をに１倍に増幅してＫＩ
ＫｄＦ（ｓ） （ωＳ−ωｏ）ｔの信号を出力し、それ
をＶＣＯ６に与える。ＶＣＯ６はバイアス電圧設定器５
のバイアス電圧を基準として、増幅器４の出力電圧弁の
みを周波数変化させるため、ＶＣＯ６の変換利得をＫ。
とすると、Ｋ□ ＫＩ ＫｄＦ（ｓ） （ωＳ−ωｏ）
ｔの信号を出力し、それを位相比較器２の入力側に与え
る。
ｔの信号を出力し、それを位相比較器２の入力側に与え
る。
ＰＬＬ装置がロック状態におる場合、入力端子１と信号
ｖｃｏ ６の発振周波数信号の位相差は、（ωＳ−ωＯ
） となり、 の信号が出力端子７から出力される。
ｖｃｏ ６の発振周波数信号の位相差は、（ωＳ−ωＯ
） となり、 の信号が出力端子７から出力される。
（発明が解決しようとする問題点）
しかしながら、上記構成のＰＬＬ装置においては、例え
ば直交振幅変調（ＱＡ）ｌ） ＠送波再生回路に使用さ
れた場合、ＶＣＯ６のバイアス電圧が一定であるために
、入力端子１の周波数とＶＣＯ６の自走周波数かずれて
いるときには、出力端子７には前記周波数のずれている
分だけの位相差を生じてしまい、復調アイパターンが閉
じてしまうという問題点がおった。
ば直交振幅変調（ＱＡ）ｌ） ＠送波再生回路に使用さ
れた場合、ＶＣＯ６のバイアス電圧が一定であるために
、入力端子１の周波数とＶＣＯ６の自走周波数かずれて
いるときには、出力端子７には前記周波数のずれている
分だけの位相差を生じてしまい、復調アイパターンが閉
じてしまうという問題点がおった。
本発明は、前記従来技術がもっていた問題点として、入
力端子１の周波数とＶＣＯ６の自走周波数かずれること
により、出力端子７に位相差が生じるという点について
解決したＰＬＬ装置を提供するものである。
力端子１の周波数とＶＣＯ６の自走周波数かずれること
により、出力端子７に位相差が生じるという点について
解決したＰＬＬ装置を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するために、入力信号と出
力信号の位相差を検出しそれに応じた位相差信号を出力
する位相比較器と、前記位相差信号とバイアス用の基準
信号との差に応じた周波数を有する前記出力信号を発生
する発振器とを備えたＰＬＬ装置において、周波数引き
込み範囲の中心周波数を前記入力信号の周波数に合わせ
るために前記位相差信号に対応する信号を所定時間平均
化する平均化回路と、この平均化回路で平均化された位
相差と設定値との大小関係を判定する比較器と、この比
較器の判定結果により前記発振器へ与える前記基準信号
を変化させる基準信号調整回路とをＢ堪ブたものである
。
力信号の位相差を検出しそれに応じた位相差信号を出力
する位相比較器と、前記位相差信号とバイアス用の基準
信号との差に応じた周波数を有する前記出力信号を発生
する発振器とを備えたＰＬＬ装置において、周波数引き
込み範囲の中心周波数を前記入力信号の周波数に合わせ
るために前記位相差信号に対応する信号を所定時間平均
化する平均化回路と、この平均化回路で平均化された位
相差と設定値との大小関係を判定する比較器と、この比
較器の判定結果により前記発振器へ与える前記基準信号
を変化させる基準信号調整回路とをＢ堪ブたものである
。
（作 用）
本発明によれば、以上のようにＰＬＬ ｌ置を構成した
ので、平均化回路、比較器および基準信号調整回路から
なる発振器バイアス制御ループ回路は、発振器に与える
バイアス用の基準信号を入力信号の周波数に応じて変化
させ、発振器の自走周波数と入力信号の周波数とのずれ
により生じる位相差を自動的に零にするように働らく。
ので、平均化回路、比較器および基準信号調整回路から
なる発振器バイアス制御ループ回路は、発振器に与える
バイアス用の基準信号を入力信号の周波数に応じて変化
させ、発振器の自走周波数と入力信号の周波数とのずれ
により生じる位相差を自動的に零にするように働らく。
従って前記問題点を除去できるのでおる。
（実施例）
第１図は本発明の実施例を示すＰＬＬ装置の構成ブロッ
ク図である。このＰＬＬ装置は従来の装置の構成と同様
のへループと、本実施例に係わる発振器バイアス制御ル
ープを示すＢループとで構成されている。
ク図である。このＰＬＬ装置は従来の装置の構成と同様
のへループと、本実施例に係わる発振器バイアス制御ル
ープを示すＢループとで構成されている。
Ａループにおいて、信号入力用の入力端子１１は２人力
位相比較器１２の一方の入力側に接続され、その位相比
較器１２の他方の入力側はＰＬＬ装置の出力信号か帰還
される接続となっている。位相比較器１２は２人力の位
相差を検出してその差に応じた位相差信号を出力するも
ので、その出力側が低域ろ波器（ＬＰＦ）１３の入力側
に接続されている。
位相比較器１２の一方の入力側に接続され、その位相比
較器１２の他方の入力側はＰＬＬ装置の出力信号か帰還
される接続となっている。位相比較器１２は２人力の位
相差を検出してその差に応じた位相差信号を出力するも
ので、その出力側が低域ろ波器（ＬＰＦ）１３の入力側
に接続されている。
ＬＰＦ１３は入力信号の高周波数成分や雑音を取り除き
差成分だけを取り出すもので、その出力側か増幅器１４
を介してＶＣ０１６の入力側に接続されている。
差成分だけを取り出すもので、その出力側か増幅器１４
を介してＶＣ０１６の入力側に接続されている。
ＶＣ０１６はバイアス電圧設定器１５からの基準信号を
入力し、その基準信号に対する増幅器１４の出力電圧力
のみを周波数変化させる回路でおり、その出力側が前記
位相比較器１２および出力端子１７に接続されている。
入力し、その基準信号に対する増幅器１４の出力電圧力
のみを周波数変化させる回路でおり、その出力側が前記
位相比較器１２および出力端子１７に接続されている。
Ｂループにおいて、前記ＬＰＦ１３の出力側はＡ／Ｄ変
換器１８の入力側に接続されている。Ａ／Ｄ変換器１８
はＬＰＦ１３の出力をアナログからディジタルに変換す
るもので、その出力側か平均化回路１９の入力側に接続
されている。平均化回路１９は、読み込んだ複数の入力
データを平均化して不要な雑音成分を取り除いたデータ
信号ＯＡとクロック信号Ｃにを出力する回路でおり、そ
のデータ信号ＯＡは比較器２０の入力Ｃ側に入力する。
換器１８の入力側に接続されている。Ａ／Ｄ変換器１８
はＬＰＦ１３の出力をアナログからディジタルに変換す
るもので、その出力側か平均化回路１９の入力側に接続
されている。平均化回路１９は、読み込んだ複数の入力
データを平均化して不要な雑音成分を取り除いたデータ
信号ＯＡとクロック信号Ｃにを出力する回路でおり、そ
のデータ信号ＯＡは比較器２０の入力Ｃ側に入力する。
比較器２０のもう一方の入力り側は、Ｏｖに設定された
比較値設定器２１の出力側に接続されている。この比較
器２０は２人力の比較を行うもので、入力Ｃ側の信号が
入力り側の信号より小さいとき、出力Ｃ＜Ｄ側から高レ
ベルの信号を出力し、入力Ｃ，Ｄ側の信号が等しいとき
出力Ｃ＝Ｄ側から高レベルの信号が出力する。出力Ｃ＜
Ｄ側はカウンタ２２の入力ＯＮ／ＵＰ側に接続され、出
力Ｃ＝Ｄ側はインバータ２３を介してアンド回路２４に
接続されている。
比較値設定器２１の出力側に接続されている。この比較
器２０は２人力の比較を行うもので、入力Ｃ側の信号が
入力り側の信号より小さいとき、出力Ｃ＜Ｄ側から高レ
ベルの信号を出力し、入力Ｃ，Ｄ側の信号が等しいとき
出力Ｃ＝Ｄ側から高レベルの信号が出力する。出力Ｃ＜
Ｄ側はカウンタ２２の入力ＯＮ／ＵＰ側に接続され、出
力Ｃ＝Ｄ側はインバータ２３を介してアンド回路２４に
接続されている。
アンド回路２４はインバータ２３の出力と平均化回路１
９のクロック信号ＣＫを２人力とし、その出力側かカウ
ンタ２２の入力ＣＬ側に接続されている。このカウンタ
２２は、入力ＤＮ／ＵＰ側に高レベル信号が、入力ＣＬ
側にクロック信号ＣＫが入ったとき、出力データを１つ
下げると共に、入力ＤＮ／ＵＰ側に低レベル信号か、入
力ＣＬ側にクロック信号Ｃにが入ったとき、出力データ
を１つ上げるように設定されている。カウンタ２２の出
力側は、０／＾変換器２５およびＬＰＦ２Ｂを介して２
人力の加算器２７の一方の入力側に接続され、ざらにそ
の加算器２７の他方の入力側にはバイアス電圧設定器１
５が接続されている。加算器２７は、２人力を加葬して
基準信号を出力するもので、その出力側が前記ＶＣＯ１
６の入力側に接続されている。
９のクロック信号ＣＫを２人力とし、その出力側かカウ
ンタ２２の入力ＣＬ側に接続されている。このカウンタ
２２は、入力ＤＮ／ＵＰ側に高レベル信号が、入力ＣＬ
側にクロック信号ＣＫが入ったとき、出力データを１つ
下げると共に、入力ＤＮ／ＵＰ側に低レベル信号か、入
力ＣＬ側にクロック信号Ｃにが入ったとき、出力データ
を１つ上げるように設定されている。カウンタ２２の出
力側は、０／＾変換器２５およびＬＰＦ２Ｂを介して２
人力の加算器２７の一方の入力側に接続され、ざらにそ
の加算器２７の他方の入力側にはバイアス電圧設定器１
５が接続されている。加算器２７は、２人力を加葬して
基準信号を出力するもので、その出力側が前記ＶＣＯ１
６の入力側に接続されている。
第３図はＰＬＬ装置の電圧−周波数特性を示す図であっ
て、横軸に周波数、縦軸にバイアス電圧ｖｂを基準とし
たＶＣｏｌＢの入力電圧を示したちのである。図におい
て、ｆｏはＶＣｏｌＢの自走周波数、ｆａおよびｆｂは
それぞれＰＬＬがロックする最低周波数と最高周波数、
ｆ３は入力周波数、ｆｌはバイアス電圧ＶｂがΔｖｂ増
加したときのＶＣｏｌＢの自走周波数である。この第３
図を参照しつつ第１図の動作を説明する。
て、横軸に周波数、縦軸にバイアス電圧ｖｂを基準とし
たＶＣｏｌＢの入力電圧を示したちのである。図におい
て、ｆｏはＶＣｏｌＢの自走周波数、ｆａおよびｆｂは
それぞれＰＬＬがロックする最低周波数と最高周波数、
ｆ３は入力周波数、ｆｌはバイアス電圧ＶｂがΔｖｂ増
加したときのＶＣｏｌＢの自走周波数である。この第３
図を参照しつつ第１図の動作を説明する。
入力端子１１への入力信号は、振幅Ｖｉ、角周波数ωＳ
、時刻ｔとして、Ｖｊ ｓｉｎωｓｔとする。いま、Ｄ
／Ａ変換器２５の入出力関係が例えば下記の表の如き関
係にあるとする。このとき、カウンタ２２の出力は 表、 Ｄ／’Ａ変換器の入出力関係 ８１℃出力で１２７であるとすると、Ｄ／Ａ変換器２５
の出力はＯｖとなる。つまり、ＶＣＯ１６の基準信号入
力にはバイアス電圧設定器１５の出力のみがかかり、こ
のときのＶＣ０１６の出力信号を、振幅Ｖ。、自走角周
波数ωＯ，時間ｔとしてＶ。ＣＯＳωｏｔとすると、位
相比較器１２の出力はその変換利得をＫｄとすれば Ｋｄ［Ｓ：ｎ（ωＳ−ω０）ｊ＋Ｓ！ｎ（ωＳ＋ω０）
ｊ ］となる。ＬＰＦ１３は、高周波成分や雑音を取り
除き差成分のみを取り出すから、ＬＰＦ１３を通った後
の誤差電圧はその特性をＦ（ｓ）とすると、となる。ま
た、増幅器１４は入力信号をに１倍するとすれば ＫＩ ＫｄＦ（ｓ） （ωｓ （ｔ）Ｏ） Ｃを出力
する。ＶＣＯ１６はその変換利得をＫＯとすると、バイ
アス電圧設定器１５の出力を基準として増幅器１４の出
力電圧分のみを周波数変化させるため、Ｋ□ ＫＩ Ｋ
ｄＦ（ｓ） （ωＳ−ω０）ｔを周波数変化させて出力
する。
、時刻ｔとして、Ｖｊ ｓｉｎωｓｔとする。いま、Ｄ
／Ａ変換器２５の入出力関係が例えば下記の表の如き関
係にあるとする。このとき、カウンタ２２の出力は 表、 Ｄ／’Ａ変換器の入出力関係 ８１℃出力で１２７であるとすると、Ｄ／Ａ変換器２５
の出力はＯｖとなる。つまり、ＶＣＯ１６の基準信号入
力にはバイアス電圧設定器１５の出力のみがかかり、こ
のときのＶＣ０１６の出力信号を、振幅Ｖ。、自走角周
波数ωＯ，時間ｔとしてＶ。ＣＯＳωｏｔとすると、位
相比較器１２の出力はその変換利得をＫｄとすれば Ｋｄ［Ｓ：ｎ（ωＳ−ω０）ｊ＋Ｓ！ｎ（ωＳ＋ω０）
ｊ ］となる。ＬＰＦ１３は、高周波成分や雑音を取り
除き差成分のみを取り出すから、ＬＰＦ１３を通った後
の誤差電圧はその特性をＦ（ｓ）とすると、となる。ま
た、増幅器１４は入力信号をに１倍するとすれば ＫＩ ＫｄＦ（ｓ） （ωｓ （ｔ）Ｏ） Ｃを出力
する。ＶＣＯ１６はその変換利得をＫＯとすると、バイ
アス電圧設定器１５の出力を基準として増幅器１４の出
力電圧分のみを周波数変化させるため、Ｋ□ ＫＩ Ｋ
ｄＦ（ｓ） （ωＳ−ω０）ｔを周波数変化させて出力
する。
Ｂループ（発振器バイアス制御ループ）はＡループに比
べて応答速度が非常に遅いので、入力端子１１の信号と
ＶＣＯ１６の発振周波数の位相差は（ωＳ−ωＯ） となり、出力端子１７では を出力する。これよりＬＰＦ１３の出力は（ωＳ−ωＯ
） となる。このＬＰＦ１３の出力は、Ａ／Ｄ変換器１８に
よりアナログからディジタルに変換される。次いで、平
均化回路１９は入力データを例えば２５６回読み込み平
均化を行って、不要な雑音成分を除き（ωＳ−ωＯ） を出力すると共にクロック信号ＣＫを出力する。比較器
２０では、比較値設定器２１の出力がＯｖに設定されて
おり、平均化回路１９の出力信号ＤＡはであるから、出
力ＣＯＤは低レベル信号となる。
べて応答速度が非常に遅いので、入力端子１１の信号と
ＶＣＯ１６の発振周波数の位相差は（ωＳ−ωＯ） となり、出力端子１７では を出力する。これよりＬＰＦ１３の出力は（ωＳ−ωＯ
） となる。このＬＰＦ１３の出力は、Ａ／Ｄ変換器１８に
よりアナログからディジタルに変換される。次いで、平
均化回路１９は入力データを例えば２５６回読み込み平
均化を行って、不要な雑音成分を除き（ωＳ−ωＯ） を出力すると共にクロック信号ＣＫを出力する。比較器
２０では、比較値設定器２１の出力がＯｖに設定されて
おり、平均化回路１９の出力信号ＤＡはであるから、出
力ＣＯＤは低レベル信号となる。
カウンタ２２は、入力ＯＮ／ＵＰが低レベル信号であり
、入力Ｃ［にクロック信号ＣＫが入った場合、それまで
出力していたデータ１２７はカウントアツプされて１２
８となる。次にＤ／Ａ変換器２５はディジタル値１２８
をアナログに変換して、信号ΔｖｂをＬＰＦ２６に出力
する。ＬＰＦ２６は不要な雑音や高周波成分を取り除い
て加算器２７に出力すると、加算器２７はバイアス電圧
設定器１５のバイアス電圧とΔＶｂを加棹して、その出
力ＶｂをＶＣ０１６に基準信号として出力する。このた
め、ＶＣｏｌＢの以前のバイアス電圧ｖｂはΔＶｂだけ
上昇するので、第３図に示されるようにＶＣ０１６の自
走周波数ｆ。はｆｌに変化し、入力周波数ｆ、に（ｆｌ
−ｆ。＞分だけ近づく。
、入力Ｃ［にクロック信号ＣＫが入った場合、それまで
出力していたデータ１２７はカウントアツプされて１２
８となる。次にＤ／Ａ変換器２５はディジタル値１２８
をアナログに変換して、信号ΔｖｂをＬＰＦ２６に出力
する。ＬＰＦ２６は不要な雑音や高周波成分を取り除い
て加算器２７に出力すると、加算器２７はバイアス電圧
設定器１５のバイアス電圧とΔＶｂを加棹して、その出
力ＶｂをＶＣ０１６に基準信号として出力する。このた
め、ＶＣｏｌＢの以前のバイアス電圧ｖｂはΔＶｂだけ
上昇するので、第３図に示されるようにＶＣ０１６の自
走周波数ｆ。はｆｌに変化し、入力周波数ｆ、に（ｆｌ
−ｆ。＞分だけ近づく。
ざらに、Ａループにより入力端子１１の信号とＶＣ０１
６の出力信号との位相差は、自走角周波数ωＯかω１に
変ったとすれば、 （ωＳ−ω１ 〉 となる。このように、ＡループとＢループか連続的に働
くことにより、ＶＣｏｌＢの自走周波数は入力周波数ｆ
、に近づき、入力端子１１の信号とＶＣＯ１６の出力信
号との位相差はＯに収れんしていく。したがって、出力
端子１７の信号はＶ。ＣＯＳωｓｔとなる。
６の出力信号との位相差は、自走角周波数ωＯかω１に
変ったとすれば、 （ωＳ−ω１ 〉 となる。このように、ＡループとＢループか連続的に働
くことにより、ＶＣｏｌＢの自走周波数は入力周波数ｆ
、に近づき、入力端子１１の信号とＶＣＯ１６の出力信
号との位相差はＯに収れんしていく。したがって、出力
端子１７の信号はＶ。ＣＯＳωｓｔとなる。
本実施例では、以上のように従来のＡループに加えてＢ
ループを付加したので、自動的に入力端子１１の信号周
波数とＶＣｏｌＢの自走周波数は一致し、出力端子１７
の位相差をなくすことができるという利点がある。した
がって、例えば０Ａ）ｌ搬送波再生回路等において、復
調アイパターンが閉じてしまうことはない。
ループを付加したので、自動的に入力端子１１の信号周
波数とＶＣｏｌＢの自走周波数は一致し、出力端子１７
の位相差をなくすことができるという利点がある。した
がって、例えば０Ａ）ｌ搬送波再生回路等において、復
調アイパターンが閉じてしまうことはない。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能で、例えば次のようなものが挙げられる。
が可能で、例えば次のようなものが挙げられる。
（１）本実施例においては、発振器は電圧制御形の発振
器（ＶＣＯ） １Ｂとしたが、これに限定されず電流制
御形の発振器とすることもできる。この場合は、゛ こ
の電流制御形発振器に基づいてＰ［［回路を構成すれば
よい。
器（ＶＣＯ） １Ｂとしたが、これに限定されず電流制
御形の発振器とすることもできる。この場合は、゛ こ
の電流制御形発振器に基づいてＰ［［回路を構成すれば
よい。
（２）本実施例においては、１）ｆ２Ｂを設けたが、こ
れに限定されず必ずしも設けなくてもよい。
れに限定されず必ずしも設けなくてもよい。
（３）本実施例においては、比較値設定器２１およびバ
イアス電圧設定器１５を設けたが、これに限定されない
。例えば比較値設定器２１を設けずに単にアースとして
もよいし、バイアス電圧設定器１５も特に設けずに電源
から必要な電圧を直接引き出すこともできる。
イアス電圧設定器１５を設けたが、これに限定されない
。例えば比較値設定器２１を設けずに単にアースとして
もよいし、バイアス電圧設定器１５も特に設けずに電源
から必要な電圧を直接引き出すこともできる。
（４）基準信号調整回路の構成は、本実施例のものに限
定されず、他の構成からなる基準信号調整回としてもよ
い。例えば、インバータ２３およびアンド回路２４から
なる論理回路の組合せは、他の論理回路の組合せとして
もよい。
定されず、他の構成からなる基準信号調整回としてもよ
い。例えば、インバータ２３およびアンド回路２４から
なる論理回路の組合せは、他の論理回路の組合せとして
もよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、平均化回
路と比較器と基準信号調整回路とを設けたので、バイア
ス用の基準信号を入力信号の周波数に合わせて制御する
ことができ、自動的に発（辰器の自走周波数と入力信号
の周波数を一致させることかできる。したがって、例え
ばＱＡＭ搬送波再生回路において、入力信号の周波数と
発振器の自走周波数がずれることにより出力端子に位相
差が生じるのを防止する効果がある。それ故、復調アイ
パターンが閉じてしまうことはない。
路と比較器と基準信号調整回路とを設けたので、バイア
ス用の基準信号を入力信号の周波数に合わせて制御する
ことができ、自動的に発（辰器の自走周波数と入力信号
の周波数を一致させることかできる。したがって、例え
ばＱＡＭ搬送波再生回路において、入力信号の周波数と
発振器の自走周波数がずれることにより出力端子に位相
差が生じるのを防止する効果がある。それ故、復調アイ
パターンが閉じてしまうことはない。
第１図は本発明の実施例を示すＰＬＬ装置の構成ブロッ
ク図、第２図は従来のＰＬＬ装置の構成ブロック図、お
よび第３図は本発明の実施例の電圧−周波数特性図であ
る。 １１・・・・・・入力端子、１２・・・・・・位相比較
器、１３．２６・・・・・・低域ろ波器（ＬＰＦ） 、
１４・・・・・・増幅器、１５・・・・・・バイアス電
圧設定器、１６・・・・・・発振器（ＶＣＯ） 、１７
・・・・・・出力端子、１８・・・・・・Ａ／Ｄ変換器
、１９・・・・・・平均化回路、２０・・・・・・比較
器、２１・・・・・・比較値設定器、２２・・・・・・
カウンタ、２３・・・・・・インバータ、２４・・・・
・・アンド回路、２５・・・・・・Ｄ／Ａ変商器、２７
・・・・・・加算器。 出願人代理人 挿 本 恭 成従束のＰＬＬ装
置の構成フ泊・ノブ図 第２図 ヱ１ 電圧−周波数特性図 第３図
ク図、第２図は従来のＰＬＬ装置の構成ブロック図、お
よび第３図は本発明の実施例の電圧−周波数特性図であ
る。 １１・・・・・・入力端子、１２・・・・・・位相比較
器、１３．２６・・・・・・低域ろ波器（ＬＰＦ） 、
１４・・・・・・増幅器、１５・・・・・・バイアス電
圧設定器、１６・・・・・・発振器（ＶＣＯ） 、１７
・・・・・・出力端子、１８・・・・・・Ａ／Ｄ変換器
、１９・・・・・・平均化回路、２０・・・・・・比較
器、２１・・・・・・比較値設定器、２２・・・・・・
カウンタ、２３・・・・・・インバータ、２４・・・・
・・アンド回路、２５・・・・・・Ｄ／Ａ変商器、２７
・・・・・・加算器。 出願人代理人 挿 本 恭 成従束のＰＬＬ装
置の構成フ泊・ノブ図 第２図 ヱ１ 電圧−周波数特性図 第３図
Claims (1)
- 【特許請求の範囲】 入力信号と出力信号の位相差を検出しそれに応じた位相
差信号を出力する位相比較器と、前記位相差信号とバイ
アス用の基準信号との差に応じた周波数を有する前記出
力信号を発生する発振器とを備えたＰＬＬ装置において
、 周波数引き込み範囲の中心周波数を前記入力信号の周波
数に合わせるために前記位相差信号に対応する信号を所
定時間平均化する平均化回路と、この平均化回路で平均
化された位相差と設定値との大小関係を判定する比較器
と、 この比較器の判定結果により前記発振器へ与える前記基
準信号を変化させる基準信号調整回路とを設けたことを
特徴とするＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183041A JPS6339215A (ja) | 1986-08-04 | 1986-08-04 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183041A JPS6339215A (ja) | 1986-08-04 | 1986-08-04 | Ｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339215A true JPS6339215A (ja) | 1988-02-19 |
Family
ID=16128702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183041A Pending JPS6339215A (ja) | 1986-08-04 | 1986-08-04 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204863A (ja) * | 1993-01-06 | 1994-07-22 | Sony Corp | Ｐｌｌ回路 |
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
-
1986
- 1986-08-04 JP JP61183041A patent/JPS6339215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204863A (ja) * | 1993-01-06 | 1994-07-22 | Sony Corp | Ｐｌｌ回路 |
| JP2005184544A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 同期クロック生成装置及び同期クロック生成方法 |
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