JPH02180430A - 周波数シンセサイザー - Google Patents
周波数シンセサイザーInfo
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- JPH02180430A JPH02180430A JP1279590A JP27959089A JPH02180430A JP H02180430 A JPH02180430 A JP H02180430A JP 1279590 A JP1279590 A JP 1279590A JP 27959089 A JP27959089 A JP 27959089A JP H02180430 A JPH02180430 A JP H02180430A
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- H03L7/189—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop comprising a D/A converter for generating a coarse tuning voltage
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- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
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- H03C—MODULATION
- H03C2200/00—Indexing scheme relating to details of modulators or modulation methods covered by H03C
- H03C2200/0037—Functional aspects of modulators
- H03C2200/005—Modulation sensitivity
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- H03C3/10—Angle modulation by means of variable impedance
- H03C3/12—Angle modulation by means of variable impedance by means of a variable reactive element
- H03C3/22—Angle modulation by means of variable impedance by means of a variable reactive element the element being a semiconductor diode, e.g. varicap diode
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一般に、信号発生器に関するものであり、と
りわけ、位相ロックループと周波数ロックルーズの組み
合わせを利用し、また、電圧同調移相器を含む周波数弁
別器を備えており、位相ロックループからの同調電圧を
電圧制御移相器に加えることによって、ループ信号源の
周波数を制御する周波数シンセサイザーに関するもので
ある。
りわけ、位相ロックループと周波数ロックルーズの組み
合わせを利用し、また、電圧同調移相器を含む周波数弁
別器を備えており、位相ロックループからの同調電圧を
電圧制御移相器に加えることによって、ループ信号源の
周波数を制御する周波数シンセサイザーに関するもので
ある。
選択可能で、精密で、安定した周波数を備えた出力信号
を発生する、位相ロックループ（ＰＬＬ）を利用した信
号発生器すなわち周波数シンセサイザー（合成装置）は
、当該技術において周知のところである。こうしたＰＬ
Ｌには、同調可能なオシレータ（発振器）、通常は、そ
の出力が位相コンパレータ（比較器）によって既知の基
準信号にロックされる電圧制御オシレータ（ＶＣＯ）が
含まれている。９位相コンパレータは、既知の基準信号
とＶＣＯ出力信号との位相差に比例した出力電圧または
電流を発生する。位相コンパレータの出力は、ＶＣＯの
入力に送シ返され、ＶＣＯは所望の周波数に同調される
。この結果、■ｃｏ出力信号は、基準信号と同じ周波数
を備えることになる。
を発生する、位相ロックループ（ＰＬＬ）を利用した信
号発生器すなわち周波数シンセサイザー（合成装置）は
、当該技術において周知のところである。こうしたＰＬ
Ｌには、同調可能なオシレータ（発振器）、通常は、そ
の出力が位相コンパレータ（比較器）によって既知の基
準信号にロックされる電圧制御オシレータ（ＶＣＯ）が
含まれている。９位相コンパレータは、既知の基準信号
とＶＣＯ出力信号との位相差に比例した出力電圧または
電流を発生する。位相コンパレータの出力は、ＶＣＯの
入力に送シ返され、ＶＣＯは所望の周波数に同調される
。この結果、■ｃｏ出力信号は、基準信号と同じ周波数
を備えることになる。
ｖＣＯの出力と位相コンパレータの間に、Ｎ分周ブロッ
クを挿入することによって、基準周波数とＮ分周したＶ
ＣＯの出力周波数とを比較することができる。従って、
ＶＣＯの出力周波数は、Ｎを整数として、基準信号周波
数を８倍したものになる。フラクショナル（ｆｒａｃｔ
ｉｏｎａｌ） Ｎとして知られるもう１つの技法を利用
することによって、基準信号周波数の有理倍数である周
波数を備えた信号を発生することができる。こうした技
法については、１９７５年１２月２３日に Ｃｈａｒｌ
ｅｓ Ａ−Ｋｉｎｇｓｆｏｒｄ Ｓｍ１ｔｈの１Ｄｅｖ
ｉｃｅ Ｆｏｒ ＳｙｎｔｈｅｓｉｚｉｎｇＦｒｅｑｕ
ｅｎｃｉｅｓ Ｗｈｉｃｈ ＡｒｅＲａｔｉｏｎａｌ
Ｍｕｌｔｉｐｌｅｓｏｆ Ａ Ｆｕｎｄａｍｅｎｔａｌ
Ｆｒｅｑｕｅｎｃｙ と題する米国特許第３，９２
８，８１３号に開示されている。
クを挿入することによって、基準周波数とＮ分周したＶ
ＣＯの出力周波数とを比較することができる。従って、
ＶＣＯの出力周波数は、Ｎを整数として、基準信号周波
数を８倍したものになる。フラクショナル（ｆｒａｃｔ
ｉｏｎａｌ） Ｎとして知られるもう１つの技法を利用
することによって、基準信号周波数の有理倍数である周
波数を備えた信号を発生することができる。こうした技
法については、１９７５年１２月２３日に Ｃｈａｒｌ
ｅｓ Ａ−Ｋｉｎｇｓｆｏｒｄ Ｓｍ１ｔｈの１Ｄｅｖ
ｉｃｅ Ｆｏｒ ＳｙｎｔｈｅｓｉｚｉｎｇＦｒｅｑｕ
ｅｎｃｉｅｓ Ｗｈｉｃｈ ＡｒｅＲａｔｉｏｎａｌ
Ｍｕｌｔｉｐｌｅｓｏｆ Ａ Ｆｕｎｄａｍｅｎｔａｌ
Ｆｒｅｑｕｅｎｃｙ と題する米国特許第３，９２
８，８１３号に開示されている。
一般に、はとんどの位相ロックループ回路は、比較的広
い帯域幅を示すように設計されておシ、位相ロックルー
ズの帯域幅内におけるさまざまなレートで生じる位相及
び周波数の摂動を最小限におさえる働きをする。周波数
または位相被変調信号を必要とする用途の場合、位相ロ
ックループは、変調信号によって生じる信号周波数の変
化を消去する働きをする。従って、こうした位相ロック
システムを満足に位相または周波数変調するため、各種
回路構成が開発されてきた。位相ロンクルーフシステム
に周波数変調を加える一般的なアプローチの場合、実際
には、２つの変調経路、すなわち、位相ロックループの
帯域幅内のＦＭフレート適応した第１の変調経路と、位
相ロックループの帯域幅を超えるＦＭフレート適応した
第２の変調経路が組み合わせられる。このアプローチの
場合、補償回路を設けて、２つの変調経路における信号
の遅れを等化し、所望の搬送周波数範囲にわたって線形
周波数変調が得られるようにする必要があるかもしれな
い。
い帯域幅を示すように設計されておシ、位相ロックルー
ズの帯域幅内におけるさまざまなレートで生じる位相及
び周波数の摂動を最小限におさえる働きをする。周波数
または位相被変調信号を必要とする用途の場合、位相ロ
ックループは、変調信号によって生じる信号周波数の変
化を消去する働きをする。従って、こうした位相ロック
システムを満足に位相または周波数変調するため、各種
回路構成が開発されてきた。位相ロンクルーフシステム
に周波数変調を加える一般的なアプローチの場合、実際
には、２つの変調経路、すなわち、位相ロックループの
帯域幅内のＦＭフレート適応した第１の変調経路と、位
相ロックループの帯域幅を超えるＦＭフレート適応した
第２の変調経路が組み合わせられる。このアプローチの
場合、補償回路を設けて、２つの変調経路における信号
の遅れを等化し、所望の搬送周波数範囲にわたって線形
周波数変調が得られるようにする必要があるかもしれな
い。
さらＫ、電圧制御オシレータによって発生する位相ノイ
ズは、Ｑの高い共振ネットワーク（例えば、共振空胴）
を用いた周波数被変調オシレータの位相ノイズに比べて
、一般に、かなシ大きくなるので、先行技術による周波
数被変調ＰＬＬでは、今日の用途で必要とされる極めて
低いノイズ特性を満たすことができない。
ズは、Ｑの高い共振ネットワーク（例えば、共振空胴）
を用いた周波数被変調オシレータの位相ノイズに比べて
、一般に、かなシ大きくなるので、先行技術による周波
数被変調ＰＬＬでは、今日の用途で必要とされる極めて
低いノイズ特性を満たすことができない。
低ノイズの周波数被変調信号源に対するアプローチの１
つは、所望の信号周波数におけるＶＣＯの位相ロックを
確立し、維持するための第１のフィードバック経路を備
えておシ、また、７００周波数制御端子に対し、ｖＣＯ
位相ノイズに比例した負のフィードバンクをかけること
によって、ＶＣＯ位相ノイズを減少させる第２のフィー
ドバック経路を含んでいる電圧制御オシレータ（ＶＣＯ
）から構成されている。この回路構成は、実際には、位
相ロックループと周波数ロックループ（ＦＬＬ）の組合
せである。ＶＣＯによって生じる位相ノイズを安定させ
、減少させるため、両タイプのフィードバックループが
用いられてきた。２つのループを組み合わせることによ
って、２つのループの一方だけ、あるいは、もう一方だ
けを用いた場合に得られる乃至（ニ）よりも、ノイズが
低くなシ、周波数の安定性が良くなる。しかしながら、
−船釣な先行技術による位相ロックループ式周波数シン
セサイザーに関連した周波数変調の問題は、ＰＬＬとＦ
ＬＬの組合せでは克服されないし、軽減もされない。一
般に、ＦＬＬは、周波数弁別器、ループ増幅フィルター
、及び、ＶＣＯから構成される。周波数弁別器は、電力
すなわち信号分割器、時間遅延ネットワーク（例えば、
表面音響波遅延回路、共振回路、または、同軸ケーブル
）、移相装置、及び、位相検出器（又は位相検波器）か
ら構成される。普通、位相検出器で十分な信号レベルが
得られるようにし、また、受動コンポーネントの損失を
補償するには、ＲＦ電力増幅器が設けられる。
つは、所望の信号周波数におけるＶＣＯの位相ロックを
確立し、維持するための第１のフィードバック経路を備
えておシ、また、７００周波数制御端子に対し、ｖＣＯ
位相ノイズに比例した負のフィードバンクをかけること
によって、ＶＣＯ位相ノイズを減少させる第２のフィー
ドバック経路を含んでいる電圧制御オシレータ（ＶＣＯ
）から構成されている。この回路構成は、実際には、位
相ロックループと周波数ロックループ（ＦＬＬ）の組合
せである。ＶＣＯによって生じる位相ノイズを安定させ
、減少させるため、両タイプのフィードバックループが
用いられてきた。２つのループを組み合わせることによ
って、２つのループの一方だけ、あるいは、もう一方だ
けを用いた場合に得られる乃至（ニ）よりも、ノイズが
低くなシ、周波数の安定性が良くなる。しかしながら、
−船釣な先行技術による位相ロックループ式周波数シン
セサイザーに関連した周波数変調の問題は、ＰＬＬとＦ
ＬＬの組合せでは克服されないし、軽減もされない。一
般に、ＦＬＬは、周波数弁別器、ループ増幅フィルター
、及び、ＶＣＯから構成される。周波数弁別器は、電力
すなわち信号分割器、時間遅延ネットワーク（例えば、
表面音響波遅延回路、共振回路、または、同軸ケーブル
）、移相装置、及び、位相検出器（又は位相検波器）か
ら構成される。普通、位相検出器で十分な信号レベルが
得られるようにし、また、受動コンポーネントの損失を
補償するには、ＲＦ電力増幅器が設けられる。
電力分割器によって、位相検出器の入力に結合される２
つの信号経路が形成される。一方の信号経路には時間遅
延ネットワークを設け、もう一方の信号経路にはそれを
設けないようにする。そして、位相検出器において、２
つの経路の信号を比較して検出される入力周波数に比例
した、信号の移相差が生じる。一般に、周波数弁別器に
用いられるＲＦ位相検出器は、検出した位相差の余弦に
比例した出力電圧が得られる平衡ミクサーから構成され
る。位相検出器の信号経路の一方または両方に含まれる
可変移相装置によって、位相偏位が生じ、位相検出器の
出力における位相差の余弦が、問題とされる周波数範囲
についてはゼロに近くなる。
つの信号経路が形成される。一方の信号経路には時間遅
延ネットワークを設け、もう一方の信号経路にはそれを
設けないようにする。そして、位相検出器において、２
つの経路の信号を比較して検出される入力周波数に比例
した、信号の移相差が生じる。一般に、周波数弁別器に
用いられるＲＦ位相検出器は、検出した位相差の余弦に
比例した出力電圧が得られる平衡ミクサーから構成され
る。位相検出器の信号経路の一方または両方に含まれる
可変移相装置によって、位相偏位が生じ、位相検出器の
出力における位相差の余弦が、問題とされる周波数範囲
についてはゼロに近くなる。
位相検出器の出力は、適正な極性でＶＣＯの周波数制御
端子に送り返され、ＶＣＯの周波数の揺らぎが、ＦＬＬ
の帯域幅内において、周波数弁別器自体と同じ程度に安
定するまで低下する。従って、周波数弁別器が位相ロッ
クループ周波数を有効に追跡し、ネットワークを適正に
構成することによつて、周波数選択特性をあ″！シ変え
なくても、位相ノイズの低いｖＣＯ出力信号が得られる
。
端子に送り返され、ＶＣＯの周波数の揺らぎが、ＦＬＬ
の帯域幅内において、周波数弁別器自体と同じ程度に安
定するまで低下する。従って、周波数弁別器が位相ロッ
クループ周波数を有効に追跡し、ネットワークを適正に
構成することによつて、周波数選択特性をあ″！シ変え
なくても、位相ノイズの低いｖＣＯ出力信号が得られる
。
１９８２年６月２２日に、Ｄｏｎａｌｄ Ｇ、 Ｍｅｙ
ｅｒ に対して与えられた’Ｃｏｎｔｒｏｌｌｅｄ
ＦｒｅｑｕｅｎｃｙＳｏｕｒｃｅ Ａｐｐａｒａｔｕｓ
Ｉｎｃｌｕｄｉｎｇ Ａ ＦｅｅｄｂａｃｋＰａｔｈ
Ｆｏｒ Ｔｈｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｐｈ
ａｓｅ Ｎｏ１ｓｅと題する米国特許第４，３３６，
５０５号には、遠隔信号選択能力を有し、先行技術によ
る位相ロックループシステムに対し１オクタ一ブ以上周
波数範囲が広く、位相ノイズが低い低ノイズ信号源を形
成する、周波数ロックループを備えた位相ロックループ
装置が開示されている。Ｍｅｙｅｒは、位相検出器から
可変移相装置へのフィードバック経路を有し、位相検出
器の出力を最適動作点であるゼロボルトに保つようにな
っている周波数弁別器を備えた、上述のタイプのＦＬＬ
について説明している。
ｅｒ に対して与えられた’Ｃｏｎｔｒｏｌｌｅｄ
ＦｒｅｑｕｅｎｃｙＳｏｕｒｃｅ Ａｐｐａｒａｔｕｓ
Ｉｎｃｌｕｄｉｎｇ Ａ ＦｅｅｄｂａｃｋＰａｔｈ
Ｆｏｒ Ｔｈｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｐｈ
ａｓｅ Ｎｏ１ｓｅと題する米国特許第４，３３６，
５０５号には、遠隔信号選択能力を有し、先行技術によ
る位相ロックループシステムに対し１オクタ一ブ以上周
波数範囲が広く、位相ノイズが低い低ノイズ信号源を形
成する、周波数ロックループを備えた位相ロックループ
装置が開示されている。Ｍｅｙｅｒは、位相検出器から
可変移相装置へのフィードバック経路を有し、位相検出
器の出力を最適動作点であるゼロボルトに保つようにな
っている周波数弁別器を備えた、上述のタイプのＦＬＬ
について説明している。
１９８２年３月２３日に、Ｋｉｎｇｓｌｅｙ Ｗ、 Ｃ
ｒａｆｔ に対し与えられた’ Ｆｒｅｑｕｅｎｃｙ
Ｍｏｄｕｌａｔｅｄ ＰｈａｓｅＬｏｃｋｅｄ Ｌｏ
ｏｐ Ｓｉｇｎａｌ ５ｏｕｒｃｅ”と題する米国特
許第４，３２１，７０６号には、印加変調信号レベルを
自動調整して、所定の変調信号によって、所望の周波数
範囲における各周波数副帯域の中心周波数で所定の周波
数偏移を得るための回路を備えたＭ ｅ ｙ ｅ ｒの
開示する一般的なタイプの低ノイズ周波数被変調信号源
が開示されている。周波数変調（Ｆ Ｍ ）は、最初の
変調信号を周波数弁別位相検出器出力に結合して、周波
数ロックループのフィードバックと加算して行なわれ主
として、実効位相ロックループ帯域幅外の周波数で有効
である。
ｒａｆｔ に対し与えられた’ Ｆｒｅｑｕｅｎｃｙ
Ｍｏｄｕｌａｔｅｄ ＰｈａｓｅＬｏｃｋｅｄ Ｌｏ
ｏｐ Ｓｉｇｎａｌ ５ｏｕｒｃｅ”と題する米国特
許第４，３２１，７０６号には、印加変調信号レベルを
自動調整して、所定の変調信号によって、所望の周波数
範囲における各周波数副帯域の中心周波数で所定の周波
数偏移を得るための回路を備えたＭ ｅ ｙ ｅ ｒの
開示する一般的なタイプの低ノイズ周波数被変調信号源
が開示されている。周波数変調（Ｆ Ｍ ）は、最初の
変調信号を周波数弁別位相検出器出力に結合して、周波
数ロックループのフィードバックと加算して行なわれ主
として、実効位相ロックループ帯域幅外の周波数で有効
である。
第２の変調信号は、位相ロックルーズ基準信号を発生す
るＶＣＯに結合されて、位相ロックループ帯域幅内のＦ
Ｍを生じる。ＦＭ信号が、位相ノイズ低減回路におい
て周波数弁別位相検出器出力信号の平均値を所望の搬送
周波数においてほぼセロに維持する部分に到達しないよ
うにする回路も含まれている。
るＶＣＯに結合されて、位相ロックループ帯域幅内のＦ
Ｍを生じる。ＦＭ信号が、位相ノイズ低減回路におい
て周波数弁別位相検出器出力信号の平均値を所望の搬送
周波数においてほぼセロに維持する部分に到達しないよ
うにする回路も含まれている。
周波数ロックループに低ノイズ、高感度で、広帯域幅の
遅延線弁別器が用いられると、最小の位相ノイズを備え
たＶＣＯ出力信号が得られる。遅延線弁別器は、ｖｃｏ
出力信号を有効に復調し、ｖＣＯ位相ノイズに比例した
負のフィードバンクを加える。ｖＣＯ出力信号に対する
Ｆ Ｍは、遅延線弁別器によってノイズとみなされるの
で、周波数ロックループでは、ＦＭも消去される。ＦＭ
の消去量は、ＦＬＬの利得に依存し、周波数弁別器のＦ
Ｍノイズフロアによって制限される。−次ＦＬＬでは、
位相検出器の出力と７６０周波数制御入力との間に積分
増幅器が設けられている。ＦＭの減衰を防ぐには、ＦＬ
Ｌ内のこの積分増幅器乃至（ニ）より前に、変調信号を
加えなければならない。周波数弁別器のための位相検出
器として平衡ミクサーを利用する場合、位相検出器の最
適動作点では、出力電圧はほぼゼロボルトになる。この
動作点では、位相変化に対する感度が最高になり、ＲＦ
搬送波に対する振幅変調の排除は、最大になる。これは
、ｖＣＯ出力信号の低ひずみＦＭにとって重要な、位相
検出器の線形性の最も良好な動作点でもある。弁別器位
相検出器出力におけるＦＭ信号の加算によって得られる
ｖＣＯ出力信号のＦＭによって、位相検出器の動作電圧
がゼロから引き離され、その結果、位相検出器の感度及
び線形性が低下することになる。
遅延線弁別器が用いられると、最小の位相ノイズを備え
たＶＣＯ出力信号が得られる。遅延線弁別器は、ｖｃｏ
出力信号を有効に復調し、ｖＣＯ位相ノイズに比例した
負のフィードバンクを加える。ｖＣＯ出力信号に対する
Ｆ Ｍは、遅延線弁別器によってノイズとみなされるの
で、周波数ロックループでは、ＦＭも消去される。ＦＭ
の消去量は、ＦＬＬの利得に依存し、周波数弁別器のＦ
Ｍノイズフロアによって制限される。−次ＦＬＬでは、
位相検出器の出力と７６０周波数制御入力との間に積分
増幅器が設けられている。ＦＭの減衰を防ぐには、ＦＬ
Ｌ内のこの積分増幅器乃至（ニ）より前に、変調信号を
加えなければならない。周波数弁別器のための位相検出
器として平衡ミクサーを利用する場合、位相検出器の最
適動作点では、出力電圧はほぼゼロボルトになる。この
動作点では、位相変化に対する感度が最高になり、ＲＦ
搬送波に対する振幅変調の排除は、最大になる。これは
、ｖＣＯ出力信号の低ひずみＦＭにとって重要な、位相
検出器の線形性の最も良好な動作点でもある。弁別器位
相検出器出力におけるＦＭ信号の加算によって得られる
ｖＣＯ出力信号のＦＭによって、位相検出器の動作電圧
がゼロから引き離され、その結果、位相検出器の感度及
び線形性が低下することになる。
〔発明の目的〕。
従って本発明の目的は、ＦＬＬにＰＬＬを有効に結合し
、かつ結合されたループの最適動作点が維持されるよう
な構成に乃至（ニ）より、低ノイズ、広帯域、高速な精
密周波数シンセサイザーを提供し、上述の欠点を解消す
ることにある。
、かつ結合されたループの最適動作点が維持されるよう
な構成に乃至（ニ）より、低ノイズ、広帯域、高速な精
密周波数シンセサイザーを提供し、上述の欠点を解消す
ることにある。
本発明の原理によれば、周波数ロックループ（ＦＬＬ）
から成る第１のフィードバンクループと、位相ロックル
ープ（ＰＬＬ ）から成る第２のフィードバックループ
を備えた電圧制御オシレータ（ＶＣＯ）を含むプログラ
マブル低ノイズ周波数被変調信号源が得られる。（分数
）フラクショナルＮ ＰＬＬＫは、ｖｃｏと、ｖＣＯ
出力信号の分周比の有理数を変更するためのプログラマ
ブル・フラクシ珊ナルＮ手段と、周波数分周された出力
信号の位相と所定の基準信号の位相を比較し、検出した
位相差を表わすエラー信号を発生する位相検出器と、位
相検出器のエラー信号に適切な処理を施して、同調信号
を発生し、制御可能な形で■ＣＯ出力信号の周波数に調
整を加えるループフィルターが含まれている。ＦＬＬは
、遅延線周波数弁別器と、ループ増幅器兼フィルターと
、ｖＣＯから構成されている。遅延線弁別器には、それ
ぞれ、平衡ミクサーの位相検出器の入力に結合される２
つの信号経路を与える電力すなわち信号分割器が設けら
れている。時間遅れτを生じる時間遅延ネットワークに
よって、信号経路の一方に、周波数に比例した移相が生
じ、電圧制御式可変移相ネットワークによって、もう一
方の信号経路に、所望の７００周波数のまわりに中心を
おく周波数範囲でほぼ一定した可変移相がもたらされる
。この結果、位相検出器の入力における信号間の位相差
は、調整可能なオフセットを有する７６０周波数の関数
になる。ＰＬＬ位相検出器のエラー信号から導き出され
るＶＣＯ同調電圧は、ＰＬＬ増幅器から電圧制御移相ネ
ットワークに結合される。この同調電圧によってＰＬＬ
位相検出器の入力間における位相差が調整され、ＦＬＬ
の動作点（すなわち、ＰＬＬ位相検出器の出力がゼロボ
ルトになる周波数）が変化し、この結果、ｖＣＯの出力
周波数が変化する。周波数弁別器を利用して、ｖＣＯ出
力信号の周波数偏移を測定し、適正な極性（負帰還とな
るような極性）でｖＣＯ周波数制御端子に弁別器出力を
結合することによって、ｖＣＯは、ＦＬＬ帯域幅内にお
いて、周波数弁別器自体と同じ程度の安定さになるまで
、７００周波数の揺らぎを減少させる。
から成る第１のフィードバンクループと、位相ロックル
ープ（ＰＬＬ ）から成る第２のフィードバックループ
を備えた電圧制御オシレータ（ＶＣＯ）を含むプログラ
マブル低ノイズ周波数被変調信号源が得られる。（分数
）フラクショナルＮ ＰＬＬＫは、ｖｃｏと、ｖＣＯ
出力信号の分周比の有理数を変更するためのプログラマ
ブル・フラクシ珊ナルＮ手段と、周波数分周された出力
信号の位相と所定の基準信号の位相を比較し、検出した
位相差を表わすエラー信号を発生する位相検出器と、位
相検出器のエラー信号に適切な処理を施して、同調信号
を発生し、制御可能な形で■ＣＯ出力信号の周波数に調
整を加えるループフィルターが含まれている。ＦＬＬは
、遅延線周波数弁別器と、ループ増幅器兼フィルターと
、ｖＣＯから構成されている。遅延線弁別器には、それ
ぞれ、平衡ミクサーの位相検出器の入力に結合される２
つの信号経路を与える電力すなわち信号分割器が設けら
れている。時間遅れτを生じる時間遅延ネットワークに
よって、信号経路の一方に、周波数に比例した移相が生
じ、電圧制御式可変移相ネットワークによって、もう一
方の信号経路に、所望の７００周波数のまわりに中心を
おく周波数範囲でほぼ一定した可変移相がもたらされる
。この結果、位相検出器の入力における信号間の位相差
は、調整可能なオフセットを有する７６０周波数の関数
になる。ＰＬＬ位相検出器のエラー信号から導き出され
るＶＣＯ同調電圧は、ＰＬＬ増幅器から電圧制御移相ネ
ットワークに結合される。この同調電圧によってＰＬＬ
位相検出器の入力間における位相差が調整され、ＦＬＬ
の動作点（すなわち、ＰＬＬ位相検出器の出力がゼロボ
ルトになる周波数）が変化し、この結果、ｖＣＯの出力
周波数が変化する。周波数弁別器を利用して、ｖＣＯ出
力信号の周波数偏移を測定し、適正な極性（負帰還とな
るような極性）でｖＣＯ周波数制御端子に弁別器出力を
結合することによって、ｖＣＯは、ＦＬＬ帯域幅内にお
いて、周波数弁別器自体と同じ程度の安定さになるまで
、７００周波数の揺らぎを減少させる。
ループ利得が十分なＦＬＬの場合、ＦＬＬによって、７
００周波数が同調され、その結果、位相検出器出力電圧
（Ｖｄ ）がゼロボルトに近づけられ、７００周波数が
、ＦＬＬの安定動作を可能にするゼロポイントで整定す
る。可変移相ネットワークに調整が加えられると、ＦＬ
Ｌが７００周波数を新しいゼロポイントに偏移させ、安
定動作が得られる。このようにして同調する場合、ＦＬ
Ｌは、ＦＬＬの帯域幅乃至（ニ）より高い周波数での変
調に追従できなくなる原因をなす低域フィルターを入力
に備えたｖＣＯとしてモデル化される。多くの用途で、
ＦＬＬ単独で得られるよりもさらに優れた性能が必要と
される。搬送周波数からの偏移がわずかで、基準周波数
に対する位相コヒーレンジまたは極めて低い位相ノイズ
が必要とされる用途では、帯域幅の狭いＰＬＬを用いる
ことができる。対照的に、ＦＬＬの場合は、一般に、搬
送周波数からの偏移が中程度から大きい周波数における
位相ノイズを減少させるのが最もうまくい（。ＰＬＬと
ＦＬＬの両方をいっしょに結合することによって、両方
の利点が得られることになる。ＰＬＬで得られた同調信
号を可変移相ネットワークに結合することによって、Ｐ
ＬＬのｖＣＯ同調信号の有効性が、ＦＬＬのループ利得
で低下することがなくなる。
００周波数が同調され、その結果、位相検出器出力電圧
（Ｖｄ ）がゼロボルトに近づけられ、７００周波数が
、ＦＬＬの安定動作を可能にするゼロポイントで整定す
る。可変移相ネットワークに調整が加えられると、ＦＬ
Ｌが７００周波数を新しいゼロポイントに偏移させ、安
定動作が得られる。このようにして同調する場合、ＦＬ
Ｌは、ＦＬＬの帯域幅乃至（ニ）より高い周波数での変
調に追従できなくなる原因をなす低域フィルターを入力
に備えたｖＣＯとしてモデル化される。多くの用途で、
ＦＬＬ単独で得られるよりもさらに優れた性能が必要と
される。搬送周波数からの偏移がわずかで、基準周波数
に対する位相コヒーレンジまたは極めて低い位相ノイズ
が必要とされる用途では、帯域幅の狭いＰＬＬを用いる
ことができる。対照的に、ＦＬＬの場合は、一般に、搬
送周波数からの偏移が中程度から大きい周波数における
位相ノイズを減少させるのが最もうまくい（。ＰＬＬと
ＦＬＬの両方をいっしょに結合することによって、両方
の利点が得られることになる。ＰＬＬで得られた同調信
号を可変移相ネットワークに結合することによって、Ｐ
ＬＬのｖＣＯ同調信号の有効性が、ＦＬＬのループ利得
で低下することがなくなる。
さらに、ＰＬＬ位相検出器は、その出力にオフセント電
圧をもって動作するよう強制させられないので、位相検
出器は、最高の感度と線形性で動作する。こうしてＰＬ
Ｌ及びＦＬＬネットワークを組み合わせることに乃至（
ニ）より、両方のループの最適動作が可能となる。
圧をもって動作するよう強制させられないので、位相検
出器は、最高の感度と線形性で動作する。こうしてＰＬ
Ｌ及びＦＬＬネットワークを組み合わせることに乃至（
ニ）より、両方のループの最適動作が可能となる。
ｖＣＯの周波数範囲における低ひずみのＦＭを実現する
ため、ＦＭ信号も、電圧制御可変移相ネットワークに結
合される。上述の理由から、可変移相器にＦＭ信号を加
えると、多くの利点が得られる。先行技術の場合、遅延
線で弁別されるｖＣＯのＦＭは、ＦＬＬ積分増幅器入力
においてＰＬＬ位相検出器の出力とＦＭ信号との加算を
行ない、そのようにして位相検出器の出力にオフセット
電圧を印加することで実施される。この結果、ＰＬＬ位
相検出器は、その最適な動作点から外れ、その感度及び
線形性が低下する。この方法のＦＭ感度は、ＫＯをラジ
アン当りボルト数で表わされる位相検出器の利得として
、Ｋｖ＝１／（２πτＫｏ）で求められる。例えば、平
衡ミクサーの位相検出器の場合、Ｋｏは、位相検出器の
両方の入力ボートにおけるＲＦ電力と、位相検出器の変
換損失によって求められる。遅延線の損失、電力増幅器
からのＲＦ電力、及び、位相検出器の変換損失は、温度
に敏感であるため、ＦＭ感度も、温度に敏感になる。可
変移相ネットワークにＦＭ信号が加えられる場合には、
ＦＭ感度は、位相検出器の利得Ｋ。
ため、ＦＭ信号も、電圧制御可変移相ネットワークに結
合される。上述の理由から、可変移相器にＦＭ信号を加
えると、多くの利点が得られる。先行技術の場合、遅延
線で弁別されるｖＣＯのＦＭは、ＦＬＬ積分増幅器入力
においてＰＬＬ位相検出器の出力とＦＭ信号との加算を
行ない、そのようにして位相検出器の出力にオフセット
電圧を印加することで実施される。この結果、ＰＬＬ位
相検出器は、その最適な動作点から外れ、その感度及び
線形性が低下する。この方法のＦＭ感度は、ＫＯをラジ
アン当りボルト数で表わされる位相検出器の利得として
、Ｋｖ＝１／（２πτＫｏ）で求められる。例えば、平
衡ミクサーの位相検出器の場合、Ｋｏは、位相検出器の
両方の入力ボートにおけるＲＦ電力と、位相検出器の変
換損失によって求められる。遅延線の損失、電力増幅器
からのＲＦ電力、及び、位相検出器の変換損失は、温度
に敏感であるため、ＦＭ感度も、温度に敏感になる。可
変移相ネットワークにＦＭ信号が加えられる場合には、
ＦＭ感度は、位相検出器の利得Ｋ。
の関数ではな（、可変移相器の利得（Ｋｐ）の関数にな
る。電圧同調移相ネットワークの利得は、通常ＲＦ電力
レベルと温度変化に対し極めて鈍感である。従って、Ｆ
Ｍの感度対温度特性は、本発明によって大幅に向上する
ことになる。また、位相検出器に送られる電力は、位相
検出器におけるインピーダンス整合と、インピーダンス
不整合の位相とによって決まる。この位相は、Ｆ Ｍ信
号によって変化するので、位相検出器の利得は、変調電
圧の関数である。従って、位相検出器の線形性が劣化す
るので、ＦＭ信号の加算が位相検出器の出力で行なわれ
る場合には、やはシ、ＦＭひずみが生じることになる。
る。電圧同調移相ネットワークの利得は、通常ＲＦ電力
レベルと温度変化に対し極めて鈍感である。従って、Ｆ
Ｍの感度対温度特性は、本発明によって大幅に向上する
ことになる。また、位相検出器に送られる電力は、位相
検出器におけるインピーダンス整合と、インピーダンス
不整合の位相とによって決まる。この位相は、Ｆ Ｍ信
号によって変化するので、位相検出器の利得は、変調電
圧の関数である。従って、位相検出器の線形性が劣化す
るので、ＦＭ信号の加算が位相検出器の出力で行なわれ
る場合には、やはシ、ＦＭひずみが生じることになる。
ＦＭ信号が可変移相ネットワークに加えられる場合、Ｆ
Ｍ感度のこの効果に対する反応も比較的鈍くなる。位相
検出器の出力にＦＭ信号を加える場合には、得られる置
火偏移が、位相検出器の最大能力であるπ／２ラジアン
に制限される。しかし、可変移送ネットワークに変調信
号を加える場合には、得られる最大移相偏移は、移相ネ
ットワークのピーク移相偏移だげに制限される。この結
果、ＦＭ信号によって並列に駆動される縦続可変移相ネ
ットワークを用いてはるかに大幅なＦＭ偏移が得られる
。
Ｍ感度のこの効果に対する反応も比較的鈍くなる。位相
検出器の出力にＦＭ信号を加える場合には、得られる置
火偏移が、位相検出器の最大能力であるπ／２ラジアン
に制限される。しかし、可変移送ネットワークに変調信
号を加える場合には、得られる最大移相偏移は、移相ネ
ットワークのピーク移相偏移だげに制限される。この結
果、ＦＭ信号によって並列に駆動される縦続可変移相ネ
ットワークを用いてはるかに大幅なＦＭ偏移が得られる
。
ここで、図面、とシわけ、第１図及び第２図を参照する
と、位相ロックループ（ＰＬＬ ）から成る第１のフィ
ードバックループと、周波数ロックループ（ＦＬＬ）か
ら成る第２のフィードバックループを備えた電圧制御オ
シレータ（ＶＣＯ）１１を含む低ノイズ周波数被変調（
ＦＭ）出力信号の発生に適した周波数シンセサイザーが
示されている。ＶＣＯＩＩに関する所望の出力周波数Ｆ
ｏｕｔ及び周波数シンセサイザーに関する他の動作モー
ドは、フロントパネルまたは他の外部の入力回路（不図
示）によって、可変移相ネットワーク２５やＮ分周ブロ
ック１３といったさまざまなコンポーネントに対し制御
信号を加えるための制御装置すなわちマイクログロセノ
サー回路２１に入力されるパラメータに従って、選択さ
れる。ＰＬＬには、ライン３４を介してＶＣＯＩＩに加
えられる周波数制御信号に従って、ライン１２に出力信
号Ｆｏｕｔ を送シ出すＶＣＯＩＩが設けられている
。
と、位相ロックループ（ＰＬＬ ）から成る第１のフィ
ードバックループと、周波数ロックループ（ＦＬＬ）か
ら成る第２のフィードバックループを備えた電圧制御オ
シレータ（ＶＣＯ）１１を含む低ノイズ周波数被変調（
ＦＭ）出力信号の発生に適した周波数シンセサイザーが
示されている。ＶＣＯＩＩに関する所望の出力周波数Ｆ
ｏｕｔ及び周波数シンセサイザーに関する他の動作モー
ドは、フロントパネルまたは他の外部の入力回路（不図
示）によって、可変移相ネットワーク２５やＮ分周ブロ
ック１３といったさまざまなコンポーネントに対し制御
信号を加えるための制御装置すなわちマイクログロセノ
サー回路２１に入力されるパラメータに従って、選択さ
れる。ＰＬＬには、ライン３４を介してＶＣＯＩＩに加
えられる周波数制御信号に従って、ライン１２に出力信
号Ｆｏｕｔ を送シ出すＶＣＯＩＩが設けられている
。
ＶＣＯＩＩの出力は、Ｎ分周ブロック１３によって周波
数分周が施され、選択可能な数Ｎで分周されたＶＣＯＩ
Ｉの出力周波数に等しい周波数を有するＰＬＬ位相検出
器１５に対する入力信号を生じる。ＰＬＬ位相検出器１
５は、所定の基準信号Ｆｒｅｆと周波数分周されたＶＣ
ＯＩＩの出力信号の比較を行ない、それらＰＬＬ位相検
出器１５に入力される２信号の位相差に比例した電圧を
有するエラー信号を発生する。ＰＬＬ位相検出器１５に
よって出力されるエラー信号は、ＰＬＬフィルター１７
及びＰＬＬ利得増幅器１９に結合されて、ＰＬＬＩＦ！
ｌ１ｌｌ信号を与える。ＰＬＬコンポーネント、とりわ
け、ＶＣＯＩＩの利得は、周波数に敏感になる。ＰＬＬ
利得増幅器１９及びＰＬＬフィルター１７には、ｖＣＯ
の全周波数範囲にわたって一定した所定の感度を有する
ｖＣＯ出力周波数を選択的に制御するための同調信号を
与える図示しない補償回路が含まれている。−船釣な先
行技術によるＰＬＬの場合には、ＰＬＬ利得増幅器１９
が出力する同調信号は、破線３６で示すように、ＶＣｏ
ｌｌに結合され、送シ返される。本発明の場合・ＰＬＬ
利得利得幅増幅器１９力するＰＬＬ同調信号は、ライン
１８を介して、遅延線弁別器１０における電圧制御可変
移相ネットワーク２５の入力に結合される。
数分周が施され、選択可能な数Ｎで分周されたＶＣＯＩ
Ｉの出力周波数に等しい周波数を有するＰＬＬ位相検出
器１５に対する入力信号を生じる。ＰＬＬ位相検出器１
５は、所定の基準信号Ｆｒｅｆと周波数分周されたＶＣ
ＯＩＩの出力信号の比較を行ない、それらＰＬＬ位相検
出器１５に入力される２信号の位相差に比例した電圧を
有するエラー信号を発生する。ＰＬＬ位相検出器１５に
よって出力されるエラー信号は、ＰＬＬフィルター１７
及びＰＬＬ利得増幅器１９に結合されて、ＰＬＬＩＦ！
ｌ１ｌｌ信号を与える。ＰＬＬコンポーネント、とりわ
け、ＶＣＯＩＩの利得は、周波数に敏感になる。ＰＬＬ
利得増幅器１９及びＰＬＬフィルター１７には、ｖＣＯ
の全周波数範囲にわたって一定した所定の感度を有する
ｖＣＯ出力周波数を選択的に制御するための同調信号を
与える図示しない補償回路が含まれている。−船釣な先
行技術によるＰＬＬの場合には、ＰＬＬ利得増幅器１９
が出力する同調信号は、破線３６で示すように、ＶＣｏ
ｌｌに結合され、送シ返される。本発明の場合・ＰＬＬ
利得利得幅増幅器１９力するＰＬＬ同調信号は、ライン
１８を介して、遅延線弁別器１０における電圧制御可変
移相ネットワーク２５の入力に結合される。
本発明の周波数シンセサイザーには、さらに、ＶＣＯＩ
Ｉの出力信号のＦ’Ｍノイズを測定し、ＶＣＯｌｌの位
相ノイズを最小限におさえるため、ライン３４を介して
周波数制御信号（ＶＣＯ同調信号）を送シ返すようにな
っている、遅延線弁別器１０を含むＦＬＬも含まれてい
る。遅延線弁別器１０は、位相検出器２９の入力に対す
る２つの信号経路を形成する電力分割器２３の駆動を行
なう、ＲＦ電力増幅器３５を含む。電力分割器２３から
の信号の１つは、ＶＣＯＩＩの出力周波数の関数である
移相偏移を生じさせる時間遅れτをもたらす同軸遅延線
２７によって、位相検出器２９に結合される。電力分割
器２３からのもう１つの信号は、電圧制御可変移相ネッ
トワーク２５を介して、位相検出器２９に対するもう１
つの入力に結合される。可変移相ネットワーク２５によ
って生じる信号の移相は、所望のｖＣｏｌｌの出力周波
数において、位相検出器２つの出力電圧が約ゼロボルト
（直角位相）になるように調整することが可能である。
Ｉの出力信号のＦ’Ｍノイズを測定し、ＶＣＯｌｌの位
相ノイズを最小限におさえるため、ライン３４を介して
周波数制御信号（ＶＣＯ同調信号）を送シ返すようにな
っている、遅延線弁別器１０を含むＦＬＬも含まれてい
る。遅延線弁別器１０は、位相検出器２９の入力に対す
る２つの信号経路を形成する電力分割器２３の駆動を行
なう、ＲＦ電力増幅器３５を含む。電力分割器２３から
の信号の１つは、ＶＣＯＩＩの出力周波数の関数である
移相偏移を生じさせる時間遅れτをもたらす同軸遅延線
２７によって、位相検出器２９に結合される。電力分割
器２３からのもう１つの信号は、電圧制御可変移相ネッ
トワーク２５を介して、位相検出器２９に対するもう１
つの入力に結合される。可変移相ネットワーク２５によ
って生じる信号の移相は、所望のｖＣｏｌｌの出力周波
数において、位相検出器２つの出力電圧が約ゼロボルト
（直角位相）になるように調整することが可能である。
電力増幅器３５０入力における信号の周波数が変化する
場合、同軸遅延線２７は、位相検出器２９の入力ボート
における２つの信号の位相関係に変更を加え、それによ
って、位相検出器２９の出力をゼロボルト以外にするが
、この結果、ＶＣＯＩＩの出力信号の周波数と、所望の
ＶＣＯＩＩの出力周波数との差に比例した制御信号が生
じる。この制御信号は、さらに、ＦＬＬフィルター３１
と積分増幅器３３を介してｖＣｏｌｌに結合され、送シ
返される。ＦＬＬフィルター３１及び積分増幅器３３に
は、周波数に敏感なＦＬＬのコンポーネントの特性を補
償し、７００周波数の全範囲にわたって、一定した所定
の感度を有する周波数制御信号すなわちｖＣＯ同調信号
を送シ出すためＦＬＬ利得補償回路（不図示）が設けら
れている。
場合、同軸遅延線２７は、位相検出器２９の入力ボート
における２つの信号の位相関係に変更を加え、それによ
って、位相検出器２９の出力をゼロボルト以外にするが
、この結果、ＶＣＯＩＩの出力信号の周波数と、所望の
ＶＣＯＩＩの出力周波数との差に比例した制御信号が生
じる。この制御信号は、さらに、ＦＬＬフィルター３１
と積分増幅器３３を介してｖＣｏｌｌに結合され、送シ
返される。ＦＬＬフィルター３１及び積分増幅器３３に
は、周波数に敏感なＦＬＬのコンポーネントの特性を補
償し、７００周波数の全範囲にわたって、一定した所定
の感度を有する周波数制御信号すなわちｖＣＯ同調信号
を送シ出すためＦＬＬ利得補償回路（不図示）が設けら
れている。
本発明の原理によれば、ライン１８に乃至（ニ）より、
ＰＬＬ利得増幅器１９の出力を周波数弁別器１０の可変
移相ネットワーク２５に結合することによって、ＰＬＬ
とＦＬＬが組み合わせられる。この結果、ＰＬＬ位相検
出器によるエラー信号から得られたＰＬＬ同調電圧によ
って、可変移相ネットワーク２５の移相に調整を加え、
ＶＣＯＩＩの出力周波数の変化を補償することが可能で
ある。このようにＰＬＬとＦＬＬを結合することによっ
て、ＦＬＬ位相検出器２９は、その最適点、すなわち出
力信号の電圧Ｖｄがゼロに近くなる点で動作可能になシ
、ＦＬＬの高ループ利得を利用して、ＶＣＯｌｌの出力
信号における周波数の揺らぎを補正できる利点がある。
ＰＬＬ利得増幅器１９の出力を周波数弁別器１０の可変
移相ネットワーク２５に結合することによって、ＰＬＬ
とＦＬＬが組み合わせられる。この結果、ＰＬＬ位相検
出器によるエラー信号から得られたＰＬＬ同調電圧によ
って、可変移相ネットワーク２５の移相に調整を加え、
ＶＣＯＩＩの出力周波数の変化を補償することが可能で
ある。このようにＰＬＬとＦＬＬを結合することによっ
て、ＦＬＬ位相検出器２９は、その最適点、すなわち出
力信号の電圧Ｖｄがゼロに近くなる点で動作可能になシ
、ＦＬＬの高ループ利得を利用して、ＶＣＯｌｌの出力
信号における周波数の揺らぎを補正できる利点がある。
この結果、帯域幅の狭いＰＬＬを利用して、搬送周波数
からの偏移がわずかな周波数において基準周波数に対す
る精確な位相コヒーレンジが得られ、位相ノイズが低減
することが可能になる。さらに、ＦＬＬの帯域幅の広い
特性によって、搬送周波数からの偏移が中程度から大き
い周波数において、位相ノイズが最小限におさえられる
。ライン１６を介して、コントローラ（マイクロプロセ
ンサー回路）２１から可変移相ネットワーク２５に加え
られる制御入力によって、まず、可変移相ネットワーク
２５の動作点を調整し、所望の出力周波数に対しＶＣＯ
ＩＩの同調を行なう信号が発生する。
からの偏移がわずかな周波数において基準周波数に対す
る精確な位相コヒーレンジが得られ、位相ノイズが低減
することが可能になる。さらに、ＦＬＬの帯域幅の広い
特性によって、搬送周波数からの偏移が中程度から大き
い周波数において、位相ノイズが最小限におさえられる
。ライン１６を介して、コントローラ（マイクロプロセ
ンサー回路）２１から可変移相ネットワーク２５に加え
られる制御入力によって、まず、可変移相ネットワーク
２５の動作点を調整し、所望の出力周波数に対しＶＣＯ
ＩＩの同調を行なう信号が発生する。
可変移相ネットワーク２５にＦＭ信号を加えることによ
って、ライン１２における周波数シンセサイザー１の出
力信号に、周波数変調（ＦＭ）を施すことも可能である
。ひずみの発生を最小限におさえるため、遅延線弁別器
及びＶＣＯＩＩの動作について周波数を設定するのに用
いられる可変移相ネットワークから分離した可変移相ネ
ットワークに、ＦＭ信号が加えられる。第２図に示すよ
うに、２つの可変移相ネットワーク２４及び２６が設け
られている。上述のように、ライン１８のＰＬＬ同調電
圧と、ライン１６の初期周波数制御信号が、可変移相ネ
ットワーク２４に加えられる。
って、ライン１２における周波数シンセサイザー１の出
力信号に、周波数変調（ＦＭ）を施すことも可能である
。ひずみの発生を最小限におさえるため、遅延線弁別器
及びＶＣＯＩＩの動作について周波数を設定するのに用
いられる可変移相ネットワークから分離した可変移相ネ
ットワークに、ＦＭ信号が加えられる。第２図に示すよ
うに、２つの可変移相ネットワーク２４及び２６が設け
られている。上述のように、ライン１８のＰＬＬ同調電
圧と、ライン１６の初期周波数制御信号が、可変移相ネ
ットワーク２４に加えられる。
ライン２８０ＦＭ信号は、ＦＬＬ帯域幅内におけるレー
トで出力信号ＶＣＯＩＩに変調を施すた残電圧制御可変
移相ネットワーク２６に加えられる。
トで出力信号ＶＣＯＩＩに変調を施すた残電圧制御可変
移相ネットワーク２６に加えられる。
ライン２２のＦ Ｍバイアス電圧も、可変移相ネットワ
ーク２６の動作点を最大利得Ｋｐ （ラジアン／ボルト
）に設定するため、やはシ、可変移相ネットワーク２６
に加えられる。このタイプの回路の場合、可変移相ネッ
トワーク２６のバイアスを最大値Ｋｐに設定して、Ｆ
Ｍ制御電圧に関するＫｐの導関数を最小にすることによ
って、線形性が最良になるｙＫＩ）の第１の導関数がゼ
ロに等しくなると、第２高調波ひずみが最小になる。
ーク２６の動作点を最大利得Ｋｐ （ラジアン／ボルト
）に設定するため、やはシ、可変移相ネットワーク２６
に加えられる。このタイプの回路の場合、可変移相ネッ
トワーク２６のバイアスを最大値Ｋｐに設定して、Ｆ
Ｍ制御電圧に関するＫｐの導関数を最小にすることによ
って、線形性が最良になるｙＫＩ）の第１の導関数がゼ
ロに等しくなると、第２高調波ひずみが最小になる。
ここで、第３ａ図及び第３ｂ図についても参照すると、
曲線３７及び４１は、それぞれ、遅延線弁別器１０の伝
達関数及び差動位相特性を表わしている。周波数弁別器
ＩＯに用いられている同軸遅延ネットワーク２７は、時
間遅れτを生じる所定の長さの同軸ケーブルから成る遅
延線である。
曲線３７及び４１は、それぞれ、遅延線弁別器１０の伝
達関数及び差動位相特性を表わしている。周波数弁別器
ＩＯに用いられている同軸遅延ネットワーク２７は、時
間遅れτを生じる所定の長さの同軸ケーブルから成る遅
延線である。
遅延時間τは、定数であり、従って、位相検出器２９の
入力における位相差は、第３ｂ図に示すように、Ｆｏｕ
ｔの線形関数である。位相検出器２９として平衡ミクサ
ーを用いる場合、その入力における差動位相に対する応
答は、第３ａ図の曲線３７．３９で示すように正弦波を
なす。位相検出器２９に対する差動位相入力、すなわち
、曲線４１は、伝達特性曲線３７で示す位相検出器の出
力電圧Ｖｄヲ決定する。ライン１６の制御信号によって
、曲線４１及び４３で示す例のような動作点に合わせて
、可変移相ネットワーク２５（または２４）の調整が行
なわれる。遅延線弁別器１０をその最適動作点、すなわ
ち、Ｖｄ＝Ｏで動作させるため、ライン１６０制御信号
を利用して、可変移相ネットワーク２５に調整が加えら
れ、その結果、所望の周波数４４における弁別器の伝達
関数が、曲線３９におけるゼロ交差点に一致する。
入力における位相差は、第３ｂ図に示すように、Ｆｏｕ
ｔの線形関数である。位相検出器２９として平衡ミクサ
ーを用いる場合、その入力における差動位相に対する応
答は、第３ａ図の曲線３７．３９で示すように正弦波を
なす。位相検出器２９に対する差動位相入力、すなわち
、曲線４１は、伝達特性曲線３７で示す位相検出器の出
力電圧Ｖｄヲ決定する。ライン１６の制御信号によって
、曲線４１及び４３で示す例のような動作点に合わせて
、可変移相ネットワーク２５（または２４）の調整が行
なわれる。遅延線弁別器１０をその最適動作点、すなわ
ち、Ｖｄ＝Ｏで動作させるため、ライン１６０制御信号
を利用して、可変移相ネットワーク２５に調整が加えら
れ、その結果、所望の周波数４４における弁別器の伝達
関数が、曲線３９におけるゼロ交差点に一致する。
次に、第４ａ図及び第４ｂ図を参照すると、本発明の望
ましい実施例に関する機能ブロック図が示されている。
ましい実施例に関する機能ブロック図が示されている。
位相ロックループ４０は、主同調コイル６７、微調コイ
ル６９を備え、出力周波数の出力信号は、ライン１２に
よって、ｖＣＯ出力信号を送り出す増幅器５１に加えら
れ、もう１つの■ＣＯ出力信号は、ライン１４によって
、Ｎ分周ブロック５３に加えられる。Ｎ分周ブロック５
３は可制御分周器を有し、それはフラクショナルＮブロ
ックにライン４８で送られる周波数分周した出力信号を
与えるための選択可能な整数の除数Ｎを有する。Ｎ分周
ブロック５３によって、さらに、電力分割器２３に結合
されるライン５４上のＲＦ弁別器（ＲＦｄｉｓｃ ）信
号を含む、いくつかの出力が送シ出される。フラクシ町
ナルＮプロノクハ、さらに、ライン４８の信号を選択可
能な有理数で分周し、このさらに分周されたｖＣＯ出力
信号を位相検出器（不図示）に加えるプログラマブル分
周回路を含んでいる。位相検出器は、周波数分周された
ＶＣＯ出力信号の位相と、ライン６６における所定の基
準信号入力の位相との比較を行ない、周波数を分割され
たＶＣＯ出力信号と、所定の基準信号との位相差の量に
比例したエラー信号をライン５８に送り出す。ＰＬＬ駆
動信号ＰＬＬｄｒとして知られるライン５８の位相検出
器エラー信号は、ライン５８の遅延線弁別器に結合され
、また、ライン３６によって、スイッチ７１及び７２を
介してＶＣＯＩＩに結合され、送り返される。しかし、
これはＶＣＯＩＩがＰＬＬモードで動作している場合に
限って利用される。ＰＬＬ４０には、さらに、ＶＣＯＩ
ＩＯ主同調コイル６７に主同調信号を加える回路も含ま
れている。コントローラ２１（第１図に示す）からのデ
ジタル周波数制御信号によって、予備同調ＤＡＣ５９に
対する予備同調信号が与えられる。予備同調ＤＡＣ５９
からの予備同調信号は、主コイル駆動増幅器７４を介し
て、主同調コイル６７に加えられる。ツェナダイオード
７８によって、ＤＡＣ（デジタル・アナログ変換器）５
９に対する温度的に安定した基準電圧が与えられる。
ル６９を備え、出力周波数の出力信号は、ライン１２に
よって、ｖＣＯ出力信号を送り出す増幅器５１に加えら
れ、もう１つの■ＣＯ出力信号は、ライン１４によって
、Ｎ分周ブロック５３に加えられる。Ｎ分周ブロック５
３は可制御分周器を有し、それはフラクショナルＮブロ
ックにライン４８で送られる周波数分周した出力信号を
与えるための選択可能な整数の除数Ｎを有する。Ｎ分周
ブロック５３によって、さらに、電力分割器２３に結合
されるライン５４上のＲＦ弁別器（ＲＦｄｉｓｃ ）信
号を含む、いくつかの出力が送シ出される。フラクシ町
ナルＮプロノクハ、さらに、ライン４８の信号を選択可
能な有理数で分周し、このさらに分周されたｖＣＯ出力
信号を位相検出器（不図示）に加えるプログラマブル分
周回路を含んでいる。位相検出器は、周波数分周された
ＶＣＯ出力信号の位相と、ライン６６における所定の基
準信号入力の位相との比較を行ない、周波数を分割され
たＶＣＯ出力信号と、所定の基準信号との位相差の量に
比例したエラー信号をライン５８に送り出す。ＰＬＬ駆
動信号ＰＬＬｄｒとして知られるライン５８の位相検出
器エラー信号は、ライン５８の遅延線弁別器に結合され
、また、ライン３６によって、スイッチ７１及び７２を
介してＶＣＯＩＩに結合され、送り返される。しかし、
これはＶＣＯＩＩがＰＬＬモードで動作している場合に
限って利用される。ＰＬＬ４０には、さらに、ＶＣＯＩ
ＩＯ主同調コイル６７に主同調信号を加える回路も含ま
れている。コントローラ２１（第１図に示す）からのデ
ジタル周波数制御信号によって、予備同調ＤＡＣ５９に
対する予備同調信号が与えられる。予備同調ＤＡＣ５９
からの予備同調信号は、主コイル駆動増幅器７４を介し
て、主同調コイル６７に加えられる。ツェナダイオード
７８によって、ＤＡＣ（デジタル・アナログ変換器）５
９に対する温度的に安定した基準電圧が与えられる。
ライン５４のＲＦ弁別器信号は、ＲＦ電力増幅器１１１
．１１３、及び、デルタネットワーク１１５を介して電
力分割器２３に結合される。ライン７２のＲＦ弁別器信
号は、分割されて、デルタネットワーク１１５から構成
される装置における他の部分で無関係に利用される。利
用される電力分割器２３は、７ｄｂカツプラであシ、遅
延弁別器１０を形成する２つの独立した信号経路にＲＦ
弁別器の信号を加えるようになっている。第１のＲＦ弁
別器信号は、ライン８４によって、所定の長さの同軸ケ
ーブルから成る１４０ナノ秒の遅延線２７に結合され、
さらに、電圧制御可変移相ネットワーク８３に結合され
る。可変移相ネットワーク８３の出力は、位相検出器２
９の第１の入力に結合される。第２のＲＦ弁別器信号は
、ライン８２によって、電力分割器２３から縦続対をな
す同一の電圧制御可変移相ネットワーク８５及び８７へ
結合される。次に、第２の可変移相ネントワーク８５の
出力が、位相検出器２９の第２の入力に結合される。位
相検出器２９は、位相検出器２９に対する入力信号間の
位相差に比例したエラー電圧Ｖｄである出力信号をライ
ン８６及び８８に送シ出す。
．１１３、及び、デルタネットワーク１１５を介して電
力分割器２３に結合される。ライン７２のＲＦ弁別器信
号は、分割されて、デルタネットワーク１１５から構成
される装置における他の部分で無関係に利用される。利
用される電力分割器２３は、７ｄｂカツプラであシ、遅
延弁別器１０を形成する２つの独立した信号経路にＲＦ
弁別器の信号を加えるようになっている。第１のＲＦ弁
別器信号は、ライン８４によって、所定の長さの同軸ケ
ーブルから成る１４０ナノ秒の遅延線２７に結合され、
さらに、電圧制御可変移相ネットワーク８３に結合され
る。可変移相ネットワーク８３の出力は、位相検出器２
９の第１の入力に結合される。第２のＲＦ弁別器信号は
、ライン８２によって、電力分割器２３から縦続対をな
す同一の電圧制御可変移相ネットワーク８５及び８７へ
結合される。次に、第２の可変移相ネントワーク８５の
出力が、位相検出器２９の第２の入力に結合される。位
相検出器２９は、位相検出器２９に対する入力信号間の
位相差に比例したエラー電圧Ｖｄである出力信号をライ
ン８６及び８８に送シ出す。
位相検出器２９の出力は、スイクチングネノトワーク８
１を介して積分増幅器９５及び１２５に結合される。増
幅器１２５における積分増幅器出力は、ライン５６のＶ
ＣＯＦ１％信号である。ライン５６のＶＣＯＰＩ調信号
は、周波数補償回路５７及び加算器６３を介して、ＶＣ
Ｏｌｌに結合され、送り返される。ライン５８における
フラクショナルＮフロック５５の出力信号は、低域フィ
ルター１１７と、増幅器１１９及び１２３を介して、電
圧制御可変移相ネットワーク８５．８７に結合される。
１を介して積分増幅器９５及び１２５に結合される。増
幅器１２５における積分増幅器出力は、ライン５６のＶ
ＣＯＦ１％信号である。ライン５６のＶＣＯＰＩ調信号
は、周波数補償回路５７及び加算器６３を介して、ＶＣ
Ｏｌｌに結合され、送り返される。ライン５８における
フラクショナルＮフロック５５の出力信号は、低域フィ
ルター１１７と、増幅器１１９及び１２３を介して、電
圧制御可変移相ネットワーク８５．８７に結合される。
ライン６２の外部弁別器の信号は、加算器９７によって
、ライン５８のＰＬＬ駆動信号と加算される。
、ライン５８のＰＬＬ駆動信号と加算される。
ＰＬＬ駆動信号のレートの低い、すなわち、ＩＨｚ未満
の成分は、温度効果によって生じるＶ ＣＯ１１の出力
周波数における周波数駆動を表わしている。
の成分は、温度効果によって生じるＶ ＣＯ１１の出力
周波数における周波数駆動を表わしている。
増幅器１２３は、ＰＬＬ駆動信号の直流成分を積分して
、縦続式の可変移相ネットワーク８７．８５に直流調整
を加え、周囲温度の変化による遅延線２７の遅延時間τ
の変化を補償する。ライン５８における分数Ｎブロック
５５の出力信号であるＰＬＬ駆動信号は、やはり、加算
器９９と、増幅器１０７及び１０９を介して、電圧制御
可変移相ネットワーク８３に結合される。可変移相ネッ
トワーク８３に結合されるＰＬＬ駆動信号によって、Ｐ
ＬＬ帯域幅内におけるｖＣｏｌｌの出力周波数の位相と
周波数の揺らぎを補償するための制御が加えられる。Ｄ
ＡＣ８９によって、可変移相ネットワーク８５．８７に
対して予備同調の調整が加えられ、遅延線弁別器の動作
周波数点が設定される。
、縦続式の可変移相ネットワーク８７．８５に直流調整
を加え、周囲温度の変化による遅延線２７の遅延時間τ
の変化を補償する。ライン５８における分数Ｎブロック
５５の出力信号であるＰＬＬ駆動信号は、やはり、加算
器９９と、増幅器１０７及び１０９を介して、電圧制御
可変移相ネットワーク８３に結合される。可変移相ネッ
トワーク８３に結合されるＰＬＬ駆動信号によって、Ｐ
ＬＬ帯域幅内におけるｖＣｏｌｌの出力周波数の位相と
周波数の揺らぎを補償するための制御が加えられる。Ｄ
ＡＣ８９によって、可変移相ネットワーク８５．８７に
対して予備同調の調整が加えられ、遅延線弁別器の動作
周波数点が設定される。
ＶＣＯＩＩの出力信号の周波数変調は、３つの異なる技
法の組合せによって行なわれる。ライン５２でフラクシ
ョナルＮブロンク５５に加えられる直流ＦＭ入力信号に
よって、ＰＬＬ帯域幅内における直流及び低周波数のレ
ートに対する変調信号が得られる。第２のＦＭ信号が、
ライン６８によって減衰器１０１に加えられ、また、Ｐ
ＬＬ帯域幅とＰＬＬ帯域幅の両方を超えるＦＭフレート
ついては、ライン６４によって、加算器６３に結合され
る。ライン６８におけるＦＭ信号は、電圧制御可変移相
ネットワーク８３に結合されて、ＰＬＬ帯域幅内におけ
る変調レートでＦＭが実施される。
法の組合せによって行なわれる。ライン５２でフラクシ
ョナルＮブロンク５５に加えられる直流ＦＭ入力信号に
よって、ＰＬＬ帯域幅内における直流及び低周波数のレ
ートに対する変調信号が得られる。第２のＦＭ信号が、
ライン６８によって減衰器１０１に加えられ、また、Ｐ
ＬＬ帯域幅とＰＬＬ帯域幅の両方を超えるＦＭフレート
ついては、ライン６４によって、加算器６３に結合され
る。ライン６８におけるＦＭ信号は、電圧制御可変移相
ネットワーク８３に結合されて、ＰＬＬ帯域幅内におけ
る変調レートでＦＭが実施される。
加算器９９の出力は、増幅器１０７及び１０９を介して
可変移相ネットワーク８３に結合され、ＰＬＬ帯域幅内
においてＦＭが実施される。ＤＡＣ９１によって、バイ
アス信号が加えられ、可変移相ネットワーク８３の動作
点が調整される。以上の内容から明らかなように、ライ
ン５６のＶＣｏ同調信号には、ＦＭ成分と、位相ノイズ
及び他の周波数の揺らぎ成分の両方が含まれている。次
に、ライン５６のｖＣｏ同調信号が、加算器６３によっ
て、う、イン６４の帯域外のＦＭ信号と加算される。
可変移相ネットワーク８３に結合され、ＰＬＬ帯域幅内
においてＦＭが実施される。ＤＡＣ９１によって、バイ
アス信号が加えられ、可変移相ネットワーク８３の動作
点が調整される。以上の内容から明らかなように、ライ
ン５６のＶＣｏ同調信号には、ＦＭ成分と、位相ノイズ
及び他の周波数の揺らぎ成分の両方が含まれている。次
に、ライン５６のｖＣｏ同調信号が、加算器６３によっ
て、う、イン６４の帯域外のＦＭ信号と加算される。
加算器６３の出力は、ＶＣｏｌｌのＦＭ同調コイル６９
に加えられる。所望の周波数範囲にわたって一定した利
得が得られるようにするため、帯域外のＦＭ信号が、遅
延イコライザ回路６５と、減衰器７３．７７、及び、７
９を介して加算器６３に結合される。
に加えられる。所望の周波数範囲にわたって一定した利
得が得られるようにするため、帯域外のＦＭ信号が、遅
延イコライザ回路６５と、減衰器７３．７７、及び、７
９を介して加算器６３に結合される。
最短整定時間で所望の周波数から他の所望の周波数への
スイッチングが所望の場合には、増幅器１１９、及び、
可変移相器８５．８７に入力されるＰＬＬ駆動信号が増
幅器１１９０入力、及び、可変移相器８５．８７０入力
における信号を、それぞれ、スイッチ１１８及び１２２
を介して接地することによって開放される。次に、積分
増幅器９５の出力にあるスイッチ９６を利用して、周波
数ロックループがアンロックされ、開放される。次に、
ループの除数が、次の所望の設定に変更され、スイッチ
７１を閉じる（スイッチ７２は開いている）。その結果
、ライン３６上のＰＬＬ駆動信号がＶＣｏｌｌの周波数
制御コイル６９に結合されてＰＬＬがロックされる。い
ったんＰＬＬがロックされると、可変移相ネットワーク
８５．８７は、位相検出器２９の出力がゼロボルトにな
るようにＤＡＣ８９によって調整される。次に、スイッ
チ９６を閉じることによって、ＦＬＬが再接続され、ス
イッチ１１８及び１２２を開放して、ライン５８のＰＬ
Ｌ駆動信号経路が再接続される。次に、ライン３６のＰ
ＬＬ駆動信号経路によって形成されたＰＬＬが、スイッ
チ７１を開放して切シ離される。
スイッチングが所望の場合には、増幅器１１９、及び、
可変移相器８５．８７に入力されるＰＬＬ駆動信号が増
幅器１１９０入力、及び、可変移相器８５．８７０入力
における信号を、それぞれ、スイッチ１１８及び１２２
を介して接地することによって開放される。次に、積分
増幅器９５の出力にあるスイッチ９６を利用して、周波
数ロックループがアンロックされ、開放される。次に、
ループの除数が、次の所望の設定に変更され、スイッチ
７１を閉じる（スイッチ７２は開いている）。その結果
、ライン３６上のＰＬＬ駆動信号がＶＣｏｌｌの周波数
制御コイル６９に結合されてＰＬＬがロックされる。い
ったんＰＬＬがロックされると、可変移相ネットワーク
８５．８７は、位相検出器２９の出力がゼロボルトにな
るようにＤＡＣ８９によって調整される。次に、スイッ
チ９６を閉じることによって、ＦＬＬが再接続され、ス
イッチ１１８及び１２２を開放して、ライン５８のＰＬ
Ｌ駆動信号経路が再接続される。次に、ライン３６のＰ
ＬＬ駆動信号経路によって形成されたＰＬＬが、スイッ
チ７１を開放して切シ離される。
以上詳述したように、本発明の実施に乃至（ニ）より、
〆品質周波数シンセサイザーが実現される。
〆品質周波数シンセサイザーが実現される。
ＰＬＬとＦＬＬの結合に乃至（ニ）より広帯域のＦＭ変
調が可能となる。
調が可能となる。
さらに、ＰＬＬのエラー信号が、ＦＬＬの可変位相ネッ
トワークに結合される構成によって、ＰＬＬのループ利
得を減少させることがなくなう、低位相ノイズの信号が
得られる。また、ＦＬＬの位相検波器において、オフセ
ットなしの動作が可能なので、感度及び線形性の優れた
ループが構成され、結果として、精密、低歪変調を可能
にしている。
トワークに結合される構成によって、ＰＬＬのループ利
得を減少させることがなくなう、低位相ノイズの信号が
得られる。また、ＦＬＬの位相検波器において、オフセ
ットなしの動作が可能なので、感度及び線形性の優れた
ループが構成され、結果として、精密、低歪変調を可能
にしている。
さらにまた、周波数設定の切シ換えも、ループ切シ換え
によって高速である。
によって高速である。
第１図は、本発明の原理に従う一実施例の周波数シンセ
サイザーの概念的ブロック図である。 第２図は、本発明の他の実施例の概念的ブロック図であ
る。 第３ａ図は本発明の一実施例で用いうる典型的な遅延線
弁別器の伝達関数を表示するグラフである。 第３ｂ図は、本発明の一実施例で用いうる遅延線弁別器
差動位相特性を表示するグラフである。 第４ａ図と第４ｂ図は、本発明の一実施例の施工を説明
するための詳細ブロック図である。 １０：遅延線弁別器 １１ ： ＶＣＯ １３：Ｎ分周ブロック １５：ＰＬＬ位相検出器 １７ ： ＰＬＬフィルタ １９ ： ＰＬＬ利得増幅器 ２１：マイクログロセソサー回路 ２３：電力分割器 ２４．２５．２６ ：電圧制御可変移相ネットワーク２
７：同軸遅延線 ２９：ＰＬＬ位相検出器 ３１：ＦＬＬフィルター ３３：積分増幅器 ３５：電力増幅器 ４０：位相ロックループ。 出願人 ヒユーレット・パノカード・カンパニ代理人
弁理士 長 谷 川 次 男Ｕ− ム 練
サイザーの概念的ブロック図である。 第２図は、本発明の他の実施例の概念的ブロック図であ
る。 第３ａ図は本発明の一実施例で用いうる典型的な遅延線
弁別器の伝達関数を表示するグラフである。 第３ｂ図は、本発明の一実施例で用いうる遅延線弁別器
差動位相特性を表示するグラフである。 第４ａ図と第４ｂ図は、本発明の一実施例の施工を説明
するための詳細ブロック図である。 １０：遅延線弁別器 １１ ： ＶＣＯ １３：Ｎ分周ブロック １５：ＰＬＬ位相検出器 １７ ： ＰＬＬフィルタ １９ ： ＰＬＬ利得増幅器 ２１：マイクログロセソサー回路 ２３：電力分割器 ２４．２５．２６ ：電圧制御可変移相ネットワーク２
７：同軸遅延線 ２９：ＰＬＬ位相検出器 ３１：ＦＬＬフィルター ３３：積分増幅器 ３５：電力増幅器 ４０：位相ロックループ。 出願人 ヒユーレット・パノカード・カンパニ代理人
弁理士 長 谷 川 次 男Ｕ− ム 練
Claims (1)
- 【特許請求の範囲】 １ 下記の（イ）乃至（ニ）より成る位相ロックループ
形の周波数シンセサイザー。 （イ）出力端子と周波数制御端子とを有する被制御発振
器手段。 該被制御発振器手段は前記周波数制御端子 に印加された周波数制御信号によって決定される周波数
を有する出力信号を前記出力端子に供給する。 （ロ）前記出力信号に応じて、前記周波数制御端子に帰
還信号を供給するための下記の（ｉ）乃至（ｉｉｉ）を
有する第１の帰還路。 （ｉ）出力ポートと第１、第２の入力ポートと、前記出
力信号を該第１、第２の入力ポ ートに結合するための第１の結合手段とを 有する第１の位相検出手段。 （ｉｉ）時間遅延τを有する時間遅延手段。該時間遅延
手段は、前記第１、第２の入力ポ ートの一方に結合された前記出力信号を遅 延するために接続される。 （ｉｉｉ）位相偏移制御端子を有する可変位相偏移手段
。該位相偏移手段は、前記第１、第 ２の入力ポートの一方に結合された前記出 力信号の位相偏移をおこなうために接続さ れる。 前記第１の位相検出手段は、前記出力ポ ートに第１のエラー信号を供給する。該第 １のエラー信号の大きさは、前記第１、第 ２の入力ポートに結合された前記信号間の 位相差に比例し、該第１のエラー信号は前 記周波数制御端子に供給される。 （ハ） 前記出力信号に応じて、前記周波数制御端子に
帰還信号を供給するための下記（ｉ）乃至（ｉｉ）を有
する第２の帰還路。 （ｉ）出力ポートＡと第３、第４の入力ポートを有する
第２の位相検出器。該第３の入 力ポートは前記出力端子に接続し前記被制 御発振器手段の出力周波数に依存した周波 数の信号を受信する。該第４の入力ポート は所定の周波数を有する基準信号を受信す る。 前記第２の位相検出器は前記出力ポート Ａに第２のエラー信号を供給する。該第２ のエラー信号の大きさは、前記第２の位相 検出器に結合される前記信号間の位相差に 比例する。 （ｉｉ）前記第２のエラー信号を、前記可変位相偏移手
段によって与えられる前記位相偏 移の大きさを制御するために、前記位相偏 移制御端子に結合させるための第２の結合 手段。 （ニ）前記被制御発振器手段の現在の出力周波数を表わ
す印加周波数選択信号に応答するコントローラ手段。 該コントローラ手段は、バイアス信号を前 記可変位相偏移手段に供給して該可変位相偏移手段の位
相偏移値を与える。 該位相偏移値により、前記被制御発振器手 段の前記現在の周波数が前記現在に選択された被制御発
振器手段の出力周波数に等しいとき、前記第１のエラー
信号の絶対値が最小値をとる。 ２ 前記第２の位相検出手段の前記出力ポートＡに接続
されて、前記出力信号の前記周波数を第１の所望周波数
から第２の所望周波数に変化させるとき、選択的に前記
第２のエラー信号を前記可変位相偏移手段の前記周波数
制御端子に結合そして非結合せしめるためのスイッチン
グ手段をさらに有する請求項１記載の周波数シンセサイ
ザー。 ａ 前記出力端子と前記第３の入力ポートとの間を接続
する分周器手段をさらに有して成る請求項１記載の周波
数シンセサイザー。 該分周器手段は、前記出力信号の周波数を選択可能な所
定の有理数で除した周波数に実質的に等しい周波数の信
号を前記第３の入力ポートに供給する。 ４ 前記被制御発振器手段がＹＩＧ同調発振器で、予備
同調信号を受信して該ＹＩＧ同調発振器を所望の周波数
に同調する同調コイルを有することを特徴とする請求項
３記載の周波数シンセサイザー。 ５ 前記最小値が実質的にゼロに等しい請求項１記載の
周波数シンセサイザー。
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