JPH06291645A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH06291645A JPH06291645A JP5094868A JP9486893A JPH06291645A JP H06291645 A JPH06291645 A JP H06291645A JP 5094868 A JP5094868 A JP 5094868A JP 9486893 A JP9486893 A JP 9486893A JP H06291645 A JPH06291645 A JP H06291645A
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- voltage
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Abstract
(57)【要約】
【目的】 位相同期ループと周波数同期ループを備える
周波数シンセサイザにおいて、周波数帯域の広帯域化を
図り、かつ周波数位相ループに障害が生じたような場合
でも最低限の動作を確保する。 【構成】 位相同期ループ１００は、電圧制御発振器１
と、基準発振器２と、基準発振器２と電圧制御発振器１
の各分周された出力位相を比較して電圧制御発振器１の
制御電圧を出力する位相比較器６とを備える。周波数同
期ループ２００は、遅延線８と、可変移相器９と、ミキ
サ１０とで構成されて電圧制御発振器１の周波数雑音成
分を復調して電圧制御発振器１の制御電圧とする遅延線
型の周波数比較器を備える。そして、可変移相器９を周
波数比較器の出力の直流分に基づいて移相量を制御し、
出力の直流分を低減させることで、周波数シンセサイザ
の広帯域化を実現する。
周波数シンセサイザにおいて、周波数帯域の広帯域化を
図り、かつ周波数位相ループに障害が生じたような場合
でも最低限の動作を確保する。 【構成】 位相同期ループ１００は、電圧制御発振器１
と、基準発振器２と、基準発振器２と電圧制御発振器１
の各分周された出力位相を比較して電圧制御発振器１の
制御電圧を出力する位相比較器６とを備える。周波数同
期ループ２００は、遅延線８と、可変移相器９と、ミキ
サ１０とで構成されて電圧制御発振器１の周波数雑音成
分を復調して電圧制御発振器１の制御電圧とする遅延線
型の周波数比較器を備える。そして、可変移相器９を周
波数比較器の出力の直流分に基づいて移相量を制御し、
出力の直流分を低減させることで、周波数シンセサイザ
の広帯域化を実現する。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザに関
し、特に広帯域の低雑音化を可能にした周波数シンセサ
イザに関する。
し、特に広帯域の低雑音化を可能にした周波数シンセサ
イザに関する。
【０００２】
【従来の技術】従来、周波数雑音を低雑音化を図った周
波数シンセサイザとして、図３のブロック図に示すよう
に、位相同期ループ（ＰＬＬ）と、周波数同期ループ
（ＦＬＬ）を有するものがある。同図において、ＰＬＬ
は、基準発振器２の出力をプログラマブルカウンタ４で
１／ｍに分周し、かつ電圧制御発振器１の出力をプログ
ラマブルカウンタ５で１／ｎに分周し、位相比較器６で
これら二つの入力の位相を比較して位相誤差を検出す
る。この位相比較器６からは位相誤差に比例した電圧が
出力され、ループ増幅器７に加えられる。ループ増幅器
７の出力は加算器３を介して制御電圧として電圧制御発
振器１に加えられ、電圧制御発振器１の出力の位相を位
相比較器６の位相誤差が減少する方向に制御する。した
がって、電圧制御発振器１の出力周波数は基準発振器２
の周波数のｎ／ｍ倍に制御され、かつその位相が同期さ
れる。
波数シンセサイザとして、図３のブロック図に示すよう
に、位相同期ループ（ＰＬＬ）と、周波数同期ループ
（ＦＬＬ）を有するものがある。同図において、ＰＬＬ
は、基準発振器２の出力をプログラマブルカウンタ４で
１／ｍに分周し、かつ電圧制御発振器１の出力をプログ
ラマブルカウンタ５で１／ｎに分周し、位相比較器６で
これら二つの入力の位相を比較して位相誤差を検出す
る。この位相比較器６からは位相誤差に比例した電圧が
出力され、ループ増幅器７に加えられる。ループ増幅器
７の出力は加算器３を介して制御電圧として電圧制御発
振器１に加えられ、電圧制御発振器１の出力の位相を位
相比較器６の位相誤差が減少する方向に制御する。した
がって、電圧制御発振器１の出力周波数は基準発振器２
の周波数のｎ／ｍ倍に制御され、かつその位相が同期さ
れる。
【０００３】一方、ＦＬＬは、前記電圧制御発振器１の
出力を遅延させる遅延線８と、同じく電圧制御発振器１
の出力の位相を調整し、遅延線８の出力との位相差をπ
／２に調整する移相器９’と、遅延線８の出力と位相器
９’の出力とを掛算するミキサ１０とで遅延線型の周波
数比較器を構成し、電圧制御発振器１の周波数雑音成分
を復調する。ミキサ１０の出力はハイパスフィルタ１２
で直流分が取除かれ、ループ増幅器１１で増幅される。
ループ増幅器１１の出力は加算器３を介して制御電圧と
して電圧制御発振器１に加えられ、電圧制御発振器１の
出力の周波数雑音成分が減少する方向に制御する。この
結果、この周波数シンセサイザでは、電圧制御発振器１
の出力は基準発振器２の周波数のｎ／ｍ倍に位相同期さ
れ、かつ周波数雑音成分も改善されて低雑音化が図られ
る。
出力を遅延させる遅延線８と、同じく電圧制御発振器１
の出力の位相を調整し、遅延線８の出力との位相差をπ
／２に調整する移相器９’と、遅延線８の出力と位相器
９’の出力とを掛算するミキサ１０とで遅延線型の周波
数比較器を構成し、電圧制御発振器１の周波数雑音成分
を復調する。ミキサ１０の出力はハイパスフィルタ１２
で直流分が取除かれ、ループ増幅器１１で増幅される。
ループ増幅器１１の出力は加算器３を介して制御電圧と
して電圧制御発振器１に加えられ、電圧制御発振器１の
出力の周波数雑音成分が減少する方向に制御する。この
結果、この周波数シンセサイザでは、電圧制御発振器１
の出力は基準発振器２の周波数のｎ／ｍ倍に位相同期さ
れ、かつ周波数雑音成分も改善されて低雑音化が図られ
る。
【０００４】
【発明が解決しようとする課題】上述した従来の周波数
シンセサイザは、ＦＦＬに用いられる移相器の移相量が
予め設定される固定型であるため、ＦＦＬとして動作す
る周波数帯域が非常に狭いものとなっている。したがっ
て、例えば送受信周波数を切替えて送受信を行う送受信
機にこのような周波数シンセサイザを用いる場合には、
送受信周波数の帯域幅に制約を受けるという問題が生じ
る。また広帯域に使用したい場合は、使用周波数毎に移
相器を調整して移相量を変化させる必要があり、前記し
たような送受信機に適用することは実際上は困難であ
る。
シンセサイザは、ＦＦＬに用いられる移相器の移相量が
予め設定される固定型であるため、ＦＦＬとして動作す
る周波数帯域が非常に狭いものとなっている。したがっ
て、例えば送受信周波数を切替えて送受信を行う送受信
機にこのような周波数シンセサイザを用いる場合には、
送受信周波数の帯域幅に制約を受けるという問題が生じ
る。また広帯域に使用したい場合は、使用周波数毎に移
相器を調整して移相量を変化させる必要があり、前記し
たような送受信機に適用することは実際上は困難であ
る。
【０００５】このようなことから、移相器の移相量を変
化させることで広帯域化を図ったものが提案されてい
る。例えば、特開平２−１８０４３０号公報や特開平２
−１８０４３１号公報には、遅延線と並列に接続した移
相器を可変移相器で構成し、この移相器の移相量をＰＬ
Ｌの電圧制御発振器の制御電圧に相当する電圧で制御し
て変化させることで、ＦＦＬとして動作する周波数帯域
を広げるようにしたものが開示されている。しかしなが
ら、これら公報に記載されているものは、ＰＬＬで得ら
れた制御電圧で可変移相器を制御してＦＬＬを動作さ
せ、そのＦＬＬの出力でＰＬＬを制御する回路構成であ
るため、例えば、ＦＬＬの回路の一部に障害が生じたと
きにはＰＬＬの正常な動作が阻害され、周波数シンセサ
イザとして機能しなくなるおそれがある。本発明の目的
は、周波数帯域の広帯域化を図るとともに、ＦＬＬに障
害が生じたような場合でも最低限の動作を確保した周波
数シンセサイザを提供することにある。
化させることで広帯域化を図ったものが提案されてい
る。例えば、特開平２−１８０４３０号公報や特開平２
−１８０４３１号公報には、遅延線と並列に接続した移
相器を可変移相器で構成し、この移相器の移相量をＰＬ
Ｌの電圧制御発振器の制御電圧に相当する電圧で制御し
て変化させることで、ＦＦＬとして動作する周波数帯域
を広げるようにしたものが開示されている。しかしなが
ら、これら公報に記載されているものは、ＰＬＬで得ら
れた制御電圧で可変移相器を制御してＦＬＬを動作さ
せ、そのＦＬＬの出力でＰＬＬを制御する回路構成であ
るため、例えば、ＦＬＬの回路の一部に障害が生じたと
きにはＰＬＬの正常な動作が阻害され、周波数シンセサ
イザとして機能しなくなるおそれがある。本発明の目的
は、周波数帯域の広帯域化を図るとともに、ＦＬＬに障
害が生じたような場合でも最低限の動作を確保した周波
数シンセサイザを提供することにある。
【０００６】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、ＰＬＬとＦＬＬとで構成され、ＰＬＬは、基準
発振器と、電圧制御発振器と、基準発振器と電圧制御発
振器の出力位相を比較して電圧制御発振器の制御電圧を
出力する位相比較器とを備え、ＦＬＬは、電圧制御発振
器の周波数雑音成分を復調して電圧制御発振器の制御電
圧とする遅延線型の周波数比較器を備え、この遅延線型
の周波数比較器は、電圧制御発振器の出力に接続される
遅延線と、これに並列接続された可変移相器と、遅延線
と可変移相器の出力を掛算するミキサとで構成され、こ
の可変移相器は前記ミキサの出力に基づいて移相量が制
御されるように構成する。例えば、本発明の周波数シン
セサイザは、基準発振器と、制御電圧信号によって発振
周波数が制御される電圧制御発振器と、この電圧制御発
振器の出力周波数を１／ｎに分周するプログラマブルカ
ウンタと、基準発振器の出力を１／ｍに分周するプログ
ラマブルカウンタと、各プログラマブルカウンタの出力
の位相比較を行う位相比較器と、この位相比較器の出力
を増幅する第１のループ増幅器と、電圧制御発振器の出
力を遅延させる遅延線と、制御信号によって電圧制御発
振器の出力の位相を可変する可変移相器と、遅延線の出
力と可変移相器の出力とを掛算するミキサと、ミキサの
出力の一部をろ波するハイパスフィルタと、ミキサの出
力の他の一部をろ波するローパスフィルタと、ハイパス
フィルタの出力を増幅する第２のループ増幅器と、第１
のループ増幅器と第２のループ増幅器とを加算して電圧
制御発振器の制御電圧信号を出力する加算器と、ローパ
スフィルタの出力を増幅して可変移相器の制御信号を出
力する第３のループ増幅器とを備える。
イザは、ＰＬＬとＦＬＬとで構成され、ＰＬＬは、基準
発振器と、電圧制御発振器と、基準発振器と電圧制御発
振器の出力位相を比較して電圧制御発振器の制御電圧を
出力する位相比較器とを備え、ＦＬＬは、電圧制御発振
器の周波数雑音成分を復調して電圧制御発振器の制御電
圧とする遅延線型の周波数比較器を備え、この遅延線型
の周波数比較器は、電圧制御発振器の出力に接続される
遅延線と、これに並列接続された可変移相器と、遅延線
と可変移相器の出力を掛算するミキサとで構成され、こ
の可変移相器は前記ミキサの出力に基づいて移相量が制
御されるように構成する。例えば、本発明の周波数シン
セサイザは、基準発振器と、制御電圧信号によって発振
周波数が制御される電圧制御発振器と、この電圧制御発
振器の出力周波数を１／ｎに分周するプログラマブルカ
ウンタと、基準発振器の出力を１／ｍに分周するプログ
ラマブルカウンタと、各プログラマブルカウンタの出力
の位相比較を行う位相比較器と、この位相比較器の出力
を増幅する第１のループ増幅器と、電圧制御発振器の出
力を遅延させる遅延線と、制御信号によって電圧制御発
振器の出力の位相を可変する可変移相器と、遅延線の出
力と可変移相器の出力とを掛算するミキサと、ミキサの
出力の一部をろ波するハイパスフィルタと、ミキサの出
力の他の一部をろ波するローパスフィルタと、ハイパス
フィルタの出力を増幅する第２のループ増幅器と、第１
のループ増幅器と第２のループ増幅器とを加算して電圧
制御発振器の制御電圧信号を出力する加算器と、ローパ
スフィルタの出力を増幅して可変移相器の制御信号を出
力する第３のループ増幅器とを備える。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の基本概念を示すブロック構成図であ
り、１は電圧制御発振器、２は基準発振器、１００はこ
の電圧制御発振器１と基準発振器２の各出力を適宜に分
周した出力周波数に基づいて位相同期動作を行うＰＬ
Ｌ、２００は前記電圧制御発振器１に対して周波数同期
動作を行うＦＬＬであり、ＰＬＬ１００とＦＬＬ２００
の各出力を加算器３で加算して電圧制御発振器１の制御
電圧信号とする。また、ＦＬＬ２００には遅延線型の周
波数比較器２０１が設けられ、この周波数比較器２０１
に設けられる移相手段を可変移相手段２０２として構成
し、周波数比較器２０１からの出力の直流分をローパス
フィルタ手段２０３で検出し、この直流分に基づいて可
変移相手段２０２における移相量を変化させ、周波数比
較器２０１からの出力の直流分が最小或いは零になるよ
うな制御を行う構成としている。
る。図１は本発明の基本概念を示すブロック構成図であ
り、１は電圧制御発振器、２は基準発振器、１００はこ
の電圧制御発振器１と基準発振器２の各出力を適宜に分
周した出力周波数に基づいて位相同期動作を行うＰＬ
Ｌ、２００は前記電圧制御発振器１に対して周波数同期
動作を行うＦＬＬであり、ＰＬＬ１００とＦＬＬ２００
の各出力を加算器３で加算して電圧制御発振器１の制御
電圧信号とする。また、ＦＬＬ２００には遅延線型の周
波数比較器２０１が設けられ、この周波数比較器２０１
に設けられる移相手段を可変移相手段２０２として構成
し、周波数比較器２０１からの出力の直流分をローパス
フィルタ手段２０３で検出し、この直流分に基づいて可
変移相手段２０２における移相量を変化させ、周波数比
較器２０１からの出力の直流分が最小或いは零になるよ
うな制御を行う構成としている。
【０００８】図２は本発明の一実施例のブロック図であ
り、１は電圧制御発振器、２は基準発振器、１００はＰ
ＬＬ、２００はＦＬＬである。ＰＬＬ１００は図３に示
した従来構成と同じ構成であり、基準発振器２の出力を
プログラマブルカウンタ４で１／ｍに分周し、かつ電圧
制御発振器１の出力をプログラマブルカウンタ５で１／
ｎに分周し、位相比較器６でこれら二つの入力の位相を
比較して位相誤差を検出する。この位相比較器６からは
位相誤差に比例した電圧が出力され、ループ増幅器７に
加えられる。ループ増幅器７の出力は加算器３を介して
制御電圧として電圧制御発振器１に加えられ、電圧制御
発振器１の出力の位相を位相比較器６の位相誤差が減少
する方向に制御する。
り、１は電圧制御発振器、２は基準発振器、１００はＰ
ＬＬ、２００はＦＬＬである。ＰＬＬ１００は図３に示
した従来構成と同じ構成であり、基準発振器２の出力を
プログラマブルカウンタ４で１／ｍに分周し、かつ電圧
制御発振器１の出力をプログラマブルカウンタ５で１／
ｎに分周し、位相比較器６でこれら二つの入力の位相を
比較して位相誤差を検出する。この位相比較器６からは
位相誤差に比例した電圧が出力され、ループ増幅器７に
加えられる。ループ増幅器７の出力は加算器３を介して
制御電圧として電圧制御発振器１に加えられ、電圧制御
発振器１の出力の位相を位相比較器６の位相誤差が減少
する方向に制御する。
【０００９】一方、ＦＬＬ２００は、図３に示した従来
構成と同一部分には同一符号を付してあるが、電圧制御
発振器１の出力を遅延させる遅延線８と並列に接続さ
れ、後段のミキサ１０とで遅延線型の周波数比較器を構
成する移相器として可変移相器９を設けている。この可
変移相器９は制御端に入力される電圧に応じて移相量を
変化させ、電圧制御発振器１の出力の位相を任意に変化
させるように構成される。そして、遅延線８の出力と可
変移相器９の出力が入力されるミキサ１０の出力の一部
は、ハイパスフィルタ１２で直流分が取除かれ、ループ
増幅器１１で増幅された上で、前記ＰＬＬの制御電圧が
入力される加算器３を介して制御電圧として電圧制御発
振器１に加えられる。また、ミキサ１０の出力の他の一
部は、ローパスフィルタ１３で直流分のみが通過され、
ループ増幅器１４で増幅された上で、前記可変移相器９
の制御端に入力される。
構成と同一部分には同一符号を付してあるが、電圧制御
発振器１の出力を遅延させる遅延線８と並列に接続さ
れ、後段のミキサ１０とで遅延線型の周波数比較器を構
成する移相器として可変移相器９を設けている。この可
変移相器９は制御端に入力される電圧に応じて移相量を
変化させ、電圧制御発振器１の出力の位相を任意に変化
させるように構成される。そして、遅延線８の出力と可
変移相器９の出力が入力されるミキサ１０の出力の一部
は、ハイパスフィルタ１２で直流分が取除かれ、ループ
増幅器１１で増幅された上で、前記ＰＬＬの制御電圧が
入力される加算器３を介して制御電圧として電圧制御発
振器１に加えられる。また、ミキサ１０の出力の他の一
部は、ローパスフィルタ１３で直流分のみが通過され、
ループ増幅器１４で増幅された上で、前記可変移相器９
の制御端に入力される。
【００１０】この構成の周波数シンセサイザでは、ＰＬ
Ｌ１００においては、これまでと同様に、１／ｍに分周
された基準発振器２の出力と、１／ｎに分周された電圧
制御発振器１の出力を位相比較器６で位相比較し、得ら
れた位相誤差電圧をループ増幅器７及び加算器３を介し
て制御電圧として電圧制御発振器１に加えることによ
り、電圧制御発振器１の出力は位相比較器６の位相誤差
が減少する方向に位相制御され、これにより、電圧制御
発振器１の出力周波数は基準発振器２の周波数のｎ／ｍ
倍に制御され、かつその位相が同期される。
Ｌ１００においては、これまでと同様に、１／ｍに分周
された基準発振器２の出力と、１／ｎに分周された電圧
制御発振器１の出力を位相比較器６で位相比較し、得ら
れた位相誤差電圧をループ増幅器７及び加算器３を介し
て制御電圧として電圧制御発振器１に加えることによ
り、電圧制御発振器１の出力は位相比較器６の位相誤差
が減少する方向に位相制御され、これにより、電圧制御
発振器１の出力周波数は基準発振器２の周波数のｎ／ｍ
倍に制御され、かつその位相が同期される。
【００１１】一方、ＦＬＬ２００においては、電圧制御
発振器１の出力の一部は遅延線８で遅延されてミキサ１
０の一方の入力端に入力される。また、電圧制御発振器
１の出力の他の一部は可変移相器９において位相制御さ
れ、ミキサ１０の他方の入力端に入力される。このと
き、ミキサ１０の各入力端では各出力周波数の位相差が
π／２に調整されるように、即ち直流分が最小或いは零
となるように可変移相器９が制御されるため、各出力周
波数がミキサ１０で掛算されると、即ち直交検波される
とミキサ１０の出力の直流分はミキサ１０の入力位相差
に比例する。このため、この直流分をループ増幅器１４
で増幅し、可変移相器９の制御信号として使用すれば、
可変移相器９をフィードバック制御してミキサ１０の入
力端における位相差を常にπ／２に制御することができ
る。なお、ミキサ１０の出力はハイパスフィルタ１２で
直流分が取除かれ、ループ増幅器１１で増幅され、更に
加算器３を介して制御電圧として電圧制御発振器１に加
えられ、電圧制御発振器１の出力の周波数雑音成分が減
少する方向に制御することは言うまでもない。
発振器１の出力の一部は遅延線８で遅延されてミキサ１
０の一方の入力端に入力される。また、電圧制御発振器
１の出力の他の一部は可変移相器９において位相制御さ
れ、ミキサ１０の他方の入力端に入力される。このと
き、ミキサ１０の各入力端では各出力周波数の位相差が
π／２に調整されるように、即ち直流分が最小或いは零
となるように可変移相器９が制御されるため、各出力周
波数がミキサ１０で掛算されると、即ち直交検波される
とミキサ１０の出力の直流分はミキサ１０の入力位相差
に比例する。このため、この直流分をループ増幅器１４
で増幅し、可変移相器９の制御信号として使用すれば、
可変移相器９をフィードバック制御してミキサ１０の入
力端における位相差を常にπ／２に制御することができ
る。なお、ミキサ１０の出力はハイパスフィルタ１２で
直流分が取除かれ、ループ増幅器１１で増幅され、更に
加算器３を介して制御電圧として電圧制御発振器１に加
えられ、電圧制御発振器１の出力の周波数雑音成分が減
少する方向に制御することは言うまでもない。
【００１２】したがって、遅延線８と可変移相器９とミ
キサ１０で構成される遅延線型周波数比較器が周波数比
較動作するための必要条件であるミキサ入力の直交条件
が、周波数によらず、また遅延線の遅延量の変動或いは
バラツキ等によらず満たされるため、広帯域でかつ安定
な周波数比較器となる。また、この周波数シンセサイザ
では、ＰＬＬとＦＬＬとは独立した構成とされているた
め、例えばＦＬＬの一部に障害が生じた場合には、ＦＬ
Ｌによる周波数雑音の低雑音化は劣化されるが、ＰＬＬ
の動作は継続されるため位相同期した出力周波数が確保
できる。なお、前記実施例では、ＰＬＬにおいて、基準
発振器２の出力をプログラマブルカウンタ４で１／ｍに
分周し、電圧制御発振器１の出力をプログラマブルカウ
ンタ５で１／ｎに分周しているが、一方のカウンタを省
略してもよいことは言うまでもない。
キサ１０で構成される遅延線型周波数比較器が周波数比
較動作するための必要条件であるミキサ入力の直交条件
が、周波数によらず、また遅延線の遅延量の変動或いは
バラツキ等によらず満たされるため、広帯域でかつ安定
な周波数比較器となる。また、この周波数シンセサイザ
では、ＰＬＬとＦＬＬとは独立した構成とされているた
め、例えばＦＬＬの一部に障害が生じた場合には、ＦＬ
Ｌによる周波数雑音の低雑音化は劣化されるが、ＰＬＬ
の動作は継続されるため位相同期した出力周波数が確保
できる。なお、前記実施例では、ＰＬＬにおいて、基準
発振器２の出力をプログラマブルカウンタ４で１／ｍに
分周し、電圧制御発振器１の出力をプログラマブルカウ
ンタ５で１／ｎに分周しているが、一方のカウンタを省
略してもよいことは言うまでもない。
【００１３】
【発明の効果】以上説明したように本発明は、ＰＬＬと
ＦＬＬで構成される周波数シンセサイザにおいて、ＦＬ
Ｌに設けられる周波数比較器の移相器を可変移相器で構
成し、この可変移相器における移相量を周波数比較器の
出力の直流分により制御する構成としているので、ＦＬ
Ｌの広帯域化を実現し、周波数シンセサイザの周波数帯
域を安定かつ広帯域にすることができる効果がある。し
たがって、この周波数シンセサイザを送受信周波数の切
替型の送受信機の周波数変換部に使用すれば、従来より
も広帯域な送受信を可能にした送受信機を構成すること
が可能となる。また、本発明の周波数シンセサイザは、
電圧制御発振器に対してＰＬＬとＦＬＬとは独立した構
成とされているため、ＦＬＬの一部に障害が生じた場合
にも、周波数雑音の低雑音化は劣化されるが、周波数シ
ンセサイザの動作に障害が生じることはない。
ＦＬＬで構成される周波数シンセサイザにおいて、ＦＬ
Ｌに設けられる周波数比較器の移相器を可変移相器で構
成し、この可変移相器における移相量を周波数比較器の
出力の直流分により制御する構成としているので、ＦＬ
Ｌの広帯域化を実現し、周波数シンセサイザの周波数帯
域を安定かつ広帯域にすることができる効果がある。し
たがって、この周波数シンセサイザを送受信周波数の切
替型の送受信機の周波数変換部に使用すれば、従来より
も広帯域な送受信を可能にした送受信機を構成すること
が可能となる。また、本発明の周波数シンセサイザは、
電圧制御発振器に対してＰＬＬとＦＬＬとは独立した構
成とされているため、ＦＬＬの一部に障害が生じた場合
にも、周波数雑音の低雑音化は劣化されるが、周波数シ
ンセサイザの動作に障害が生じることはない。
【図１】本発明の周波数シンセサイザの概念構成を示す
ブロック構成図である。
ブロック構成図である。
【図２】本発明の周波数シンセサイザの一実施例のブロ
ック回路図である。
ック回路図である。
【図３】従来の周波数シンセサイザの一例のブロック回
路図である。
路図である。
１ 電圧制御発振器 ２ 基準発振器 ３ 加算器 ６ 位相比較器 ８ 遅延線 ９ 可変移相器 １０ ミキサ １２ ハイパスフィルタ １３ ローパスフィルタ １００ ＰＬＬ ２００ ＦＬＬ
Claims (2)
- 【請求項１】 位相同期ループと周波数同期ループとで
構成され、前記位相同期ループは、基準発振器と、電圧
制御発振器と、前記基準発振器と電圧制御発振器の出力
位相を比較して前記電圧制御発振器の制御電圧を出力す
る位相比較器とを備え、前記周波数同期ループは、前記
電圧制御発振器の周波数雑音成分を復調して前記電圧制
御発振器の制御電圧とする遅延線型の周波数比較器を備
え、前記遅延線型の周波数比較器は、電圧制御発振器の
出力に接続される遅延線と、これに並列接続された可変
移相器と、前記遅延線と可変移相器の出力を掛算するミ
キサとで構成され、前記可変移相器は前記ミキサの出力
に基づいて移相量が制御されるように構成したことを特
徴とする周波数シンセサイザ。 - 【請求項２】 基準発振器と、制御電圧信号によって発
振周波数が制御される電圧制御発振器と、この電圧制御
発振器の出力周波数を１／ｎに分周するプログラマブル
カウンタと、前記基準発振器の出力を１／ｍに分周する
プログラマブルカウンタと、前記各プログラマブルカウ
ンタの出力の位相比較を行う位相比較器と、この位相比
較器の出力を増幅する第１のループ増幅器と、前記電圧
制御発振器の出力を遅延させる遅延線と、制御信号によ
って電圧制御発振器の出力の位相を可変する可変移相器
と、前記遅延線の出力と可変移相器の出力とを掛算する
ミキサと、ミキサの出力の一部をろ波するハイパスフィ
ルタと、ミキサの出力の他の一部をろ波するローパスフ
ィルタと、前記ハイパスフィルタの出力を増幅する第２
のループ増幅器と、前記第１のループ増幅器と第２のル
ープ増幅器とを加算して前記電圧制御発振器の制御電圧
信号を出力する加算器と、前記ローパスフィルタの出力
を増幅して前記可変移相器の制御信号を出力する第３の
ループ増幅器とを備えることを特徴とする周波数シンセ
サイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094868A JPH06291645A (ja) | 1993-03-31 | 1993-03-31 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5094868A JPH06291645A (ja) | 1993-03-31 | 1993-03-31 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291645A true JPH06291645A (ja) | 1994-10-18 |
Family
ID=14122032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5094868A Pending JPH06291645A (ja) | 1993-03-31 | 1993-03-31 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008154231A (ja) * | 2006-12-13 | 2008-07-03 | Advantest Corp | 発振回路、ｐｌｌ回路、半導体チップ、および、試験装置 |
| JP2015133751A (ja) * | 2015-03-19 | 2015-07-23 | アンリツ株式会社 | マイクロ波信号発生器およびその周波数制御方法 |
| WO2021011955A1 (en) * | 2019-07-12 | 2021-01-21 | Sanjole Inc. | System and method for correcting phase noise in a communication system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4321706A (en) * | 1980-07-14 | 1982-03-23 | John Fluke Mfg. Co., Inc. | Frequency modulated phase-locked loop signal source |
| US4336505A (en) * | 1980-07-14 | 1982-06-22 | John Fluke Mfg. Co., Inc. | Controlled frequency signal source apparatus including a feedback path for the reduction of phase noise |
| JPH03140030A (ja) * | 1989-10-26 | 1991-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 低雑音発振回路 |
-
1993
- 1993-03-31 JP JP5094868A patent/JPH06291645A/ja active Pending
Patent Citations (3)
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