JP3161970B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、その位相ロックル
ープ（ＰＬＬ）が遅延検波器を備える周波数シンセサイ
ザに関する。
ープ（ＰＬＬ）が遅延検波器を備える周波数シンセサイ
ザに関する。
【０００２】
【従来の技術及びその問題点】周波数シンセサイザは、
通信機器における局部発振等に使用される可変周波数発
振器であり、他種の発振器に比べ安定でかつその発振周
波数及び位相が正確であるという特性を有している。周
波数シンセサイザは、一般に、ＰＬＬを利用して実現さ
れる。ＰＬＬは、外部から与えられる基準信号に対しそ
の周波数及び位相が同期した（ロックされた）信号を発
振する回路である。ＰＬＬを構成するには、少なくと
も、その発振周波数を制御可能な可制御発振手段、可制
御発振手段の発振出力と基準信号の位相誤差を検出する
位相差検出手段、及び位相差検出手段の出力を可制御発
振手段の制御入力に帰還する帰還ループが、必要であ
る。
通信機器における局部発振等に使用される可変周波数発
振器であり、他種の発振器に比べ安定でかつその発振周
波数及び位相が正確であるという特性を有している。周
波数シンセサイザは、一般に、ＰＬＬを利用して実現さ
れる。ＰＬＬは、外部から与えられる基準信号に対しそ
の周波数及び位相が同期した（ロックされた）信号を発
振する回路である。ＰＬＬを構成するには、少なくと
も、その発振周波数を制御可能な可制御発振手段、可制
御発振手段の発振出力と基準信号の位相誤差を検出する
位相差検出手段、及び位相差検出手段の出力を可制御発
振手段の制御入力に帰還する帰還ループが、必要であ
る。
【０００３】可制御発振手段及び位相差検出手段として
は、一般に、電圧制御発振器（ＶＣＯ）及び位相比較器
が用いられる。ＶＣＯは印加される制御電圧に応じた周
波数で発振する発振器であり、ＰＬＬにおいては位相比
較器の出力が制御電圧としてＶＣＯに供給されこれに応
じＶＣＯが発振出力を生成する。位相比較器は複数種類
の信号の位相を比較しその差を検出する機能を有してお
り、ＰＬＬにおいては、外部から与えられる基準信号
と、帰還ループを介して与えられるＶＣＯの発振出力と
を、位相比較するのに使用される。ＰＬＬにおいては、
位相比較器の出力に基づきＶＣＯの発振出力を制御する
ことにより、ＶＣＯの発振出力の周波数及び位相を、基
準信号の周波数及び位相と同期させる。
は、一般に、電圧制御発振器（ＶＣＯ）及び位相比較器
が用いられる。ＶＣＯは印加される制御電圧に応じた周
波数で発振する発振器であり、ＰＬＬにおいては位相比
較器の出力が制御電圧としてＶＣＯに供給されこれに応
じＶＣＯが発振出力を生成する。位相比較器は複数種類
の信号の位相を比較しその差を検出する機能を有してお
り、ＰＬＬにおいては、外部から与えられる基準信号
と、帰還ループを介して与えられるＶＣＯの発振出力と
を、位相比較するのに使用される。ＰＬＬにおいては、
位相比較器の出力に基づきＶＣＯの発振出力を制御する
ことにより、ＶＣＯの発振出力の周波数及び位相を、基
準信号の周波数及び位相と同期させる。
【０００４】ＰＬＬは、これらの他に、ループフィル
タ、ＶＣＯ出力分周用の分周器（以下比較分周器と呼
ぶ）、基準信号分周用の分周器（以下基準分周器と呼
ぶ）等を備えることが多い。これらのうちループフィル
タは、上述の帰還ループによって生じる不安定性を除去
乃至低減する手段（例えば所定の時定数を有する低域通
過フィルタ（ＬＰＦ））であり、一般に、位相比較器の
出力とＶＣＯの制御入力との間に設けられる。また、比
較分周器は位相比較器への入力に先立ちＶＣＯの発振出
力を分周し、基準分周器は位相比較器への入力に先立ち
基準信号を分周する。これらの分周器を用いることによ
り、要求される発振周波数の如何にかかわらず、また供
給される基準信号周波数の如何にかかわらず、ＰＬＬを
比較的低周波帯域で動作させることができ、消費電力や
コストを抑制できる。更に、基準信号周波数の切換のみ
ならずこれら分周器の分周比の切換によっても、発振周
波数を切り換えられる。
タ、ＶＣＯ出力分周用の分周器（以下比較分周器と呼
ぶ）、基準信号分周用の分周器（以下基準分周器と呼
ぶ）等を備えることが多い。これらのうちループフィル
タは、上述の帰還ループによって生じる不安定性を除去
乃至低減する手段（例えば所定の時定数を有する低域通
過フィルタ（ＬＰＦ））であり、一般に、位相比較器の
出力とＶＣＯの制御入力との間に設けられる。また、比
較分周器は位相比較器への入力に先立ちＶＣＯの発振出
力を分周し、基準分周器は位相比較器への入力に先立ち
基準信号を分周する。これらの分周器を用いることによ
り、要求される発振周波数の如何にかかわらず、また供
給される基準信号周波数の如何にかかわらず、ＰＬＬを
比較的低周波帯域で動作させることができ、消費電力や
コストを抑制できる。更に、基準信号周波数の切換のみ
ならずこれら分周器の分周比の切換によっても、発振周
波数を切り換えられる。
【０００５】ＰＬＬを用いた周波数シンセサイザには、
前述のように、正確かつ安定な発振という特性がある。
そのため、当業界においては、これまで、ＰＬＬの使
用方法の工夫による低雑音高分解能周波数シンセサイザ
の実現や、そのためのＰＬＬ自体の改良が、追及され
てきた。の代表は、複数のＰＬＬを縦続使用するもの
である。例えば、第１のＰＬＬにて比較的低周波の発振
出力を生成しこれを第２のＰＬＬに基準信号として供給
する。更に、第１のＰＬＬにて使用した基準信号と同じ
又は同期した信号を基準信号として用い、第３及び第４
のＰＬＬを動作させる。第２及び第４のＰＬＬについて
は、そのＶＣＯ出力を位相比較器に帰還するループの上
に、ミキサを設けておく。そして、第３のＰＬＬの発振
出力を第２のＰＬＬのミキサに、第２のＰＬＬの発振出
力を第４のＰＬＬのミキサに、それぞれ逓倍器等を介し
て供給する。この結果第４のＰＬＬから得られる発振出
力は、低雑音高分解能となる。反面、この構成は、多数
のＰＬＬを使用するため回路規模が大きいこと、低雑音
の（即ち構成が複雑な）ＶＣＯを用いねばならないため
消費電力が大きいこと等の問題点を有している。
前述のように、正確かつ安定な発振という特性がある。
そのため、当業界においては、これまで、ＰＬＬの使
用方法の工夫による低雑音高分解能周波数シンセサイザ
の実現や、そのためのＰＬＬ自体の改良が、追及され
てきた。の代表は、複数のＰＬＬを縦続使用するもの
である。例えば、第１のＰＬＬにて比較的低周波の発振
出力を生成しこれを第２のＰＬＬに基準信号として供給
する。更に、第１のＰＬＬにて使用した基準信号と同じ
又は同期した信号を基準信号として用い、第３及び第４
のＰＬＬを動作させる。第２及び第４のＰＬＬについて
は、そのＶＣＯ出力を位相比較器に帰還するループの上
に、ミキサを設けておく。そして、第３のＰＬＬの発振
出力を第２のＰＬＬのミキサに、第２のＰＬＬの発振出
力を第４のＰＬＬのミキサに、それぞれ逓倍器等を介し
て供給する。この結果第４のＰＬＬから得られる発振出
力は、低雑音高分解能となる。反面、この構成は、多数
のＰＬＬを使用するため回路規模が大きいこと、低雑音
の（即ち構成が複雑な）ＶＣＯを用いねばならないため
消費電力が大きいこと等の問題点を有している。
【０００６】上述の即ちＰＬＬ自体の改良としては、
第１に、本願出願人が特開昭６３−２６５８９号、特開
平３−１３５１１２号等にて提案したスリップ位相制御
ＰＬＬがある。この種のＰＬＬの特徴の一つは、位相比
較器にて発生する位相スリップを、比較分周器に内蔵さ
れるカウンタ等の出力を利用しループフィルタにて補償
することにより、位相スリップが原因で発生する発振位
相誤差（位相雑音）を防止することにある。従って、周
波数シンセサイザを構成するに際してこのスリップ位相
制御ＰＬＬを採用することにより、多数のＰＬＬを縦続
使用することなしに、より低雑音の周波数シンセサイザ
を実現できる。しかしながら、この種のＰＬＬによって
も、ＶＣＯ自体が発生させる位相雑音のうちループ帯域
外の位相雑音は除去できないため、さらに高い搬送波対
雑音比（Ｃ／Ｎ比）を実現するには、ＶＣＯ自体のＱが
高くなくてはならない。
第１に、本願出願人が特開昭６３−２６５８９号、特開
平３−１３５１１２号等にて提案したスリップ位相制御
ＰＬＬがある。この種のＰＬＬの特徴の一つは、位相比
較器にて発生する位相スリップを、比較分周器に内蔵さ
れるカウンタ等の出力を利用しループフィルタにて補償
することにより、位相スリップが原因で発生する発振位
相誤差（位相雑音）を防止することにある。従って、周
波数シンセサイザを構成するに際してこのスリップ位相
制御ＰＬＬを採用することにより、多数のＰＬＬを縦続
使用することなしに、より低雑音の周波数シンセサイザ
を実現できる。しかしながら、この種のＰＬＬによって
も、ＶＣＯ自体が発生させる位相雑音のうちループ帯域
外の位相雑音は除去できないため、さらに高い搬送波対
雑音比（Ｃ／Ｎ比）を実現するには、ＶＣＯ自体のＱが
高くなくてはならない。
【０００７】上述のとしては、第２に、特開平３−１
４００３０号にて提案されているように、ＶＣＯの発振
出力を遅延検波することにより位相雑音を検出するＰＬ
Ｌがある。このＰＬＬでは、ＶＣＯ出力を遅延器にて遅
延させて得られた信号と、ＶＣＯ出力を可変遅延器にて
遅延させて得られた信号とを双平衡ミキサ（ＤＢＭ）等
により混合し、その結果得られた信号即ち遅延検波出力
をループフィルタを介してＶＣＯの制御入力に供給して
いる。このＰＬＬによれば、様々な帯域又は原因の位相
雑音を遅延検波にて一括してかつ正確に検出できるた
め、ＶＣＯとして高ＱのＶＣＯを用いる必要がなくな
る。反面、遅延器出力と可変遅延器出力との混合により
位相雑音すなわちＶＣＯ出力位相の制御誤差を検出する
には、原理上、遅延器における遅延量と可変遅延器にお
ける遅延量の差が、常に、π／２の奇数倍の位相に相当
する時間（最適時間）でなくてはならない。可変遅延器
における遅延量を周囲温度の変化や経年変化によらず常
に最適時間に維持するため、このＰＬＬでは、遅延検波
の結果を可変遅延器に帰還しなければならずそのための
ループが必要になる。更に、可変遅延器を実現するため
可変容量ダイオード等の電圧制御型素子が必要であり、
またこの種の素子は一般に集積回路化に不向きである。
従って、この種のＰＬＬあるいはこれを用いた周波数シ
ンセサイザは、集積化・小形化に適していない。
４００３０号にて提案されているように、ＶＣＯの発振
出力を遅延検波することにより位相雑音を検出するＰＬ
Ｌがある。このＰＬＬでは、ＶＣＯ出力を遅延器にて遅
延させて得られた信号と、ＶＣＯ出力を可変遅延器にて
遅延させて得られた信号とを双平衡ミキサ（ＤＢＭ）等
により混合し、その結果得られた信号即ち遅延検波出力
をループフィルタを介してＶＣＯの制御入力に供給して
いる。このＰＬＬによれば、様々な帯域又は原因の位相
雑音を遅延検波にて一括してかつ正確に検出できるた
め、ＶＣＯとして高ＱのＶＣＯを用いる必要がなくな
る。反面、遅延器出力と可変遅延器出力との混合により
位相雑音すなわちＶＣＯ出力位相の制御誤差を検出する
には、原理上、遅延器における遅延量と可変遅延器にお
ける遅延量の差が、常に、π／２の奇数倍の位相に相当
する時間（最適時間）でなくてはならない。可変遅延器
における遅延量を周囲温度の変化や経年変化によらず常
に最適時間に維持するため、このＰＬＬでは、遅延検波
の結果を可変遅延器に帰還しなければならずそのための
ループが必要になる。更に、可変遅延器を実現するため
可変容量ダイオード等の電圧制御型素子が必要であり、
またこの種の素子は一般に集積回路化に不向きである。
従って、この種のＰＬＬあるいはこれを用いた周波数シ
ンセサイザは、集積化・小形化に適していない。
【０００８】
【発明の概要】本発明の目的の一つは、本願出願人が既
に特願平７−６２６５号にて提案している構成、即ちＰ
ＬＬの出力と遅延検波器の出力とを結合しＶＣＯの制御
電圧として用いる構成を利用することにより、多数のＰ
ＬＬ、Ｑの高いＶＣＯ、可変遅延器等を使用しない低雑
音高分解能の周波数シンセサイザを実現し、これによ
り、周波数シンセサイザの回路構成の簡素化・小型化、
消費電力低減、実施コスト低減、集積回路化の容易化を
実現することにある。本発明の目的の一つは、ＰＬＬの
出力と遅延検波器の出力とを結合する手段の工夫によ
り、更に低雑音の周波数シンセサイザを実現することに
ある。
に特願平７−６２６５号にて提案している構成、即ちＰ
ＬＬの出力と遅延検波器の出力とを結合しＶＣＯの制御
電圧として用いる構成を利用することにより、多数のＰ
ＬＬ、Ｑの高いＶＣＯ、可変遅延器等を使用しない低雑
音高分解能の周波数シンセサイザを実現し、これによ
り、周波数シンセサイザの回路構成の簡素化・小型化、
消費電力低減、実施コスト低減、集積回路化の容易化を
実現することにある。本発明の目的の一つは、ＰＬＬの
出力と遅延検波器の出力とを結合する手段の工夫によ
り、更に低雑音の周波数シンセサイザを実現することに
ある。
【０００９】このような目的を達成するために、本発明
は、制御電圧に応じた周波数にて発振するＶＣＯと、少
なくとも上記ＶＣＯの発振出力を基準信号と位相比較す
る位相比較器及び位相比較器の出力を低域通過瀘波する
ループフィルタを内蔵するＰＬＬと、を備え、上記ルー
プフィルタの出力を上記ＶＣＯに上記制御電圧として供
給することにより、上記ＶＣＯの発振周波数及び位相を
上記基準信号の周波数及び位相にロックし、かつ、上記
ループフィルタのカットオフ周波数と同じか又はこれよ
り高く設定された第１所定周波数以下の帯域に関し、上
記ＶＣＯの発振出力中の位相雑音を、上記ＰＬＬを使用
しないときに比べ抑圧する周波数シンセサイザにおい
て、上記ＶＣＯの発振出力を固有の利得を以て遅延検波
する遅延検波器と、少なくとも第２所定周波数以上第３
所定周波数以下の帯域で、上記遅延検波器の出力と上記
ループフィルタの出力とを結合した信号を、上記ループ
フィルタの出力に代わり上記ＶＣＯに上記制御電圧とし
て供給する手段と、を備え、上記第２所定周波数を上記
第１所定周波数より低くかつ上記第３所定周波数を第１
所定周波数より高く設定したことを特徴とする。
は、制御電圧に応じた周波数にて発振するＶＣＯと、少
なくとも上記ＶＣＯの発振出力を基準信号と位相比較す
る位相比較器及び位相比較器の出力を低域通過瀘波する
ループフィルタを内蔵するＰＬＬと、を備え、上記ルー
プフィルタの出力を上記ＶＣＯに上記制御電圧として供
給することにより、上記ＶＣＯの発振周波数及び位相を
上記基準信号の周波数及び位相にロックし、かつ、上記
ループフィルタのカットオフ周波数と同じか又はこれよ
り高く設定された第１所定周波数以下の帯域に関し、上
記ＶＣＯの発振出力中の位相雑音を、上記ＰＬＬを使用
しないときに比べ抑圧する周波数シンセサイザにおい
て、上記ＶＣＯの発振出力を固有の利得を以て遅延検波
する遅延検波器と、少なくとも第２所定周波数以上第３
所定周波数以下の帯域で、上記遅延検波器の出力と上記
ループフィルタの出力とを結合した信号を、上記ループ
フィルタの出力に代わり上記ＶＣＯに上記制御電圧とし
て供給する手段と、を備え、上記第２所定周波数を上記
第１所定周波数より低くかつ上記第３所定周波数を第１
所定周波数より高く設定したことを特徴とする。
【００１０】かかる構成によれば、ＰＬＬによる位相雑
音低減効果が比較的小さい周波数帯域、例えば上述の第
１所定周波数以上の帯域の少なくとも一部に関し、遅延
検波器出力とＰＬＬ出力との結合が、ＶＣＯの制御電圧
として用いられる。従って、この帯域では、遅延検波器
の利得に相当又は対応した量だけ、位相雑音が抑圧され
る。このように、特願平７−６２６５号の図３に示され
ている構成の改良（結合方法の改良）によって、従来の
周波数シンセサイザに比べ、低雑音の周波数シンセサイ
ザが得られる。
音低減効果が比較的小さい周波数帯域、例えば上述の第
１所定周波数以上の帯域の少なくとも一部に関し、遅延
検波器出力とＰＬＬ出力との結合が、ＶＣＯの制御電圧
として用いられる。従って、この帯域では、遅延検波器
の利得に相当又は対応した量だけ、位相雑音が抑圧され
る。このように、特願平７−６２６５号の図３に示され
ている構成の改良（結合方法の改良）によって、従来の
周波数シンセサイザに比べ、低雑音の周波数シンセサイ
ザが得られる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面に基づき説明する。なお、複数の実施形態に
共通する又は対応する部材又は変数については同一の符
号を付し、説明を省略する。
ついて図面に基づき説明する。なお、複数の実施形態に
共通する又は対応する部材又は変数については同一の符
号を付し、説明を省略する。
【００１２】図１及び図２に、それぞれ、本発明の第１
又は第２実施形態に係る低雑音高分解能周波数シンセサ
イザの構成を示す。両実施形態は、いずれも、電圧制御
発振器（ＶＣＯ）１０の発振出力電圧Ｖ（ｔ）の周波数
及び位相を位相ロックループ（ＰＬＬ）３０にて目標値
にロックする構成を有している。ＰＬＬ３０は、従来か
ら広く使用されている典型的なＰＬＬと同じ構成を有し
ている。即ち、ＰＬＬ３０は、所定周波数及び位相の基
準信号を発生させる基準信号源５０、ＶＣＯ１０の発振
出力を分周する分周器３１、分周器３１の出力を基準信
号と位相比較する位相比較器３２、位相比較器３２から
ＶＣＯ１０側に供給される信号にフィルタリングを施し
ループを安定化するループフィルタ３３等から構成され
ている。また、当業者であれば、ＰＬＬ３０の構成を、
各種先行技術文献の記載に基づき適宜変形することがで
きる。例えば、本願出願人が先に提案しているスリップ
位相制御ＰＬＬを用いることができる。本発明は、この
種の変形を包含する。
又は第２実施形態に係る低雑音高分解能周波数シンセサ
イザの構成を示す。両実施形態は、いずれも、電圧制御
発振器（ＶＣＯ）１０の発振出力電圧Ｖ（ｔ）の周波数
及び位相を位相ロックループ（ＰＬＬ）３０にて目標値
にロックする構成を有している。ＰＬＬ３０は、従来か
ら広く使用されている典型的なＰＬＬと同じ構成を有し
ている。即ち、ＰＬＬ３０は、所定周波数及び位相の基
準信号を発生させる基準信号源５０、ＶＣＯ１０の発振
出力を分周する分周器３１、分周器３１の出力を基準信
号と位相比較する位相比較器３２、位相比較器３２から
ＶＣＯ１０側に供給される信号にフィルタリングを施し
ループを安定化するループフィルタ３３等から構成され
ている。また、当業者であれば、ＰＬＬ３０の構成を、
各種先行技術文献の記載に基づき適宜変形することがで
きる。例えば、本願出願人が先に提案しているスリップ
位相制御ＰＬＬを用いることができる。本発明は、この
種の変形を包含する。
【００１３】両実施形態の特徴の一つは、本願出願人が
先に提案した構成の遅延検波器２０を使用していること
である。いずれの実施形態においても、遅延検波器２０
は、遅延器２１、π／２移相器２２、高周波乗算器２３
−１及び２３−２を有している。遅延器２１は、入力電
圧Ｖ１（ｔ）（＝Ｖ（ｔ））をτだけ遅延させることに
より電圧Ｖ２（ｔ）を発生させる。π／２移相器２２
は、第１実施形態においてはＶ１（ｔ）をπ／２ラジア
ンだけ移相することにより電圧Ｖ３（ｔ）を発生させ、
第２実施形態においてはＶ２（ｔ）をπ／２ラジアンだ
け移相することにより電圧Ｖ３（ｔ）を発生させる。高
周波乗算器２３−１は、Ｖ１（ｔ）とＶ２（ｔ）とを乗
ずることにより電圧Ｖｐ１（ｔ）を発生させる。高周波
乗算器２３−２は、第１実施形態においてはＶ２（ｔ）
とＶ３（ｔ）とを、第２実施形態においてはＶ１（ｔ）
とＶ３（ｔ）とを乗ずることにより、電圧Ｖｐ２（ｔ）
を発生させる。Ｖｐ１（ｔ）及びＶｐ２（ｔ）はそれぞ
れ低域通過フィルタ（ＬＰＦ）２４−１又は２４−２に
より低域通過瀘波される。ＬＰＦ２４−１及び２４−２
の出力電圧ＶＬＦ１及びＶＬＦ２はそれぞれ低周波乗算
器２６−１又は２６−２にて高域通過フィルタ（ＨＰ
Ｆ）２５−１又は２５−２の出力電圧ＶＨＦ１又はＶＨ
Ｆ２と乗ぜられる。ＨＰＦ２５−１及び２５−２は、そ
れぞれ、ＶＬＦ１及びＶＬＦ２を高域通過瀘波すること
により、ＶＨＦ１又はＶＨＦ２を発生させる。低周波乗
算器２６−２の出力電圧ＶＭＯ２は、減算器２７にて、
低周波乗算器２６−１の出力電圧ＶＭＯ１から減ぜられ
る。
先に提案した構成の遅延検波器２０を使用していること
である。いずれの実施形態においても、遅延検波器２０
は、遅延器２１、π／２移相器２２、高周波乗算器２３
−１及び２３−２を有している。遅延器２１は、入力電
圧Ｖ１（ｔ）（＝Ｖ（ｔ））をτだけ遅延させることに
より電圧Ｖ２（ｔ）を発生させる。π／２移相器２２
は、第１実施形態においてはＶ１（ｔ）をπ／２ラジア
ンだけ移相することにより電圧Ｖ３（ｔ）を発生させ、
第２実施形態においてはＶ２（ｔ）をπ／２ラジアンだ
け移相することにより電圧Ｖ３（ｔ）を発生させる。高
周波乗算器２３−１は、Ｖ１（ｔ）とＶ２（ｔ）とを乗
ずることにより電圧Ｖｐ１（ｔ）を発生させる。高周波
乗算器２３−２は、第１実施形態においてはＶ２（ｔ）
とＶ３（ｔ）とを、第２実施形態においてはＶ１（ｔ）
とＶ３（ｔ）とを乗ずることにより、電圧Ｖｐ２（ｔ）
を発生させる。Ｖｐ１（ｔ）及びＶｐ２（ｔ）はそれぞ
れ低域通過フィルタ（ＬＰＦ）２４−１又は２４−２に
より低域通過瀘波される。ＬＰＦ２４−１及び２４−２
の出力電圧ＶＬＦ１及びＶＬＦ２はそれぞれ低周波乗算
器２６−１又は２６−２にて高域通過フィルタ（ＨＰ
Ｆ）２５−１又は２５−２の出力電圧ＶＨＦ１又はＶＨ
Ｆ２と乗ぜられる。ＨＰＦ２５−１及び２５−２は、そ
れぞれ、ＶＬＦ１及びＶＬＦ２を高域通過瀘波すること
により、ＶＨＦ１又はＶＨＦ２を発生させる。低周波乗
算器２６−２の出力電圧ＶＭＯ２は、減算器２７にて、
低周波乗算器２６−１の出力電圧ＶＭＯ１から減ぜられ
る。
【００１４】ここに、直流成分及び基本波成分を通過さ
せ二次高調波成分を阻止するようＬＰＦ２４−１及び２
４−２の特性を設定しておき、また基本波成分を通過さ
せ直流成分を阻止するようＨＰＦ２５−１及び２５−２
の特性を設定しておけば、上述の減算の結果即ち減算器
２７の出力電圧Ｖｏｕｔ１は、いずれの実施形態におい
ても、
せ二次高調波成分を阻止するようＬＰＦ２４−１及び２
４−２の特性を設定しておき、また基本波成分を通過さ
せ直流成分を阻止するようＨＰＦ２５−１及び２５−２
の特性を設定しておけば、上述の減算の結果即ち減算器
２７の出力電圧Ｖｏｕｔ１は、いずれの実施形態におい
ても、
【００１５】
【式１】 Ｖｏｕｔ１＝Ａ4 ／４・（φ（ｔ）−φ（ｔ−τ）） 但し、Ａ：Ｖ（ｔ）の振幅、φ（ｔ）：Ｖ（ｔ）の位
相、ｔ：時刻 となる。この式中のφ（ｔ）−φ（ｔ−τ）は位相雑音
を表わしているから、図１又は図２に示される構成の遅
延検波器２０を使用しその出力たるＶｏｕｔ１をＶＣＯ
１０の制御電圧の生成に利用することにより、多数のＰ
ＬＬやＱの高いＶＣＯを使用しないで、低雑音高分解能
の周波数シンセサイザを実現することができる。また、
可変遅延器が不要になるから、遅延検波出力を可変遅延
器に帰還するためのループが不要になり、可変容量ダイ
オードのように集積回路化に不適な素子を使用する必要
も無くなる。従って、これらの実施形態によれば、小
形、低消費電力、低位相雑音、高分解能等の特質を有し
かつ集積回路化に適する周波数シンセサイザを実現でき
る。
相、ｔ：時刻 となる。この式中のφ（ｔ）−φ（ｔ−τ）は位相雑音
を表わしているから、図１又は図２に示される構成の遅
延検波器２０を使用しその出力たるＶｏｕｔ１をＶＣＯ
１０の制御電圧の生成に利用することにより、多数のＰ
ＬＬやＱの高いＶＣＯを使用しないで、低雑音高分解能
の周波数シンセサイザを実現することができる。また、
可変遅延器が不要になるから、遅延検波出力を可変遅延
器に帰還するためのループが不要になり、可変容量ダイ
オードのように集積回路化に不適な素子を使用する必要
も無くなる。従って、これらの実施形態によれば、小
形、低消費電力、低位相雑音、高分解能等の特質を有し
かつ集積回路化に適する周波数シンセサイザを実現でき
る。
【００１６】なお、以上の説明においては、記載の簡略
化のため、Ｖｏｕｔ１の導出式等については省略してい
る。これらの事項に関しては、特願平７−６２６５号を
参照されたい。導出に際しては、φ（ｔ）−φ（ｔ−
τ）が非常に小さいと見なしている。また、高周波乗算
器２３−１及び２３−２はＤＢＭ等で実現することがで
きる。当業者であれば、上述の記載のみで、十分、遅延
検波器２０を実現することができる。
化のため、Ｖｏｕｔ１の導出式等については省略してい
る。これらの事項に関しては、特願平７−６２６５号を
参照されたい。導出に際しては、φ（ｔ）−φ（ｔ−
τ）が非常に小さいと見なしている。また、高周波乗算
器２３−１及び２３−２はＤＢＭ等で実現することがで
きる。当業者であれば、上述の記載のみで、十分、遅延
検波器２０を実現することができる。
【００１７】上記各実施形態の特徴の他の一つは、結合
回路４０によって、遅延検波器２０の出力電圧Ｖｏｕｔ
１とＰＬＬ３０の出力電圧Ｖｏｕｔ２とを結合させ、そ
の結果得られた電圧Ｖｏｕｔ３をＶＣＯ１０の制御電圧
として用いることにある。結合回路４０は、Ｖｏｕｔ１
を高域通過瀘波するＨＰＦ４１、Ｖｏｕｔ２を低域通過
瀘波するＬＰＦ４２、並びにＨＰＦ４１及びＬＰＦ４２
双方の出力を結合かつ低域通過瀘波するＬＰＦ４３を有
している。ＬＰＦ４３の出力電圧Ｖｏｕｔ３は、ＶＣＯ
１０に制御電圧として供給される。
回路４０によって、遅延検波器２０の出力電圧Ｖｏｕｔ
１とＰＬＬ３０の出力電圧Ｖｏｕｔ２とを結合させ、そ
の結果得られた電圧Ｖｏｕｔ３をＶＣＯ１０の制御電圧
として用いることにある。結合回路４０は、Ｖｏｕｔ１
を高域通過瀘波するＨＰＦ４１、Ｖｏｕｔ２を低域通過
瀘波するＬＰＦ４２、並びにＨＰＦ４１及びＬＰＦ４２
双方の出力を結合かつ低域通過瀘波するＬＰＦ４３を有
している。ＬＰＦ４３の出力電圧Ｖｏｕｔ３は、ＶＣＯ
１０に制御電圧として供給される。
【００１８】図３に、上記各実施形態における位相雑音
低減効果を示す。図中符号６０が付されている実線は、
従来技術に係るＰＬＬ（スリップ位相制御ＰＬＬ）を用
いた周波数シンセサイザにおける位相雑音の特性を、ま
た符号６１が付されている破線は、上記各実施形態に係
る周波数シンセサイザにおける位相雑音の特性を、それ
ぞれ示している。
低減効果を示す。図中符号６０が付されている実線は、
従来技術に係るＰＬＬ（スリップ位相制御ＰＬＬ）を用
いた周波数シンセサイザにおける位相雑音の特性を、ま
た符号６１が付されている破線は、上記各実施形態に係
る周波数シンセサイザにおける位相雑音の特性を、それ
ぞれ示している。
【００１９】従来特性６０では、変曲点が周波数（ここ
ではＶＣＯ１０の発振周波数の中心からの偏差）ａ及び
ｃにて現れている。周波数ｃは、ひいては周波数ａも、
ループフィルタ３３のカットオフ周波数によって定ま
る。周波数ａより低い帯域では基準信号源５０（又はそ
の出力段に設けられている図示しない逓倍器）の位相雑
音特性が支配的であり、周波数ａから周波数ｃまでの帯
域ではＰＬＬ３０の位相雑音特性が支配的であり、周波
数ｃより高い帯域ではＶＣＯ１０の位相雑音特性が支配
的である。基準信号源５０やＶＣＯ１０の位相雑音特性
がこの図でいうと左上がりの直線にて表せる特性である
ことや、ＰＬＬ３０（一般にはＩＣ化されたＰＬＬ）の
位相雑音特性が平坦な直線にて表せる特性であることに
関しては、当業者にとり周知であるため、ここでは説明
を省略する。重要なのは、ＰＬＬ３０を用いることによ
りＶＣＯ１０単体のときに比べ位相雑音を抑制できるこ
と、またその効果が周波数ｃより低い帯域でしか得られ
ないことである。
ではＶＣＯ１０の発振周波数の中心からの偏差）ａ及び
ｃにて現れている。周波数ｃは、ひいては周波数ａも、
ループフィルタ３３のカットオフ周波数によって定ま
る。周波数ａより低い帯域では基準信号源５０（又はそ
の出力段に設けられている図示しない逓倍器）の位相雑
音特性が支配的であり、周波数ａから周波数ｃまでの帯
域ではＰＬＬ３０の位相雑音特性が支配的であり、周波
数ｃより高い帯域ではＶＣＯ１０の位相雑音特性が支配
的である。基準信号源５０やＶＣＯ１０の位相雑音特性
がこの図でいうと左上がりの直線にて表せる特性である
ことや、ＰＬＬ３０（一般にはＩＣ化されたＰＬＬ）の
位相雑音特性が平坦な直線にて表せる特性であることに
関しては、当業者にとり周知であるため、ここでは説明
を省略する。重要なのは、ＰＬＬ３０を用いることによ
りＶＣＯ１０単体のときに比べ位相雑音を抑制できるこ
と、またその効果が周波数ｃより低い帯域でしか得られ
ないことである。
【００２０】上記各実施形態では、ＨＰＦ４１のカット
オフ周波数を周波数ｃよりも低い周波数ｂ（例えばルー
プフィルタ３３のカットオフ周波数又はこれよりやや高
めの周波数）に、またＬＰＦ４２のカットオフ周波数を
その近傍の周波数ｄ（例えば周波数ｂより若干高い周波
数）に、それぞれ設定している。その結果、実施形態の
特性６０では、周波数ｄより高い帯域で、遅延検波器２
０による良好な位相雑音特性が現れている。また、周波
数ｂからｄまでの帯域では、ＰＬＬ３０の特性から遅延
検波器２０の特性への遷移が現れている。このように各
フィルタのカットオフ周波数を設定することによって、
従来であればＶＣＯ１０やＰＬＬ３０の特性が支配的で
あった周波数にて、それよりも小さな位相雑音を実現で
きる。更に、ＨＰＦ４１のカットオフ周波数ｂをループ
フィルタ３３のカットオフ周波数と同じ又はこれより高
く設定しているため、遅延検波器２０がＰＬＬ３０の動
作に影響（例えばロックしない状況の発生）をもたらす
恐れもない。加えて、周波数が十分高くなるとＶＣＯ１
０自体の位相雑音特性が遅延検波器２０のそれより良く
なり従って遅延検波器２０の使用による特性改善効果が
無くなるため、上記各実施形態では、この特性改善効果
がなくなる周波数ｅの近傍の周波数をカットオフ周波数
とするＬＰＦ４３を用いている。即ち、ＬＰＦ４３によ
って、ＶＣＯ１０の位相雑音抑圧範囲の上限を決定し、
またそのスプリアス除去周波数を決定している。
オフ周波数を周波数ｃよりも低い周波数ｂ（例えばルー
プフィルタ３３のカットオフ周波数又はこれよりやや高
めの周波数）に、またＬＰＦ４２のカットオフ周波数を
その近傍の周波数ｄ（例えば周波数ｂより若干高い周波
数）に、それぞれ設定している。その結果、実施形態の
特性６０では、周波数ｄより高い帯域で、遅延検波器２
０による良好な位相雑音特性が現れている。また、周波
数ｂからｄまでの帯域では、ＰＬＬ３０の特性から遅延
検波器２０の特性への遷移が現れている。このように各
フィルタのカットオフ周波数を設定することによって、
従来であればＶＣＯ１０やＰＬＬ３０の特性が支配的で
あった周波数にて、それよりも小さな位相雑音を実現で
きる。更に、ＨＰＦ４１のカットオフ周波数ｂをループ
フィルタ３３のカットオフ周波数と同じ又はこれより高
く設定しているため、遅延検波器２０がＰＬＬ３０の動
作に影響（例えばロックしない状況の発生）をもたらす
恐れもない。加えて、周波数が十分高くなるとＶＣＯ１
０自体の位相雑音特性が遅延検波器２０のそれより良く
なり従って遅延検波器２０の使用による特性改善効果が
無くなるため、上記各実施形態では、この特性改善効果
がなくなる周波数ｅの近傍の周波数をカットオフ周波数
とするＬＰＦ４３を用いている。即ち、ＬＰＦ４３によ
って、ＶＣＯ１０の位相雑音抑圧範囲の上限を決定し、
またそのスプリアス除去周波数を決定している。
【図１】 本発明の第１実施形態に係る周波数シンセサ
イザ回路の構成を示すブロック図である。
イザ回路の構成を示すブロック図である。
【図２】 本発明の第２実施形態に係る周波数シンセサ
イザ回路の構成を示すブロック図である。
イザ回路の構成を示すブロック図である。
【図３】 上記実施形態による位相雑音抑圧効果を示す
特性図である。
特性図である。
１０ 電圧制御発振器（ＶＣＯ）、２０ 遅延検波器、
３０ 位相ロックループ（ＰＬＬ）、３２ 位相比較
器、３３ ループフィルタ、４０ 結合回路、４１ 高
域通過フィルタ（ＨＰＦ）、４２，４３ 低域通過フィ
ルタ（ＬＰＦ）、Ｖ（ｔ） ＶＣＯ出力電圧、Ｖｏｕｔ
１ 遅延検波器出力電圧、Ｖｏｕｔ２ ＰＬＬ出力電
圧、Ｖｏｕｔ３ ＶＣＯ制御電圧。
３０ 位相ロックループ（ＰＬＬ）、３２ 位相比較
器、３３ ループフィルタ、４０ 結合回路、４１ 高
域通過フィルタ（ＨＰＦ）、４２，４３ 低域通過フィ
ルタ（ＬＰＦ）、Ｖ（ｔ） ＶＣＯ出力電圧、Ｖｏｕｔ
１ 遅延検波器出力電圧、Ｖｏｕｔ２ ＰＬＬ出力電
圧、Ｖｏｕｔ３ ＶＣＯ制御電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−152393（ＪＰ，Ａ) 特開 平１−198826（ＪＰ，Ａ) 特開 平３−140030（ＪＰ，Ａ) 特開 平８−195676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/22
Claims (1)
- 【請求項１】 制御電圧に応じた周波数にて発振するＶ
ＣＯと、少なくとも上記ＶＣＯの発振出力を基準信号と
位相比較する位相比較器及び位相比較器の出力を低域通
過瀘波するループフィルタを内蔵するＰＬＬと、を備
え、上記ループフィルタの出力を上記ＶＣＯに上記制御
電圧として供給することにより、上記ＶＣＯの発振周波
数及び位相を上記基準信号の周波数及び位相にロック
し、かつ、上記ループフィルタのカットオフ周波数と同
じか又はこれより高く設定された第１所定周波数以下の
帯域に関し、上記ＶＣＯの発振出力中の位相雑音を、上
記ＰＬＬを使用しないときに比べ抑圧する周波数シンセ
サイザにおいて、 上記ＶＣＯの発振出力を固有の利得を以て遅延検波する
遅延検波器と、 少なくとも第２所定周波数以上第３所定周波数以下の帯
域で、上記遅延検波器の出力と上記ループフィルタの出
力とを結合した信号を、上記ループフィルタの出力に代
わり上記ＶＣＯに上記制御電圧として供給する手段と、 を備え、上記第２所定周波数を上記第１所定周波数より
低くかつ上記第３所定周波数を第１所定周波数より高く
設定したことを特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640996A JP3161970B2 (ja) | 1996-05-30 | 1996-05-30 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640996A JP3161970B2 (ja) | 1996-05-30 | 1996-05-30 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321619A JPH09321619A (ja) | 1997-12-12 |
| JP3161970B2 true JP3161970B2 (ja) | 2001-04-25 |
Family
ID=15174495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13640996A Expired - Fee Related JP3161970B2 (ja) | 1996-05-30 | 1996-05-30 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161970B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127554A (ja) | 1999-10-27 | 2001-05-11 | Nec Corp | 電圧制御発振器 |
-
1996
- 1996-05-30 JP JP13640996A patent/JP3161970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321619A (ja) | 1997-12-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |