JP2000353953A

JP2000353953A - デュアルｐｌｌ周波数シンセサイザ回路

Info

Publication number: JP2000353953A
Application number: JP11165851A
Authority: JP
Inventors: Tamotsu Toyooka; 有豊岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-06-11
Filing date: 1999-06-11
Publication date: 2000-12-19

Abstract

(57)【要約】【課題】第１ＰＬＬ周波数シンセサイザ回路の基準信
号に制約されず、簡単な構成でスプリアスの影響を防止
する。【解決手段】第１ＰＬＬ周波数シンセサイザ回路１７
では、第１基準分周器３は、ＣＰＵ１６から出力される
分周制御信号に応じて、分周値Ｎ（Ｎは２以上の自然Ｃ
数）で基準クロックｆｔｃｘｏをＮ分周した図２（Ｃ）
の如き第１基準信号ｆｓ１（＝ｆｔｃｘｏ／Ｎ）を生成
して、第１位相比較器４に供給する。第２ＰＬＬ周波数
シンセサイザ回路１８では、位相反転回路９は、図２
（Ａ）に示すように、ＴＣＸＯ２から供給される基準ク
ロックｆｔｃｘｏの位相を反転させて、図２（Ｂ）に示
すように、位相シフト信号ｆｔｃｘｏ’を生成し、第２
基準分周器１０に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話やＰＨＳ
（Personal Handy-Phone System）等に用いられるＰＬ
Ｌ（Phase Locked Loop：位相同期ループ）周波数シン
セサイザ回路に使用され、特にＰＬＬを２組備えたデュ
アルＰＬＬ周波数シンセサイザ回路に関する。

【０００２】

【従来の技術】近年、携帯電話やＰＨＳ等の普及に伴
い、これらの通信機器で利用されるＰＬＬ周波数シンセ
サイザ回路には小型化、低消費電力化が要求されてお
り、そのため従来別々のデバイスを使用していた周波数
帯域の異なる２種類のＰＬＬ周波数シンセサイザ回路を
デュアルＰＬＬ周波数シンセサイザ回路として１デバイ
ス化する必要がある。

【０００３】先行するデュアルＰＬＬ周波数シンセサイ
ザ回路の技術は、例えば特開平９−２４６９６７号公報
等に開示されている。図３は、この先行技術の考え方に
基づき構成されたデュアルＰＬＬ周波数シンセサイザ回
路の回路図であり、図４は図３のデュアルＰＬＬ周波数
シンセサイザ回路の動作を示すタイムチャートである。

【０００４】図３においてデュアルＰＬＬ周波数シンセ
サイザ回路２０は、ＴＣＸＯ（温度補償型水晶発振器）
２１と、ＣＰＵ３５と、第１ＰＬＬ周波数シンセサイザ
回路３６と、第２ＰＬＬ周波数シンセサイザ回路３７と
から構成される。第１ＰＬＬ周波数シンセサイザ回路３
６は、第１基準分周器２２と、第１位相比較器２３と、
第１チャージポンプ２４と、第１ＬＰＦ（ローパスフィ
ルタ）２５と、第１ＶＣＯ（電圧制御発振器）２６と、
第１比較分周器２７とから構成される。第２ＰＬＬ周波
数シンセサイザ回路３７は、位相反転回路２８と、第２
基準分周器２９と、第２位相比較器３０と、第２チャー
ジポンプ３１と、第２ＬＰＦ（ローパスフィルタ）３２
と、第２ＶＣＯ（電圧制御発振器）３３と、比較分周器
３４とから構成される。

【０００５】このデュアルＰＬＬ周波数シンセサイザ回
路２０は、ＣＰＵ３５によって制御され、ＣＰＵ３５
は、第１基準分周器２２、第１比較分周器２７、第２基
準分周器２９、及び第２比較分周器３４に、夫々分周値
を設定するための分周制御信号を出力する。ＴＣＸＯ２
１は、基準クロックｆｔｃｘｏを生成して、第１基準分
周器２２に供給する。第１ＰＬＬ周波数シンセサイザ回
路３６では、第１基準分周器２２は、ＣＰＵ３５から出
力される分周制御信号に応じて、図４（Ａ）に示すよう
に、分周値Ｎ（Ｎは２以上の自然数）で基準クロックｆ
ｔｃｘｏをＮ分周した第１基準信号ｆｓ１（＝ｆｔｃｘ
ｏ／Ｎ）を生成して、位相反転回路２８及び第１位相比
較器２３に供給する。

【０００６】第１位相比較器２３は、第１基準分周器２
２から出力される第１基準信号ｆｓ１と、第１比較分周
器２７から出力される第１比較信号ｆｒ１との位相を比
較し、第１位相差信号を出力する回路である。具体的に
は、第１基準信号ｆｓ１に対して第１比較信号ｆｒ１の
位相が遅れているときは、位相差に応じたパルス幅のパ
ルスをＵＰ信号として、次段の第１チャージポンプ２４
に供給する。一方、第１基準信号ｆｓ１に対して第１比
較信号ｆｒ１の位相が進んでいるときには、位相差に応
じたパルス幅のパルスをＤＯＷＮ信号として、次段の第
１チャージポンプ２４に供給する。

【０００７】第１チャージポンプ２４は、第１位相比較
器２３から出力されるＵＰ信号に応じた正の電圧を、あ
るいはＤＯＷＮ信号に応じた負の電圧を、位相差電圧と
して第１ＬＰＦ２５に出力する。また、第１チャージポ
ンプ２４は、ＵＰ信号及びＤＯＷＮ信号の非存在時はハ
イ・インピーダンス状態を保つ。第１ＬＰＦ２５は、例
えばＲＣ回路等の平滑化回路からなり、第１チャージポ
ンプ２４から供給される位相差電圧の時間変動分を平均
して蓄積し、直流の制御電圧（第１直流電圧信号）を生
成して、第１ＶＣＯ２６に出力する。

【０００８】第１ＶＣＯ２６は、第１ＬＰＦ２５から供
給される第１直流電圧信号に応じた第１発振周波数信号
ｆｖｃｏ１（＝（Ｒ／Ｎ）×ｆｔｃｘｏ）を図示しない
ミキサ回路等に供給するとともに、第１比較分周器２７
にフイードバックする。第１比較分周器２７は、ＣＰＵ
３５から供給される分周制御信号に応じて、分周値Ｒで
第１発振周波数信号ｆｖｃｏ１をＲ分周した第１比較信
号ｆｒ１（＝ｆｖｃｏ１／Ｒ）を第１位相比較器２３に
供給する。

【０００９】一方、第２ＰＬＬ周波数シンセサイザ回路
３７では、図４（Ｂ）に示すように、位相反転回路２８
は第１基準分周器２２から供給される第１基準信号ｆｓ
１の位相を反転させて位相シフト信号ｆｓ１’（＝ｆｔ
ｃｘｏ／Ｎ）を生成し、第２基準分周器２９に供給す
る。第２基準分周器２９は、ＣＰＵ３５から出力される
分周制御信号に応じて、図４（Ｃ）に示すように、分周
値Ｍ（Ｍは２以上の自然数）で位相シフト信号ｆｓ１’
をＭ分周した第２基準信号ｆｓ２（＝ｆｔｃｘｏ／（Ｎ
・Ｍ））を生成して、第２位相比較器３０に供給する。
ここで、図４に示すように第１基準信号ｆｓ１と第２基
準信号ｆｓ２との位相差は常に最大で一定となってい
る。

【００１０】第２位相比較器３０は、第２基準分周器２
９から出力される第２基準信号ｆｓ２と、第２比較分周
器３４から出力される第２比較信号ｆｒ２との位相を比
較し、第２位相差信号を出力する回路である。具体的に
は、第２基準信号ｆｓ２に対して第２比較信号ｆｒ２の
位相が遅れているときは、位相差に応じたパルス幅のパ
ルスをＵＰ信号として、次段の第２チャージポンプ３１
に供給する。一方、第２基準信号ｆｓ２に対して第２比
較信号ｆｒ２の位相が進んでいるときには、位相差に応
じたパルス幅のパルスをＤＯＷＮ信号として、次段の第
２チャージポンプ３１に供給する。

【００１１】第２チャージポンプ３１は、第２位相比較
器３０から出力されるＵＰ信号に応じた正の電圧を、あ
るいはＤＯＷＮ信号に応じた負の電圧を、位相差電圧と
して第２ＬＰＦ３２に出力する。また、第２チャージポ
ンプ３１は、ＵＰ信号及びＤＯＷＮ信号の非存在時はハ
イ・インピーダンス状態を保つ。第２ＬＰＦ３２は、例
えばＲＣ回路等の平滑化回路からなり、第２チャージポ
ンプ３１から供給される位相差電圧の時間変動分を平均
して蓄積し、直流の制御電圧（第２直流電圧信号）を生
成して、第２ＶＣＯ３３に出力する。第２ＶＣＯ３３
は、第２ＬＰＦ３２から供給される第２直流電圧信号に
応じた第２発振周波数信号ｆｖｃｏ２（＝（Ｌ／（Ｍ・
Ｎ））×ｆｔｃｘｏ）を図示しないミキサ回路等に供給
するとともに、第２比較分周器３１にフィードバックす
る。第２比較分周器３４は、ＣＰＵ３５から供給される
分周制御信号に応じて、分周値Ｌで第２発振周波数信号
ｆｖｃｏ２をＬ分周した第２比較信号ｆｒ２（＝ｆｖｃ
ｏ２／Ｌ）を第２位相比較器３０に供給する。

【００１２】以上の構成により、第１基準信号ｆｓ１の
位相をシフトした位相シフト信号ｆｓ１’を分周して第
２基準信号ｆｓ２を生成して、第１基準信号ｆｓ１と第
２基準信号ｆｓ２との位相差を最大とする構成であるの
で、第１基準信号ｆｓ１に基づいて第１発振周波数信号
ｆｖｃｏ１を生成する第１ＰＬＬ周波数シンセサイザ回
路３６における第１発振周波数信号ｆｖｃｏ１に発生す
る、第２基準信号ｆｓ２との結合によるスプリアスの影
響を防止することが可能である。

【００１３】なお、上述した内容は第２ＰＬＬ周波数シ
ンセサイザ回路３７内の第２ＬＰＦ３２のカットオフ周
波数は、第２基準信号ｆｓ２によるスプリアスを抑圧す
るため、第１基準信号ｆｓ１より十分小さく、つまり第
１基準信号ｆｓ１＞第２基準信号ｆｓ２の関係が成り立
つ場合である。従って、第２ＰＬＬ周波数シンセサイザ
回路３７の第２発振周波数信号ｆｖｃｏ２に第１基準信
号ｆｓ１との結合によるスプリアスは問題とならない。

【００１４】

【発明が解決しようとする課題】しかしながら、上記従
来のデュアルＰＬＬ周波数シンセサイザ回路２０にあっ
ては、第２基準信号ｆｓ２を第１基準信号ｆｓ１の位相
をシフトした位相シフト信号ｆｓ１’を分周して生成し
ているため、ＣＰＵ３５により第１基準分周器２２の分
周値を変更する必要が生じた場合（例えば受信時と送信
時で第１基準信号ｆｓ１が異なる可能性はある）、その
都度、第２基準分周器２９の分周値も再設定する必要が
ある。そのため、第１基準信号ｆｓ1が変更になる度に、
変更する必要がない第２基準分周器２９にリセットがか
かり、第２基準分周器２９の出力である第２基準信号ｆ
ｓ２と第２比較分周器３４の出力である第２比較信号ｆ
ｒ２との位相がずれる、つまりロックがはずれるという
問題があった。

【００１５】また、上記従来のデュアルＰＬＬ周波数シ
ンセサイザ回路にあっては、第１基準信号ｆｓ１の周波
数が第２基準信号ｆｓ２の周波数の整数倍である場合の
み適用可能という問題がある。

【００１６】本発明の目的は、上記従来の問題点に鑑み
なされたものであり、第１ＰＬＬ周波数シンセサイザ回
路の基準信号に制約されず、簡単な構成でスプリアスの
影響を防止するデュアルＰＬＬ周波数シンセサイザ回路
を提供することにある。

【００１７】

【課題を解決するための手段】本発明は、基準クロック
を発生する基準クロック発生手段と、該基準クロックを
分周して生成した基準信号に基づいて異なる２種類の周
波数信号を生成する第１および第２のＰＬＬ周波数シン
セサイザ回路とからなるデュアルＰＬＬ周波数シンセサ
イザ回路である。そして、前記基準クロックを、前記第
１および第２のＰＬＬ周波数シンセサイザ回路にそれぞ
れ入力し、第１のＰＬＬ周波数シンセサイザ回路は、入
力された基準クロックを分周して第１基準信号とし、第
２のＰＬＬ周波数シンセサイザ回路は、入力された基準
クロックを位相シフト手段により位相をシフトさせてか
ら分周して第２基準信号とし、第１基準信号と第２基準
信号との位相差を一定とすることを特徴とするものであ
る。

【００１８】前記位相シフト手段は、入力信号の位相を
反転する位相反転回路であってもよいし、入力信号の位
相を遅延する位相遅延回路であってもよい。

【００１９】以上の構成により本発明は、第１基準信号
と第２基準信号との位相差を基準クロックの周期に基づ
いて一定とする構成であるので、第１基準信号に基づい
て発振周波数信号を生成する第１ＰＬＬ周波数シンセサ
イザ回路１７においては、第２基準信号との結合による
スプリアスの影響を防止することが可能である。

【００２０】また、第２基準信号を基準クロックの位相
をシフトした位相シフト信号を分周して生成しているた
め、例えば第１のＰＬＬ周波数シンセサイザ回路の分周
値を変更する必要が生じた場合においても、第２のＰＬ
Ｌ周波数シンセサイザ回路の分周値を再設定する必要が
ない。そのため、従来のように、第１基準信号が変更に
なる度に第２基準分周器にリセットがかかることがな
く、第２基準分周器の出力である第２基準信号と第２比
較分周器の出力である第２比較信号との位相がずれる、
つまリロックがはずれるという問題は起きない。

【００２１】また、従来のように、第１のＰＬＬ周波数
シンセサイザ回路で分周された基準信号に基づいて、第
２のＰＬＬ周波数シンセサイザ回路の基準信号を生成す
るわけではないので、を第１基準信号の周波数が第２基
準信号の周波数の整数倍でなければならないという制約
はない。

【００２２】

【発明の実施の形態】以下、図１及び図２を参照して本
発明の実施の形態を説明する。図１は本発明を適用した
デュアルＰＬＬ周波数シンセサイザ回路のブロック図で
あり、図２は図１のデュアルＰＬＬ周波数シンセサイザ
回路の各部の信号波形を示す波形図である。図におい
て、デュアルＰＬＬ周波数シンセサイザ回路１は、ＴＣ
ＸＯ（温度補償型水晶発振器）２と、ＣＰＵ１６と、第
１ＰＬＬ周波数シンセサイザ回路１７と、第２ＰＬＬ周
波数シンセサイザ回路１８とから構成される。第１ＰＬ
Ｌ周波数シンセサイザ回路１７は、第１基準分周器３
と、第１位相比較器４と、第１チャージポンプ５と、第
１ＬＰＦ（ローパスフィルタ）６と、第１ＶＣＯ（電圧
制御発振器）７と、第１比較分周器８とから構成され
る。第２ＰＬＬ周波数シンセサイザ回路３６は、位相反
転回路９と、第２基準分周器１０と、第２位相比較器１
１と、第２チャージポンプ１２と、第２ＬＰＦ（ローパ
スフィルタ）１３と、第２ＶＣＯ（電圧制御発振器）１
４と、比較分周器１５とから構成される。

【００２３】ＣＰＵ１６は、第１基準分周器３、第１比
較分周器８、第２基準分周器１０、及び第２比較分周器
１５に、夫々分周値を設定するための分周制御信号を出
力する。ＴＣＸＯ２は、基準クロックｆｔｃｘｏを生成
し、第１基準分周器３及び位相反転回路９に供給する。

【００２４】第１ＰＬＬ周波数シンセサイザ回路１７で
は、第１基準分周器３は、ＣＰＵ１６から出力される分
周制御信号に応じて、分周値Ｎ（Ｎは２以上の自然Ｃ
数）で基準クロックｆｔｃｘｏをＮ分周した図２（Ｃ）
の如き第１基準信号ｆｓ１（＝ｆｔｃｘｏ／Ｎ）を生成
して、第１位相比較器４に供給する。第１位相比較器４
は、第１基準分周器３から出力される第１基準信号ｆｓ
１と、第１比較分周器８から出力される第１比較信号ｆ
ｒ１との位相を比較し、第１位相差信号を出力する回路
である。具体的には、第１基準信号ｆｓ１に対して第１
比較信号ｆｒ１の位相が遅れているときは、位相差に応
じたパルス幅のパルスをＵＰ信号として次段の第１チャ
ージポンプ５に供給する。一方、第１基準信号ｆｓに対
して第１比較信号ｆｒ１の位相が進んでいるときには、
位相差に応じたパルス幅のパルスをＤＯＷＮ信号とし
て、次段の第１チャージポンプ５に供給する。

【００２５】第１チャージポンプ５は、第１位相比較器
４から出力されるＵＰ信号に応じた正の電圧を、あるい
はＤＯＷＮ信号に応じた負の電圧を、位相差電圧として
第１ＬＰＦ６に出力する。また、第１チャージポンプ５
は、ＵＰ信号及びＤＯＷＮ信号の非存在時はハイ・イン
ピーダンス状態を保つ。第１ＬＰＦ６は、例えばＲＣ回
路等の平滑化回路からなり、第１チャージポンプ５から
供給される位相差電圧の時間変動分を平均して蓄積し、
直流の制御電圧（第１直流電圧信号）を生成して第１Ｖ
ＣＯ７に出力する。

【００２６】第１ＶＣＯ７は、第１ＬＰＦ６から供給さ
れる第１直流電圧信号に応じた第１発振周波数信号ｆｖ
ｃｏ１（＝（Ｒ／Ｎ）×ｆｔｃｘｏ）を図示しないミキ
サ回路等に供給するとともに、第１比較分周器８にフィ
ードバックする。第１比較分周器８は、ＣＰＵ１６から
供給される分周制御信号に応じて、分周値Ｒで第１発振
周波数信号ｆｖｃｏ１をＲ分周した第１比較信号ｆｒｌ
（＝ｆｖｃｏ１／Ｒ）を第１位相比較器４に供給する。

【００２７】一方、第２ＰＬＬ周波数シンセサイザ回路
１８では、位相反転回路９は、図２（Ａ）に示すよう
に、ＴＣＸＯ２から供給される基準クロックｆｔｃｘｏ
の位相を反転させて、図２（Ｂ）に示すように、位相シ
フト信号ｆｔｃｘｏ’を生成し、第２基準分周器１０に
供給する。第２基準分周器１０は、ＣＰＵ１６から出力
される分周制御信号に応じて、図２（Ｄ）に示すよう
に、分周値Ｍ（Ｍは２以上の自然数）で位相シフト信号
ｆｔｃｘｏ’をＭ分周した第２基準信号ｆｓ２（＝ｆｔ
ｃｘｏ’／Ｍ）を生成して第２位相比較器１に供給す
る。ここで、図２に示すように、第１基準信号ｆｓ１と
第２基準信号ｆｓ２との位相差は常に一定で、ｆｔｃｘ
ｏの半分の周期となっている。

【００２８】第２位相比較器１５に、第２基準分周器１
０から出力される第２基準信号ｆｓ２と、第２比較分周
器１５から出力される第２比較信号ｆｒ２との位相を比
較し、第２位相差信号を出力する回路である。具体的に
は、第２基準信号ｆｓ２に対して第２比較信号ｆｒ２の
位相が遅れているときは、位相差に応じたパルス幅のパ
ルスをＵＰ信号として、次段の第２チャージポンプ１２
に供給する。一方、第２基準信号ｆｓ２に対して第２比
較信号ｆｒ２の位相が進んでいるときには、位相差に応
じたパルス幅のパルスをＤＯＷＮ信号として、次段の第
２チャージポンプ１２に供給する。

【００２９】第２チャージポンプ１２は、第２位相比較
器１１から出力されるＵＰ信号に応じた正の電圧を、あ
るいはＤＯＷＮ信号に応じた負の電圧を、位相差電圧と
して第２ＬＰＦ１３に出力する。また、第２チャージポ
ンプ１２は、ＵＰ信号及びＤＯＷＮ信号の非存在時はハ
イ・インピーダンス状態を保つ。第２ＬＰＦ１３は、例
えばＲＣ回路等の平滑化回路からなり、第２チャージポ
ンプ１２から供給される位相差電圧の時間変動分を平均
して蓄積し、直流の制御電圧（第２直流電圧信号）を生
成して第２ＶＣＯ１４に出力する。第２ＶＣＯ１４は、
第２ＬＰＦ１３から供給される第２直流電圧信号に応じ
た第２発振周波数信号ｆｖｃｏ２（＝（Ｌ／Ｍ）×ｆｔ
ｃｘｏ’）を図示しないミキサ回路等に供給するととも
に、第２比較分周器１５にフイードバックする。

【００３０】第２比較分周器１５は、ＣＰＵ１６から供
給される分周制御信号に応じて、分周値Ｌで第２発振周
波数信号ｆｖｃｏ２をＬ分周した第２比較信号ｆｒ２
（＝ｆｖｃｏ２／Ｌ）を第２位相比較器１１に供給す
る。基準信号クロックｆｔｃｘｏの位相をシフトした位
相シフト信号ｆｔｃｘｏ’を分周して第２基準信号ｆｓ
２を生成し、第１基準信号ｆｓ１と第２基準信号ｆｓ２
との位相差をｆｔｃｘｏの半分の周期で一定とする構成
であるので、第１基準信号ｆｓ１に基づいて第１発振周
波数信号ｆｖｃｏ１を生成する第１ＰＬＬ周波数シンセ
サイザ回路１７においては、第２基準信号ｆｓ２との結
合によるスプリアスの影響を防止することが可能であ
る。

【００３１】つまり、携帯電話やＰＨＳ等で使用する場
合、基準クロックｆｔｃｘｏは１０ＭＨｚ〜２０ＭＨｚ
であるから基準クロックｆｔｃｘｏの１クロック分は５
０ｎｓ〜１００ｎｓ程度である。従って、基準クロック
ｆｔｃｘｏの半分の周期は最低でも２５ｎｓ程度である
ため、第２ＰＬＬ周波数シンセサイザ回路１８の第２基
準信号ｆｓ２のスプリアスが第１ＰＬＬ周波数シンセサ
イザ回路１７のｆｓ１に影響を与えることはない。さら
に、第２基準信号ｆｓ２を基準クロックｆｔｃｘｏの位
相をシフトした位相シフト信号ｆｔｃｘｏ’を分周して
生成しているため、ＣＰＵ１６により第１基準分周器３
の分周値を変更する必要が生じた場合（例えば受信時と
送信時で第１基準信号ｆｓ１が異なる可能性はある）に
おいても、第２基準分周器１０の分周値を再設定する必
要がない。そのため、第１基準信号ｆｓ１が変更になる
度に第２基準分周器１０にリセットがかかることがな
く、第２基準分周器１０の出力である第２基準信号ｆｓ
２と第２比較分周器１１の出力である第２比較信号ｆｒ
２との位相がずれる、つまリロックがはずれるという問
題は起きない。

【００３２】図４において、第１基準信号ｆｓ１及び第
２基準信号ｆｓ２はデューティー５０：５０（Ｌｏｗ期
間とＨｉｇｈ期間が同じ）になっているが、一般的にＰ
ＬＬ周波数シンセサイザ回路に使用する位相比較器は入
力信号の立ち上がりもしくは立ち下がりのみ見るため、
基準分周器及び比較分周器の出力のデューティーを余分
な回路を付加して５０：５０にする必要がない。

【００３３】例えば、デューティーが５０：５０となら
ない場合を考えてみる。図５は夫々の基準分周器を最も
簡単な構成とした場合の動作を示してあり、図５（Ａ）
に示すような基準クロックｆｔｃｘｏを入力としたと
き、図５（Ｂ）に示すように、第１基準分周器２２の出
力ｆｓ１は、入力信号である基準クロックｆｔｃｘｏの
１クロック分、Ｈｉｇｈとなる。図５（Ｄ）に示すよう
に、第２基準信号ｆｓ２は入力信号である位相シフト信
号ｆｓ１’の１クロック分、Ｈｉｇｈとなる。従って、
第１基準信号ｆｓ１と第２基準信号ｆｓ２の位相差は、
基準クロックｆｔｃｘｏの１クロック分となる。

【００３４】ここで、携帯電話やＰＨＳ等で使用する場
合、基準クロックｆｔｃｘｏは１０ＭＨｚ〜２０ＭＨｚ
程度であるから、基準クロックｆｔｃｘｏの１クロック
分は５０ｎｓ〜１００ｎｓ程度である。第２ＰＬＬ周波
数シンセサイザ回路３７の第２基準信号ｆｓ２のスプリ
アスが第１ＰＬＬ周波数シンセサイザ回路３６の第１基
準信号ｆｓ１に影響を与える場合、第１基準信号ｆｓ１
と第２基準信号ｆｓ２の位相差は、１ｎｓ以下である。
従って、携帯電話やＰＨＳ等で使用する場合、第１基準
信号ｆｓ１と第２基準信号ｆｓ２の位相差は最低でも５
０ｎｓであるから、第２ＰＬＬ周波数シンセサイザ回路
３７の第２基準信号ｆｓ２のスプリアスが第１ＰＬＬ周
波数シンセサイザ回路３６のスプリアスに影響を与える
ことはない。

【００３５】したがって、図５に示すように、第１基準
信号ｆｓ１と第２基準信号ｆｓ２の位相差を最大にする
ため、夫々の基準分周器の出力をデュティー５０：５０
にする必要がなく、該位相差は基準クロックｆｔｃｘｏ
の１クロック分で十分である。図２に示すように、デュ
アルＰＬＬ周波数シンセサイザ回路１にあっては、基準
分周器３，１０及び比較分周器８，１５の出力のデュー
ティーを５０：５０にする必要がないため、余分な回路
を付加することもなく構成が簡単となる。

【００３６】なお、上述した実施の形態においては、位
相シフト手段として位相反転回路９を使用し、基準クロ
ックｆｔｃｘｏの位相を反転し位相シフト信号ｆｔｃｘ
ｏ’を生成したが、本発明はこれに限るものではなく、
例えばインバータ回路等を利用する遅延回路によって、
基準クロックｆｔｃｘｏの位相をずらすことにより位相
シフト信号ｆｔｃｘｏ’を生成しても可能であることは
明らかである。

【００３７】

【発明の効果】以上説明したように、本発明は、２つの
ＰＬＬ周波数シンセサイザ回路で構成されるデュアルＰ
ＬＬ周波数シンセサイザ回路において、基準クロックを
位相シフトする位相シフト手段を第２のＰＬＬ周波数シ
ンセサイザ回路が備えて、位相シフトされたクロックか
ら基準信号を生成することにより、他方のＰＬＬ周波数
シンセサイザ回路で発生するスプリアスが、一方のＰＬ
Ｌ周波数シンセサイザ回路に影響を及ぼすことを簡単な
構成で防止できる。

【図面の簡単な説明】

【図１】本発明に係るデュアルＰＬＬ周波数シンセサイ
ザ回路のブロック図である。

【図２】図１のデュアルＰＬＬ周波数シンセサイザ回路
の各部の動作を示すタイムチャートである。

【図３】従来のデュアルＰＬＬ周波数シンセサイザ回路
のブロック図である。

【図４】図３の従来のデュアルＰＬＬ周波数シンセサイ
ザ回路の各部の動作を示す第１のタイムチャートであ
る。

【図５】図３の従来のデュアルＰＬＬ周波数シンセサイ
ザ回路の各部の動作を示す第２のタイムチャートであ
る。

【符号の説明】

１デュアルＰＬＬ周波数シンセサイザ回路２ＴＣＸＯ３第１基準分周器４第１位相比較器５第１チャージポンプ６第１ＬＰＦ７第１ＶＣＯ８第１比較分周器９位相反転回路１０第２基準分周器１２第２チャージポンプ１３第２ＬＰＦ１４第２ＶＣＯ１５第２比較分周器１６ＣＰＵ１７第１ＰＬＬ周波数シンセサイザ回路１８第２ＰＬＬ周波数シンセサイザ回路

Claims

【特許請求の範囲】

【請求項１】基準クロックを発生する基準クロック発
生手段と、該基準クロックを分周して生成した基準信号
に基づいて異なる２種類の周波数信号を生成する第１お
よび第２のＰＬＬ周波数シンセサイザ回路とからなるデ
ュアルＰＬＬ周波数シンセサイザ回路において、前記基準クロックを、前記第１および第２のＰＬＬ周波
数シンセサイザ回路にそれぞれ入力し、第１のＰＬＬ周波数シンセサイザ回路は、入力された基
準クロックを分周して第１基準信号とし、第２のＰＬＬ周波数シンセサイザ回路は、入力された基
準クロックを位相シフト手段により位相をシフトさせて
から分周して第２基準信号とし、第１基準信号と第２基準信号との位相差を一定とするこ
とを特徴とするデュアルＰＬＬ周波数シンセサイザ回
路。
【請求項２】前記位相シフト手段は、入力信号の位相
を反転する位相反転回路であることを特徴とする請求碩
１に記載のデュアルＰＬＬ周波数シンセサイザ回路。
【請求項３】前記位相シフト手段は、入力信号の位相
を遅延する位相遅延回路であることを特徴とする請求項
１に記載のデュアルＰＬＬ周波数シンセサイザ回路。