JPH10126263A - 周波数シンセサイザ装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速に周波数を切り替えられる周波数シンセ
サイザ装置を提供する。 【解決手段】 電圧制御発振器１と、この電圧制御発振
器１の出力の周波数を分周した信号を比較して、その位
相差をローパスフィルタ５を介して電圧制御発振器１に
出力する位相比較器４を備え、電圧制御発振器１の出力
の周波数を変更する場合に、初めは比較周波数を高くし
て、ほぼ引き込んだ時点で、比較周波数を低くする周波
数シンセサイザ装置において、電圧制御発振器の出力の
周波数を分周する第１可変分周器２の分周比を小数点以
下の値を含むように制御する分周比制御回路９を設け
る。これにより可変分周器の設定分周比ステップを極め
て細かくできるので、比較周波数の切り替えの前後で電
圧制御発振器１の出力の周波数誤差を小さくでき、高速
引き込みを可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信分野など幅広
い分野において、希望周波数の信号を作り出すために使
用される周波数シンセサイザ装置に関し、特に引き込み
時において比較周波数を切り替えて高速引き込みを可能
にしたものである。

【０００２】

【従来の技術】周波数シンセサイザ装置は、例えば通信
装置の場合、基準発振器の信号から任意の周波数の搬送
波を作り出すために使用される。

【０００３】従来の周波数シンセサイザ装置は、図７に
示すように、入力電圧に応じた周波数の信号を発振する
電圧制御発振器(以下、ＶＣＯという)１と、外部より設
定される分周比を制御信号(ＳＷ)に基づいて選択し出力
する第１のセレクタ６および第２のセレクタ７と、セレ
クタ６の出力する分周比に基づいてＶＣＯ１の出力信号
(ｆvco)の周波数を分周する第１可変分周器２と、セレ
クタ７の出力する分周比に基づいて基準信号源の出力信
号ｆrefの周波数を分周する第２可変分周器３と、第１
可変分周器２の出力信号と第２可変分周器３の出力信号
との位相を比較して位相差を出力する位相比較器４と、
位相比較器４の出力を平均化するローパスフィルタ(以
下、ＬＰＦという)５とを備えており、ＬＰＦ５の出力
信号がＶＣＯ１に入力される。

【０００４】この種の周波数シンセサイザ装置は、特開
平２−２４６２４３号公報に記載されているように、引
き込み時(制御信号により分周比を変更してからＶＯＣ
１の出力が安定するまでの間のことをいう)は、比較周
波数(第２可変分周器３の出力信号(ｆcomp)の周波数)を
高くしてループの応答性を高めて、急速にｆvcoを目標
周波数に近づけ、ほぼ引き込んだところで、比較周波数
を下げて目標周波数で安定するようにしている。

【０００５】すなわち、引き込み時に、第１可変分周器
２は、ｆvcoを分周比Ｍで分周した信号(ｆdiv)を出力
し、第２可変分周器３は、ｆrefを分周比Ｒで分周した
信号(ｆcomp)を出力する。位相比較器４は、ｆcompとｆ
divの位相を比較して位相差を出力する。位相比較器４
の出力信号は、ＬＰＦ５で平均化された後にＶＣＯ１の
制御電圧端子に入力され、ＶＣＯ１は、制御電圧に加わ
る電圧に応じて、出力する信号の周波数を変化させる。
この信号は外部に出力されるとともに、第１可変分周器
２のフィードバックループに入力し、ｆcompとｆdivの
周波数および位相を一致させるように動作する。

【０００６】そして、ｆcompとｆdivの周波数および位
相がほぼ一致したら、制御信号ＳＷにより、第１可変分
周器２および第２可変分周器３に設定している分周比を
切り替える(ここではＳ倍とする)。この後、周波数が１
／Ｓ倍されたｆcomp’とｆdiv’の周波数および位相が
一致したところでＶＣＯ１の出力信号は安定する。

【０００７】引き込み時のｆvcoは(数１)のようにな
る。

【０００８】

【数１】ｆvco＝Ｍ×ｆcomp 安定時のｆvcoは(数２)のようになる。

【０００９】

【数２】ｆvco＝Ｍ’×ｆcomp’ （但し、Ｍ’＝Ｍ×Ｓ、ｆcomp／Ｓ） また、図８は従来の他の周波数シンセサイザ装置の構成
を示すブロック図である。図８に示す周波数シンセサイ
ザ装置は、図７の周波数シンセサイザ装置に対し、ｆvc
oを予め設定された一定の分周比Ｑで分周しかつ出力信
号を第１可変分周器２へ入力する固定分周器８が設けら
れたものである。

【００１０】この構成の場合、第１可変分周器２に比べ
て比較的構成の簡単な固定分周器８を挿入することによ
り、第１可変分周器２の動作周波数が１／Ｑ倍になるの
で、消費電力が図７の構成に比較して少なくなる。特
に、ｆvcoが１ＧＨz程度の携帯電話等の無線通信装置で
使用される周波数シンセサイザ装置のように、ｆvcoの
周波数が高くなるほどこの効果は大きい。

【００１１】この構成における引き込み時のｆvcoは(数
３)のようになる。

【００１２】

【数３】ｆvco＝Ｑ×Ｍ×ｆcomp 安定時のｆvcoは(数４)のようになる。

【００１３】

【数４】ｆvco＝Ｑ×Ｍ’×ｆcomp’ (但し、Ｍ’＝Ｍ×Ｓ、ｆcomp’＝ｆcomp／Ｓ)

【００１４】

【発明が解決しようとする課題】図７に示した周波数シ
ンセサイザ装置において、所望の設定周波数間隔(ｆste
p)を得るためには、(数２)のおける安定時の比較周波数
は(数５)のように設定する。

【００１５】

【数５】ｆcomp’＝ｆstep これより、(数１)は(数６)のようになる。

【００１６】

【数６】ｆvco＝Ｍ×Ｓ×ｆstep したがって、引き込み時においては、ｆvcoがＳ×ｆste
p刻みでしか設定できないため、ｆvcoによっては、引き
込み時と安定時とで目標周波数が異なる場合がある。こ
のような場合は、比較周波数を切り替えたときにｆcom
p’とｆdiv’で誤差が生じてしまうため、引き込み時間
を十分に短縮できないという問題がある。

【００１７】また、図８に示した周波数をシンセサイザ
装置において、所望の設定周波数間隔(ｆstep)を得るた
めには、(数４)における安定時の比較周波数は(数７)の
ように設定する。

【００１８】

【数７】ｆcomp’＝ｆstep／Ｑ これより、(数３)は(数８)のようになる。

【００１９】

【数８】ｆvco＝Ｍ×Ｓ×ｆstep／Ｑ この場合も図７の場合と同様に考えられ、引き込み時に
おいては、ｆvcoがＳ×ｆstep／Ｑ刻みでしか設定でき
ないため、ｆvcoによっては、引き込み時と安定時とで
目標周波数が異なる場合がある。このような場合は、比
較周波数を切り替えたときにｆcomp’とｆdiv’で誤差
が生じてしまうため、引き込み時間を十分に短縮できな
いという問題がある。

【００２０】さらに、図７の構成の場合と比べて比較周
波数が１／Ｑ倍となるため、実質的に図７の構成よりも
引き込み時間が長くなってしまうという問題もある。

【００２１】ところで、今までの説明は、ｆcompとｆdi
vの位相が一致したところで周波数シンセサイザ装置が
安定するように動作する位相比較器を用いた場合のもの
であった。そこで、図９は位相比較器の別の構成を示す
回路図であり、50は位相比較器を示し、この位相比較器
50には、ｆcompの周波数を２分周する２分周器51と、ｆ
divの周波数を２分周する２分周器52と、２分周器51と
２分周器52との出力の排他的論理和をとる排他的論理和
回路(以下、ＥＸＯＲゲートという)53とが備えられてい
る。そして、位相比較器50の出力(ＰＤout)はＬＰＦ５
を通過し、その平均電圧でＶＣＯ１の周波数を制御す
る。すなわち、ＰＤoutのデューティ比がＶＣＯ１の周
波数を決定する。

【００２２】図10は、ＳＷ信号により分周比を切り替え
る前後のタイミングチャートを示している。ＳＷ信号が
Ｌｏｗレベル(Ｌレベル)からＨｉレベル(Ｈレベル)に切
り替わったら分周比をＳ倍(図10では４倍にしている)に
変更するものとする。図10で、ＳＷがＬレベルの区間に
おいてＰＤoutはデューティ比が50％で安定しており、
周波数シンセサイザ装置は引き込み動作をほぼ完了して
いる。ここでＳＷをＨレベルにしてセレクタ６とセレク
タ７の出力する分周比をＳ倍に変更する。ＳＷがＨレベ
ルに変化してから最初のｆcompのエッジ(3)で、Ｓ倍さ
れた分周比が第２可変分周器３に設定され、この時点か
らＳ倍された分周比での分周を開始し、その後ｆcompの
エッジ(4)を出力する。また、第１可変分周器２は、Ｓ
ＷがＨレベルに変化してから最初のｆdivのエッジ(3)
で、Ｓ倍された分周比が設定され、この時点からＳ倍さ
れた分周比での分周を開始し、その後ｆdivのエッジ(4)
を出力する。

【００２３】このように、排他的論理和回路型の位相比
較器50を用いた場合は、ＳＷが変化する前後においてＰ
Ｄoutのデューティ比が大きく変化するため、目標周波
数とほぼ一致していたＶＣＯ１の周波数を大きく変化さ
せてしまい、結果として引き込み時間を長くするという
問題がある。

【００２４】本発明は、このような従来の問題を解決す
るもので、可変分周器を等価的に小数点以下を含む分周
比で動作させることで、比較周波数を切り替えた時に、
ｆcomp’とｆdiv’との誤差を小さくし、高速引き込み
が可能な周波数シンセサイザ装置を提供することを課題
としている。

【００２５】

【課題を解決するための手段】上記課題を解決達成する
ための本発明は、入力電圧に応じた周波数の信号を発振
する電圧制御発振器と、この電圧制御発振器の出力信号
を入力し、前記電圧制御発振器の出力信号の周波数を分
周する第１可変分周器と、基準信号源の出力信号の周波
数を分周する第２可変分周器と、前記第１可変分周器お
よび第２可変分周器からの出力信号を入力し、位相を比
較して、その位相差をローパスフィルタを介して前記電
圧制御発振器に出力する位相比較器とを備え、前記電圧
制御発振器の出力信号の周波数を変更するときに、前記
第１可変分周器の出力周波数と前記第２可変分周器の出
力周波数とを同じ割合で下げるように、前記第１可変分
周器および第２可変分周器に設定する分周比を切り替え
る手段とを有する周波数シンセサイザ装置において、前
記第１可変分周器の分周比が時間的に変化しかつその時
間平均の値が小数点以下の値を含むように制御する分周
比制御回路を備えたものであり、このような構成によ
り、比較周波数の切り替えの前後で、位相比較器の２つ
の入力にほとんど誤差を生じず、高速引き込みができる
という作用を有する。

【００２６】また、前記電圧制御発振器の出力信号の周
波数を予め設定された分周比で分周し、前記第１可変分
周器へ出力する固定分周器を備えた構成としたものであ
り、このような構成により、消費電力が少なく、さら
に、固定分周器を設けているにもかかわらず比較周波数
を固定分周比分の１倍になくともよいという作用を有す
る。

【００２７】また、前記位相比較器を、前記第１可変分
周器および第２可変分周器の出力信号を入力して排他的
論理和を出力する排他的論理和回路から構成し、前記第
１可変分周器および第２可変分周器の出力周波数を変更
する前後において、前記位相比較器の出力信号のデュー
ティ比が変化しないように、前記第１可変分周器の動作
を一時的に停止させるように構成したものであり、前記
第１可変分周器の出力周波数を変更する前後で、前記位
相比較器が出力する信号のデューティ比がほとんど変化
せず、安定に定常状態に引き込むことができるという作
用を有する。

【００２８】また、前記位相比較器の出力信号のパルス
幅を前記基準信号源の出力信号でカウントする第１カウ
ンタ回路と、前記第１可変分周器の出力周波数を１／Ｓ
倍に変更する際に、前記第１カウンタ回路のカウント値
に応じて、前記基準信号源の周波数の１／Ｓ倍の周波数
の信号をカウントする第２カウンタ回路と、前記第２カ
ウンタ回路がカウントしている間、前記第１可変分周器
の動作を停止する手段を備えたものであり、このような
構成により、安定に定常状態に引き込むことができると
いう作用を有する。

【００２９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。なお、図７に示す従来技術
における部材と同一の部材には同一の符号を付すことで
詳細な説明は省略した。

【００３０】図１は本発明の第１実施形態における周波
数シンセサイザ装置の回路構成を示すブロック図であ
り、９は分周比制御回路を示す。分周比制御回路９の出
力する分周比に基づいて第１可変分周器２がＶＣＯ１の
出力信号(ｆvco)の周波数を分周し、その出力信号(ｆdi
v)は、位相比較器４に入力されると共に、分周比制御回
路９にフィードバックされる。さらに、分周比制御回路
９は、ｆdivをクロックとし、セレクタ６で設定される
データに基づき第１可変分周器２に設定する分周比を小
数点以下の値を含むように制御する。

【００３１】図２は分周比制御回路の構成の一例を示す
ブロック図であり、10はキャリー信号を出力するアキュ
ームレータ、11は、外部より設定されるデータＭとキャ
リー信号とを加算し、分周比として第１可変分周器２に
出力する加算器を示す。アキュームレータ10は、ｆdiv
をクロックとするレジスタ12と、加算器13とによって構
成され、加算器13は外部より設定されるデータＫを毎ク
ロック加算する。

【００３２】以下、動作について説明する。図２に示し
た分周比制御回路において、アキュームレータ10はデー
タＫずつ毎クロック加算する。アキュームレータ10がキ
ャリー信号を発生したら、加算器11により、データＭと
キャリー信号(１レベル)とを加算し、分周比として出力
する。すなわち、キャリー信号が発生していないときは
分周比Ｍが出力され、キャリー信号が発生すると分周比
Ｍ＋１が出力される。今、アキュームレータ10は、加算
器13の加算結果がＬを越えるとキャリー信号を出力する
ものとすると、ＬクロックではＬ／Ｋ回キャリー信号が
発生することになる。よって、Ｌクロックでの分周比の
変化の時間平均値Ｍaveは(数９)で表される。

【００３３】

【数９】 Ｍave ＝（Ｍ＋１）Ｋ／Ｌ＋（１−Ｋ／Ｌ） ＝Ｍ＋Ｋ／Ｌ ここで、Ｍ，Ｋ，Ｌはすべて整数なので、（数９）は小
数点以下を含む分周比を表している。また、引き込み時
のｆvcoは(数10)で表される。

【００３４】

【数１０】ｆvco ＝（Ｍ＋Ｋ／Ｌ）×ｆcomp さらに、安定時のｆvcoは(数11)で表される。

【００３５】

【数１１】ｆvco ＝（Ｍ'＋Ｋ'／Ｌ）×ｆcomp' 但し、Ｍ'＝Ｍ×Ｓ、Ｋ'＝Ｋ×Ｓ、ｆcomp'＝ｆcomp／
Ｓ なお、(数10)，(数11)においてｆvcoに設定可能な最小
の周波数分解能は、それぞれｆcomp／Ｌ、ｆcomp'／Ｌ
である。

【００３６】ここで、所望の設定周波数間隔(ｆstep)は
(数12)で表される。

【００３７】

【数１２】 ｆstep≫ｆcomp／Ｌ、または、ｆstep≫ｆcomp'／Ｌ すなわちＬを十分大きく設定することにより、比較周波
数切り替え時のｆcomp'とｆdivの誤差を小さくでき、引
き込み時間を十分短縮できる。

【００３８】また、定常時の比較周波数を低くできるの
で、位相比較器４や分周比制御回路９の動作周波数が下
がり、定常時の消費電力を低減できる。

【００３９】図３は本発明の第２実施形態における周波
数シンセサイザ装置の回路構成を示すブロック図であ
り、20は固定分周器を示し、第２実施形態における周波
数シンセサイザ装置は、図３に示すように、図１に示す
周波数シンセサイザ装置に対して、ｆvcoを一定の分周
比Ｑで分周し、出力信号を第１可変分周器２へ入力する
固定分周器20が設けられたものである。

【００４０】以下、動作について説明する。第１実施形
態と同じ要領で引き込み時のｆvcoを求めると、ｆvcoは
(数13)で表される。

【００４１】

【数１３】ｆvco ＝Ｑ×（Ｍ＋Ｋ／Ｌ）×ｆcomp また、安定時のｆvcoは(数14)で表される。

【００４２】

【数１４】ｆvco ＝Ｑ×（Ｍ'＋Ｋ'／Ｌ）×ｆcomp' 但し、Ｍ'＝Ｍ×Ｓ、Ｋ'＝Ｋ×Ｓ、ｆcomp'＝ｆcomp／
Ｓ (数13),(数14)においてｆvcoに設定可能な最小の周波数
分解能は、それぞれＱ×ｆcomp／Ｌ、Ｑ×ｆcomp'／Ｌ
である。

【００４３】ここで、

【００４４】

【数１５】ｆstep≫Ｑ×ｆcomp／Ｌ、または、ｆstep≫
Ｑ×ｆcomp'／Ｌ となるようにＬを十分大きく設定すれば、比較周波数切
り替え時のｆcomp'とｆdivの誤差を小さくでき、引き込
み時間を十分短縮できる。

【００４５】このような構成により、第１実施形態と比
べると設定周波数分解能はＱ倍となるが、Ｌを大きく設
定することで極めて細かく周波数を設定できるため、従
来例のように比較周波数を１／Ｑ倍にする必要がなく、
引き込み特性を劣化させることはない。

【００４６】さらに、ｆvcoの周波数で動作するのは比
較的回路規模の小さい固定分周器のみで、回路規模の大
きい可変分周器の動作周波数が１／Ｑ倍されるため、消
費電力を少なくできる。また、これはｆvcoの周波数が
高いほど効果が大きい。

【００４７】図４は本発明の第３実施形態における周波
数シンセサイザ装置の回路構成を示すブロック図であ
り、30はデューティ比保持手段を示し、このデューティ
比保持手段30は、基準信号源の出力信号(ｆref)と制御
信号(ＳＷ)と位相比較器出力(ＰＤout)が入力されて第
１可変分周器２のカウントイネーブル信号(ＥＮ)を出力
するものである。すなわち、第３実施形態における周波
数シンセサイザ装置は、図１に示す第１実施形態の周波
数シンセサイザ装置に、デューティ比保持手段30を設
け、さらに、第１可変分周器２にＥＮがＨレベルのとき
にカウント動作を停止する機能を備えたものである。

【００４８】図５はデューティ比保持手段の回路構成を
示すブロック図であり、31は、ＰＤoutおよびｆrefを入
力し、ＰＤoutがＨレベルのときにｆrefを出力するＡＮ
Ｄゲート、32はＡＮＤゲート31の出力をカウントするカ
ウンタ、33はＰＤoutの立ち下がりエッジでカウンタ32
のカウント値を格納するレジスタ、34は、ＰＤoutを入
力し、ＰＤoutを遅延させＰＤoutがＬレベルのときにカ
ウンタ32をクリアする遅延手段、35はｆrefをＳ分周す
る分周器、36は、分周器35の出力およびｆrefを入力
し、分周器35の出力をＰＤoutがＨレベルのときに出力
するＡＮＤゲート、37は、ＡＮＤゲート36の出力をカウ
ントし、レジスタ33に格納されている値をカウントした
ときに発生するオーバーフロー信号(ＯＦ)で自分自身を
クリアするカウンタ、38は、ＳＷの立上りエッジでＨレ
ベルを出力し、カウンタ37のＯＦでクリアされるＤフリ
ップフロップ、39は、ＰＤoutの立上りエッジでＨレベ
ルを出力し、ＳＷがＬレベルのときにクリアされるＤフ
リップフロップ、40は、Ｄフリップフロップ38，39の出
力のＡＮＤをとり、出力がＨレベルのときはカウンタ37
にカウント動作させるとともにＥＮとして外部へ出力す
るＡＮＤゲートとを備えている。デューティ比保持手段
30は、符号31〜40に示す部材で構成されている。

【００４９】図６は信号ＳＷにより分周比を切り替える
前後の各出力信号を動作を示すタイミングチャートであ
る。以下、図４〜図６を用いて動作を説明する。ＳＷが
ＬレベルからＨレベルに切り替わったら分周比をＳ倍
(図10では４倍にしている)に変更するものとする。図６
でＳＷがＬレベルの区間においてＰＤoutはデューティ
比が50％で安定しており、周波数シンセサイザ装置は引
き込み動作をほぼ完了している。

【００５０】このときカウンタ32はＰＤoutのＨレベル
のパルス幅をカウントし、ＰＤoutの立ち下がりエッジ
でレジスタ33にカウント値を格納している。ここで、Ｓ
ＷをＨレベルにしてセレクタ６およびセレクタ７の出力
する分周比を変更する。ＳＷがＨレベルに変化してから
最初のｆcompのエッジ(3)で、Ｓ倍された分周比が第２
可変分周器３に設定され、この時点からＳ倍された分周
比での分周を開始する。その後、ｆcompのエッジ(4)を
出力する。

【００５１】また、ＳＷの立ち上がりエッジでＤフリッ
プフロップ38の出力はＨレベルになり、さらにＰＤout
の立ち上がりエッジでＤフリップフロップ39の出力がＨ
レベルになり、ＡＮＤゲート40によりＥＮがＨレベルに
なる。これにより、カウンタ37はｆrefの周波数をＳ分
周した信号をクロックとしてカウントを開始し、同時に
第１可変分周器２は動作を停止する。カウンタ37がオー
バーフロー信号を発生したら、カウンタ37自身をクリア
するとともにＤフリップフロップ38をクリアする。そし
て、ＥＮはＬレベルになりカウンタ37の動作を停止する
ともに第１可変分周器２の動作を再開させる。第１可変
分周器２は、その後ｆdivのエッジ(4)を出力し、ここで
分周比制御回路９を介し、Ｓ倍された分周比が設定され
る。

【００５２】このように構成したことにより、排他的論
理和回路型の位相比較器を用いた場合でも、ＳＷが変化
する前に目標周波数とほぼ一致していたＶＣＯ１の周波
数は変化することがなく、安定に定常状態に引き込むこ
とができる。

【００５３】なお、分周比制御回路９をアキュームレー
タと加算器で構成しているが、それに限るものではな
く、時間平均が小数点以下の値を含むように分周比を時
間的に変化させるような構成であれば、同様に実施可能
である。

【００５４】

【発明の効果】以上、説明したような構成された本発明
によれば、次に記載する効果を奏する。

【００５５】請求項１記載の構成によれば、周波数シン
セサイザ装置における設定周波数間隔を極めて小さくで
きるため、引き込み動作の過程で比較周波数を切り替え
た際に、その前後で位相比較器の２入力間すなわち第
１，第２可変分周器の出力信号における誤差を小さくで
き、その結果、高速に引き込むことができる。

【００５６】請求項２記載の構成によれば、固定分周器
を使用した場合でも、誤差を生じないばかりか比較周波
数を下げる必要がないので引き込み特性を損なうことは
ない。また、可変分周器の動作周波数が下がり消費電力
を低減できる。

【００５７】請求項３および請求項４記載の構成によれ
ば、排他的論理和回路型の位相比較器を用いた場合に
も、比較周波数を切り替える前後で位相比較器出力のデ
ューティ比を保持できるため、安定に定常状態に引き込
むことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における周波数シンセサ
イザ装置のブロック図である。

【図２】第１実施形態における分周比制御回路の構成の
一例のブロック図である。

【図３】本発明の第２実施形態における周波数シンセサ
イザ装置のブロック図である。

【図４】本発明の第３実施形態における周波数シンセサ
イザ装置のブロック図である。

【図５】第３実施形態におけるデューティ比保持手段の
構成の一例のブロック図である。

【図６】第３実施形態の動作を説明するタイミングチャ
ートである。

【図７】従来の周波数シンセサイザ装置のブロック図で
ある。

【図８】従来の別の周波数シンセサイザ装置のブロック
図である。

【図９】排他的論理和回路型の位相比較器の構成の一例
のブロック図である。

【図１０】図９の位相比較器におけるＳＷ信号により分
周比を切り替える前後の各出力信号の動作を示すタイミ
ングチャートである。

【符号の説明】

１…電圧制御発振器、 ２…第１可変分周器、 ３…第
２可変分周器、 ４，50…位相比較器、 ５…ローパス
フィルタ、 ６，７…セレクタ、 ８，20…固定分周
器、 ９…分周比制御回路、 10…アキュームレータ、
11，13…加算器、12，33…レジスタ、 30…デューテ
ィ比保持手段、 31，36，40…ＡＮＤゲート、 32，37
…カウンタ、 34…遅延手段、 35…分周器、 38，39
…Ｄフリップフロップ、 51，52…２分周器、 53…排
他的論理和回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力電圧に応じた周波数の信号を発振す
   る電圧制御発振器と、この電圧制御発振器の出力信号を
   入力し、前記電圧制御発振器の出力信号の周波数を分周
   する第１可変分周器と、基準信号源の出力信号の周波数
   を分周する第２可変分周器と、前記第１可変分周器およ
   び第２可変分周器からの出力信号を入力し、位相を比較
   して、その位相差をローパスフィルタを介して前記電圧
   制御発振器に出力する位相比較器と、前記電圧制御発振
   器の出力信号の周波数を変更するときに、前記第１可変
   分周器の出力周波数と前記第２可変分周器の出力周波数
   とを同じ割合で下げるように、前記第１可変分周器およ
   び第２可変分周器に設定する分周比を切り替える手段と
   を有する周波数シンセサイザ装置において、前記第１可
   変分周器の分周比が時間的に変化しかつその時間平均の
   値が小数点以下の値を含むように制御する分周比制御回
   路を備えたことを特徴とする周波数シンセサイザ装置。
2. 【請求項２】 前記電圧制御発振器の出力信号の周波数
   を予め設定された分周比で分周し、前記第１可変分周器
   へ出力する固定分周器を備えたことを特徴とする請求項
   １記載の周波数シンセサイザ装置。
3. 【請求項３】 前記位相比較器を、前記第１可変分周器
   および第２可変分周器の出力信号を入力して排他的論理
   和を出力する排他的論理和回路から構成し、前記第１可
   変分周器および第２可変分周器の出力周波数を変更する
   前後において、前記位相比較器の出力信号のデューティ
   比が変化しないように、前記第１可変分周器の動作を一
   時的に停止させることを特徴とする請求項１または２記
   載の周波数シンセサイザ装置。
4. 【請求項４】 前記位相比較器の出力信号のパルス幅を
   前記基準信号源の出力信号でカウントする第１カウンタ
   回路と、前記第１可変分周器の出力周波数を１／Ｓ倍に
   変更する際に、前記第１カウンタ回路のカウント値に応
   じて、前記基準信号源の周波数の１／Ｓ倍の周波数の信
   号をカウントする第２カウンタ回路と、前記第２カウン
   タ回路がカウントしている間、前記第１可変分周器の動
   作を停止する手段を備えたことを特徴とする請求項３記
   載の周波数シンセサイザ装置。