JP3548557B2 - フラクショナルｎ周波数シンセサイザ - Google Patents

Description

【０００１】
【発明が属する技術分野】
本発明は、フラクショナル制御を行う周波数シンセサイザに関し、特にＶＣＯ出力のスプリアスの低減を可能としたフラクショナル周波数シンセサイザに関する。
【０００２】
【従来の技術】
携帯電話機等の無線通信装置では、無線部の部品点数と消費電流の削減を図るため、一種類の周波数シンセサイザを用いて送受信の周波数チャンネル（ＣＨ）切り替えを行う方式が用いられる。
【０００３】
図２７は、従来の、整数分周を行う周波数シンセサイザを示し、（ａ）は基本構成を、（ｂ）は周波数スペクトルを示している。また、図中のカッコ内は、具体的な数値例を示している。同図（ａ）に示すように、周波数シンセサイザは、ＰＬＬ回路として構成され、位相比較回路１Ａと、チャージポンプ２Ａと、低域通過フィルタ（ＬＰＦ）３Ａと、電圧制御発振器（ＶＣＯ）４Ａと、分周数を整数で切り替えることが可能な分周回路５Ａとを備える。
【０００４】
位相比較回路１Ａは、周波数がｆｒｅｆである基準信号ＲＥＦと、ＶＣＯ（４Ａ）の出力信号を分周回路５Ａにより分周した比較信号ＳＩＧとを入力し、両者間の位相差を検出する。位相比較回路１Ａは、入力信号の位相差に応じたパルス幅を有する、遅れ又は進みの位相誤差信号を出力し、対応する出力端子を介してチャージポンプ２Ａに与える。チャージポンプ２Ａは、ＶＣＯ（４Ａ）の入力ノードの電圧値を制御し、その発振周波数を制御する。ここで、チャージポンプ２Ａは、遅れ又は進みの位相誤差信号に応じて、互いに極性が異なり、位相誤差信号のパルス幅に応じたパルス幅を有する電流信号ＣＰＯＵＴを出力し、高周波成分を除去するＬＰＦ（３Ａ）を介してＶＣＯ（４Ａ）の入力ノードの電荷量を、つまりその電圧値を制御する。ＶＣＯ（４Ａ）は、入力ノードの電圧値に応じた発振周波数で発振する。分周回路５Ａは、ＶＣＯ（４Ａ）の出力信号をＮ分周（Ｎは整数）した比較信号ＳＩＧを出力する。
【０００５】
周波数シンセサイザは、ＶＣＯ（４Ａ）の出力をＮ分周した比較信号ＳＩＧを位相比較回路１Ａにフィードバックし、基準信号ＲＥＦと、比較信号ＳＩＧとの位相が一致するとロックする。つまり、基準信号ＲＥＦと比較信号ＳＩＧとは同じ周波数（ｆｒｅｆ）の信号となり、ＶＣＯ（４Ａ）の出力信号は、ｆｒｅｆのＮ倍の周波数（Ｎ×ｆｒｅｆ）となる。このような周波数シンセサイザを用いて、例えば、使用周波数帯が１２８０ＭＨｚで、チャンネル間周波数が１００ｋＨｚである携帯電話機のチャンネル切り替えを実現する際には、分周数Ｎを１２８０１や１２８０２などに変更することにより、図２７（ｂ）に示すように、周波数がｆｒｅｆ（１００ｋＨｚ）の整数倍である複数の周波数チャンネルを切り替えて出力することができる。
【０００６】
上記した周波数シンセサイザでは、分周数が整数であるために、出力信号の周波数は、基準信号の周波数ｆｒｅｆの整数倍のみとなる。従って、複数の周波数チャンネルを切り替えて使用する際には、基準信号の周波数ｆｒｅｆを、チャンネル間の周波数差と同じ周波数に設定する必要がある。ここで、周波数シンセサイザがロックするまでの時間を短くしたい場合には、周波数シンセサイザのループ帯域を広く設定すれば良い。一方、安定したロック状態を得るためには、周波数シンセサイザの帯域を、基準信号の周波数ｆｒｅｆよりも十分狭く設定する必要がある。図２７の数値例のように、周波数チャンネル間隔が狭く、基準信号の周波数ｆｒｅｆが低い場合には、周波数シンセサイザのループ帯域を広くとることができず、従って周波数チャンネル切替を高速で行うことができない。
【０００７】
ここで、周波数が高い基準信号を使用して、狭い周波数チャンネル間隔の切り替えを実現する技術として、非整数の分周（分数分周）を行うフラクショナルＮ周波数シンセサイザが知られている。フラクショナルＮ周波数シンセサイザは、分周回路の分周比を、時間を区分して異なる分周数に切り替えることによって、時間平均的に非整数の分周を行い、基準信号の非整数倍の周波数を有する出力信号を得ることができる。多くの携帯電話機等では、このようなフラクショナルＮ周波数シンセサイザが使用される。
【０００８】
図２８は、従来のフラクショナルＮ周波数シンセサイザの構成を示している。フラクショナルＮ周波数シンセサイザは、分周回路５Ｂの分周数を信号列ｎによって時系列的に制御する分周数制御回路６Ｂを備え、分周回路５Ｂは、複数の分周数を切り替えて、時間平均的に非整数の分周を行う点で、図２７に示す周波数シンセサイザと相違する。
【０００９】
分周数制御回路６Ｂは、非整数の分周数の設定値（Ｎ＋Ｆ／Ｍ）（Ｎ、Ｍ：自然数、Ｆ：０以上の整数）を入力し、時系列的な分周数の信号列ｎを出力して、分周回路５Ｂをフラクショナル制御する。分周回路５Ｂは、信号列ｎに従って分周数を切り替えて分周動作をする。分周制御回路６Ｂが出力する信号列ｎは、例えば、ＮとＮ＋１の２値の組み合わせをとり、図２８中に示すように、Ｎ＝２００、Ｆ＝１、Ｍ＝６４に設定した場合には、６４回の分周のうち、Ｎ＝２００分周を（Ｍ−Ｆ）＝６３回、（Ｎ＋１）＝２０１分周をＦ＝１回実行する。この期間の平均分周数は、（２００×６３＋２０１×１）÷６４になり、分周回路５Ｂは、（２００＋１／６４）分周を行うのと等価になる。このため、チャンネル間の周波数が（１／Ｍ）×ｆｒｅｆとなる基準信号（図中の例では６．４ＭＨｚ）を使用でき、基準周波数を高く設定することによって、高速ロックが可能になる。
【００１０】
上記フラクショナルＮ周波数シンセサイザでは、周期的にＮ、Ｎ＋１の分周数の切り替えが行われると、出力信号にスプリアス（パターンノイズ）が発生するが、分周数がランダム的に切り替わるときには、その発生が低く抑えられることが知られている。そこで、分周数制御回路６Ｂを、シグマ−デルタ変調器を用いて構成し、分周回路５Ｂに、その分周数がランダム的に変化するような信号列ｎを与えるようにする。このような分周数制御回路６Ｂは、フラクショナルＮ周波数シンセサイザに、パターンノイズを除去するノイズシェイピング効果を与える。
【００１１】
図２９は、ノイズシェイピング効果を有する分周数制御回路６Ｂの構成例を示す。分周数制御回路６Ｂは、遅延回路Ｄにより出力を入力に帰還するアキュムレータらなる、縦続接続された３段のシグマ−デルタ変調器１Ｃ、２Ｃ、３Ｃと、各シグマ−デルタ変調器の出力を直接又は遅延回路Ｄを介して加算する重み付け加算器４Ｃと、重み付け加算器４Ｃの出力とＮとを加算する加算器５Ｃとを備え、３段一次ＭＡＳＨを構成している。遅延回路Ｄは、各シグマ−デルタ変調器の動作タイミングを与えるクロック（図示せず）１サイクル分の遅延を付ける。
【００１２】
１段目のシグマ−デルタ変調器１Ｃは、所定の整数入力Ｆを、クロックのタイミング毎にアキユームレータで累積し、累積値がＭ以上になるとオーバーフロー信号を出力して、累積値をリセットする。つまり、Ｍクロックの間にＦ回だけオーバーフロー信号を出力し、そのときの重み付け加算器４Ｃの出力値を＋１にする。２段目及び３段目のシグマ−デルタ変調器２Ｃ、３Ｃの、それぞれのオーバーフロー出力は、その平均値が０になるように、重み付け加算器４Ｃの重みが設定される。例えば、３段目のシグマ−デルタ変調器３Ｃのオーバーフロー信号が出力されると、はじめのクロックサイクルでは値が＋１になり、次のクロックサイクルでは値が−２になり、更に次のクロックサイクルでは値が＋１になり、その時間平均値は０となる。つまり、シグマ−デルタ変調器２Ｃ、３Ｃは、重み付け加算器４Ｃの出力にランダム性を与え、その平均値に影響を与えない働きをする。
【００１３】
加算器５Ｃは、重み付け加算器４Ｃの出力に、Ｎを加算した時系列な信号列ｎを出力する。重み付け加算器４Ｃの出力は、Ｍクロック分の平均を取ると、上記した動作によりＦ／Ｍになり、加算器５Ｃの出力は（Ｎ＋Ｆ／Ｍ）になる。ここで、信号列ｎのとり得る値は、重み付け加算器４Ｃのマイナスの値を全て足した値から、プラスの値を全て足した値までの範囲にあり、重みつき加算器４Ｃの重みを図２９のように設定した場合には、Ｎ−３≦ｎ≦Ｎ＋４の範囲になる。
【００１４】
フラクショナルＮ周波数シンセサイザは、定常状態では比較信号ＳＩＧと基準信号ＲＥＦとの位相差が０付近でロックし、出力信号は、基準信号ＲＥＦの（Ｎ＋Ｆ／Ｍ）倍の周波数の信号となる。分周数制御回路６Ｂの構成を、上記したノイズシェイピング効果を有するものとすることにより、分周数はランダム的に変化し、出力信号中のパターンノイズの発生を抑制することができる。
【００１５】
なお特開平１０−１６３８６０号公報には、基準信号ＲＥＦと、比較信号ＳＩＧとの位相差が、ゼロの近傍の一定範囲にあるときには、位相差をゼロとみなす不感帯特性を有する位相比較回路と、ｎ分周回路（ｎは１以上の整数）とを使用したＰＬＬ回路で、基準信号ＲＥＦ又は比較信号ＳＩＧの何れか一方側に、変調回路を設け、位相同期状態において、不感帯特性により生じるＶＣＯ出力のジッタの発生を防止する技術が記載されている。
【００１６】
【発明が解決しようとする課題】
上述したように、フラクショナルＮ周波数シンセサイザでは、分周数Ｎ又はＮ＋１の切り替え動作を行うことに起因して発生するパターンノイズは、ノイズシェイピング効果を有する分周数制御回路等により、充分に抑制することが可能である。
【００１７】
しかし、フラクショナルＮ周波数シンセサイザでは、パターンノイズとは異なる、他のスプリアス雑音が発生するという現象が認められる。図３０は、フラクショナルＮ周波数シンセサイザの出力のスペクトラム特性を示している。スプリアス成分は、ＶＣＯ（４Ｂ）の出力信号の周波数ｆｖｃｏ＝（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆを中心にして、ｆｖｃｏと、基準信号ＲＥＦ（比較信号ＳＩＧ）のＮ高調波であるＮ×ｆｒｅｆ（又はＮ×ｆｓｉｇ）との差の周波数に相当する（Ｆ／Ｍ）×ｆｒｅｆの分だけ、上下に離れた位置に発生している。この例では、ｆｒｅｆ＝６．４ＭＨｚ、Ｎ＝２００、Ｍ＝６４、Ｆ＝１として、ｆｖｃｏ＝１２８０．１ＭＨｚを中心に、上下に（Ｆ／Ｍ）×ｆｒｅｆ＝１００ｋＨｚ離れた１２８０．０ＭＨｚ及び１２８０．２ＭＨｚにスプリアスが発生している。
【００１８】
上記したような、パターンノイズとは異なるスプリアス雑音の発生は、ＶＣＯ（４Ｂ）の出力信号の一部が、パッケージ又は基板の電源ラインや、アースライン、その他の回路などを介して位相比較回路１Ｂの入力側に回り込むことによって発生すると考えられる。スプリアス雑音は、周波数シンセサイザの雑音特性を劣化させるため好ましくない。しかし、このスプリアス雑音は、前述のパターンノイズとは本質的に異なる性質の雑音であり、従来のノイズシェイピング効果を与える分周数制御によっても除去することができない。
【００１９】
図３１は、周波数シンセサイザの出力信号と基準信号とのミキシングの様子を示し、（ａ）は整数分周の周波数シンセサイザの周波数特性を、（ｂ）はフラクショナルＮ周波数シンセサイザの周波数特性を示している。以下、図３１を参照して上記したスプリアス雑音の発生の原理について説明する。
【００２０】
整数分周の周波数シンセサイザでは、出力の周波数ｆｖｃｏは、前述のように、Ｎ×ｆｒｅｆになる。また、基準信号ＲＥＦの高調波成分も、同基準周波数ｆｒｅｆの整数倍（位相同期状態では、比較信号ＳＩＧの高調波成分もｆｒｅｆの整数倍であるが、ここでは基準信号ＲＥＦの関係を例として説明する）である。つまり、図３１（ａ）に示すように、基準信号と出力信号とは同じ周波数成分の信号であるといえる。従って、図２７に示す周波数シンセサイザで、位相比較回路（１Ａ）の入力側に、ＶＣＯ（４Ａ）の出力信号が回り込んでも、基準信号ＲＥＦとのミキシング結果として、スプリアスが生じるという問題は発生しない。
【００２１】
一方、非整数の分周を行うフラクショナルＮ周波数シンセサイザの場合は、前述のように、ＶＣＯ（４Ｂ）の出力信号の周波数ｆｖｃｏは、（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆになる。つまり、図３１（ｂ）に示すように、基準信号と出力信号とは異なる周波数成分の信号であるといえる。このため、位相比較回路１Ｂの入力側に、ＶＣＯ（４Ｂ）の出力信号が回り込むと、基準信号ＲＥＦとのミキシング結果としてスプリアスが発生する。このスプリアスは、前述のように、ｆｖｃｏと基準周波数のＮ高調波（＝Ｎ×ｆｒｅｆ）との差の周波数Δｆ＝（Ｆ／Ｍ）×ｆｒｅｆによって発生することが知られている。この周波数成分Δｆは、特にＦ／Ｍが０又は１に近い値のときには、同図（ｂ）に示すように低周波領域に存在しているため、フィルタにより除去することが困難であり、周波数成分ΔｆはそのままＶＣＯの制御信号に含まれることになる。このため、ｆｖｃｏを中心として、上下にΔｆだけ離れた位置のスプリアス雑音となる。
【００２２】
なお、特開平１０−１６３８６０号公報には、位相同期状態においても位相比較回路の位相比較出力が位相差ゼロ付近でゼロとなる不感帯特性を有することにより、前記不感帯で負帰還制御が働かずＶＣＯ出力にジッタが発生することを防止する旨が記載されている。しかし、このＰＬＬ回路は、分周回路がフラクショナル制御されるものではなく、継続的に整数ｎ（ｎは１以上）の分周を行うものであるから、前述の低周波成分の発生によるスプリアス雑音を除去するものではない。また、同公報記載のジッタと前述の低周波成分とは本質的に異なるものであることは前述したところから明らかである。
【００２３】
本発明は、上記問題を解消し、フラクショナル制御を行う周波数シンセサイザにおいて、ＶＣＯ出力が位相比較回路の入力側への回り込むことによって発生するスプリアス雑音を低減するフラクショナルＮ周波数シンセサイザを提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の視点のフラクショナルＮ周波数シンセサイザは、電圧制御発振器の発振出力を複数の分周数で切り替えて分周した信号を比較信号として出力する分周回路と、前記分周回路の分周数の時間平均を非整数値に制御する分周数制御回路と、基準信号と前記比較信号の位相比較結果を位相差信号として出力する位相比較回路とを備え、前記位相差信号に基づいて前記電圧制御発振器の発振周波数を制御するフラクショナルＮ周波数シンセサイザにおいて、所定周波数の周期性信号を、Ｔ周期（Ｔは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調して前記基準信号として前記位相比較回路に入力する変調手段を備えることを特徴とする。
【００２５】
本発明の第１の視点のフラクショナルＮ周波数シンセサイザでは、特にスプリアスが問題となる非整数部分の値が０又は１に近い値のとき、位相比較回路に入力される基準信号として、周期性信号に対して、基準信号の周波数のＮ高調波の周期の（２ｐ−１）／２倍（ｐは自然数）である所定変調幅だけ変調を加える基準信号を採用することにより、周波数シンセサイザの出力信号が位相比較回路の入力側に回り込んだ場合であっても、スプリアス成分となる周波数が、変調を加えないときに比して高い周波数となり、ローパスフィルタで容易に除去することができる。このため、スプリアスを減少させたフラクショナルＮ周波数シンセサイザが実現する。
【００２６】
また、本発明の第２の視点のフラクショナルＮ周波数シンセサイザは、電圧制御発振器の発振出力を複数の分周数で切り替えて分周した信号を出力する分周回路と、前記分周回路の分周数の時間平均を非整数値に制御する分周数制御回路と、前記分周回路の出力を比較信号とし該比較信号と基準信号の位相比較結果を位相差信号として出力する位相比較回路とを備え、前記位相差信号に基づいて前記電圧制御発振器の発振周波数を制御するフラクショナルＮ周波数シンセサイザにおいて、前記分周回路の出力を、Ｔ周期（Ｔは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調して前記比較信号として前記位相比較回路に入力する変調手段を備えることを特徴とする。
【００２７】
本発明の第２の視点のフラクショナルＮ周波数シンセサイザでは、位相比較回路に入力される基準信号側に代えて、比較信号として入力される信号に、所定変調幅の変調を加える。本構成によっても、基準信号側に変調を加えるのと同様に、スプリアスが低減されたフラクショナルＮ周波数シンセサイザが実現する。
【００２８】
本発明のフラクショナルＮ周波数シンセサイザでは、前記分周数制御回路の出力がＮ−ｎ１とＮ＋ｎ２（Ｎは自然数、ｎ１、ｎ２は０以上の整数）との間で変動し、ｎ１とｎ２の大きい方をＮ１とすると、前記２つの異なる加数が、―Ｎ１よりも小さい値と、＋Ｎ１よりも大きい値とから成る構成とすることができる。或いは、前記分周回路の分周数がＮ−ｎ１とＮ＋ｎ２との間で変動し、前記所定変調幅が、分周回路の入力側の周期×（ｎ１＋ｎ２）÷２の時間よりも大きくする構成を採用してもよい。
分周数制御回路は、分周回路のフラクショナル動作にノイズシェイピング効果を与えるために、設定された変動幅で分周数を増減する。その増減の幅がＮ−ｎ１≦ｎ≦Ｎ＋ｎ２であるとき、｜−ｎ１｜と｜＋ｎ２｜のうち大きい方をＮ１とすると、２つの異なる加数を、−Ｎ１よりも小さな値と、＋Ｎ１よりも大きな値とに設定する。又は、基準信号の変調幅を分周回路の入力側の周期×（ｎ１＋ｎ２）÷２の時間よりも大きな値に設定する。上記のように設定することで、基準信号と比較信号とが同じタイミングでエッジが立ち下がる又は立ち上がることがなくなり、両信号のミキシングが発生しない。このため、基準信号又は比較信号に加える変調幅が、基準信号の周波数のＮ高調波の周期の（２ｐ−１）／２倍（ｐは自然数）でなくても、スプリアスの発生を抑制することができる。
【００２９】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段は、前記周期性信号を入力し前記所定変調幅だけ遅延する遅延回路と、該遅延回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記周期性信号又は前記遅延回路の出力を選択するセレクタとを備える構成とすることができる。この場合、変調手段は、周期性信号の１周期毎に、周期性信号と、遅延回路により所定変調幅の変調を加えた信号とを交互に切り替えて出力する。このため、基準信号は、周期性信号のパルス１つおきに遅延が付けられた信号となる。
【００３０】
また、本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段は、前記分周回路の出力を入力し前記所定変調幅だけ遅延する遅延回路と、該遅延回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記分周回路の出力又は前記遅延回路の出力を選択して出力するセレクタとを備える構成とすることができる。基準信号側に代えて、比較信号に変調を加える場合には、変調手段は、分周回路の出力信号の１周期毎に、分周回路の出力信号と、遅延回路により所定変調幅の変調を加えた信号とを交互に出力する。このため、比較信号は、分周回路の出力信号のパルス１つおきに遅延の付けられた信号となる。
【００３１】
また、本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段は、前記周期性信号を２つの分周数の何れかで分周する周期性信号分周器と、該周期性信号分周器の分周数を、該周期性信号器の出力周期以上の周期毎に切り替える変調制御回路とを備え、前記周期性信号分周器から前記基準信号を出力することもできる。この場合、基準信号は、例えば周期性信号を、Ｔ周期に１回だけ２つの分周数を切り替えて分周する分周器で分周することで、所定変調幅の変調が加えられた信号となる。
【００３２】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調制御回路は、前記周期性信号分周器の出力を２分周するカウンタと、該カウンタの出力に依存して前記周期性信号分周器の分周数を切り替える切替手段とを備えることが好ましい。この場合、周期性信号分周器の分周数を、その出力側の１周期毎に制御することで、所定変調幅の変調が加えられた基準信号を生成する。
【００３３】
本発明のフラクショナルＮ周波数シンセサイザは、前記分周数制御回路に入力する非整数の値に依存して、前記周期性信号又は前記変調手段の変調出力の何れかを選択して前記基準信号とする選択回路を更に備えてもよく、又は、前記分周数制御回路に入力する非整数の値に依存して、前記変調手段の変調出力又は前記分周回路の出力の何れかを選択して前記比較回路に入力する選択回路を更に備えてもよい。
基準信号又は比較信号に、基準信号の周波数のＮ高調波の周期の（２ｐ−１）／２倍（ｐは自然数）の変調を加えることで、スプリアスの周波数成分は、変調を加える前と比較して、非整数の部分の値が０又は１に近い場合には、高い周波数帯にシフトし、非整数部分が１／２に近い値の場合には、低い周波数帯にシフトする。このため、非整数部分の値に応じて、変調した信号又は変調しない信号の何れかを選択することで、全ての非整数の範囲で、スプリアス成分の周波数を低い周波数とならないようにする。
【００３４】
本発明のフラクショナルＮ周波数シンセサイザでは、前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには前記変調出力を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには周期性信号を選択することが好ましい。
非整数値をＦ／Ｍとすると、０＜Ｆ／Ｍ＜１／４、及び、３／４＜Ｆ／Ｍ＜１の範囲では、所定変調幅の変調を加えた場合のスプリアス成分の周波数の方が、変調を加えない場合のスプリアス成分の周波数よりも高くなり、１／４＜Ｆ／Ｍ＜３／４の範囲では、変調を加えない場合のスプリアス成分の周波数の方が、所定変調幅の変調を加えた場合の周波数よりも高くなくなる。また、Ｆ／Ｍ＝１／４及びＦ／Ｍ＝３／４のときは、両者のスプリアス成分の周波数は、同じになる。選択回路は、非整数値が何れの範囲に属するかに応じて、所定変調幅の変調を加えた信号又は変調を加えない信号を選択し、スプリアス成分の周波数が低い値にならないようにする。
【００３５】
本発明のフラクショナルＮ周波数シンセサイザでは、前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには変調出力を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには比較信号を選択することが好ましい。
【００３６】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段を複数備え、前記分周数制御回路に入力する非整数の値に依存して該複数の変調手段の何れか１つを選択する選択回路を更に備えることができる。スプリアス成分の周波数は、変調幅に従って変化する。このため、変調幅を適切に設定した変調手段を複数用意し、非整数部分の値に応じて何れかの変調手段を選択することで、スプリアス成分の周波数が低い周波数とならないようにする。
【００３７】
本発明のフラクショナルＮ周波数シンセサイザでは、前記周期性信号又は基準信号の周波数をｆｒｅｆとすると、前記変調手段は、（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）の変調幅を有する少なくとも１つの第１の変調手段と、ｑ／（Ｎ×ｆｒｅｆ）（ｑ、Ｎは自然数）の変調幅を有する少なくとも１つの第２の変調手段とを含むことが好ましい。
少なくとも１つの変調手段の変調幅を基準信号の周波数のＮ高調波の周期の（２ｐ−１）／２倍（ｐは自然数）に設定し、少なくとも１つの変調手段の変調幅を基準信号の周波数のＮ高調波の周期の２ｑ倍（ｑは自然数）に設定し、これらを切り替えて使用する。これにより、非整数の値の全ての範囲でスプリアスの低減が可能になる。
【００３８】
本発明のフラクショナルＮ周波数シンセサイザでは、前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには第１の変調手段を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには前記第２の変調手段を選択することが好ましい。
非整数値をＦ／Ｍとすると、０＜Ｆ／Ｍ＜１／４、及び、３／４＜Ｆ／Ｍ＜１の範囲では、（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）の変調を加える第１の変調手段を使用する方が、ｑ／（Ｎ×ｆｒｅｆ）（ｑ、Ｎは自然数）の変調を加える第２の変調手段を使用するよりも、スプリアス成分の周波数が高くなり、１／４＜Ｆ／Ｍ＜３／４の範囲では、第２の変調手段を使用する方が、第１の変調手段を使用するよりも、スプリアス成分の周波数が高くなくなる。また、Ｆ／Ｍ＝１／４及びＦ／Ｍ＝３／４のときは、両者のスプリアス成分の周波数は、同じになる。選択回路は、非整数値が何れの範囲に属するかに応じて、第１又は第２の変調回路を選択し、スプリアス成分の周波数が低い値にならないようにする。
【００３９】
本発明のフラクショナルＮ周波数シンセサイザでは、前記非整数の分母が２^ｎ（ｎは２以上の整数）であり、前記選択回路は、該非整数の分子の最上位ビットと該最上位ビットの１つ下位のビットとの排他的論理和を選択制御信号とすることが好ましい。
非整数の値を分数で表現したとき、分母を２^ｎとすると、分子のとり得る値は、０から２^ｎ−１間での値となる。このとき、分子の上位側２ビットの値の排他的論理和をとると、非整数の値が、０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには０となり、１／４以上で３／４よりも小さいときには１となる。このため、分子の上位側２ビットの値の排他的論理和を、選択回路の選択制御信号として使用することができる。
【００４０】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段は、前記分周数制御回路に入力する非整数の値に依存して前記所定変調幅を制御する変調幅切替手段を備えることができる。この場合、非整数部分の値に応じて変調幅を制御できる。このため、スプリアス成分の周波数が低くならないようにすることができる。
【００４１】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調幅切替手段は、前記非整数値に応じた遅延量を出力する遅延回路を備えることが好ましい。この場合、遅延回路の遅延量を制御することで変調幅を制御し、スプリアス成分の周波数が低い周波数とならないようにする。
【００４２】
本発明のフラクショナルＮ周波数シンセサイザでは、前記遅延回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには、遅延量を（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）にし、前記非整数の値が１／４以上で３／４よりも小さいときには、遅延量をｑ／（Ｎ×ｆｒｅｆ）（ｑは０以上の整数、Ｎは自然数）にすることが好ましい。
非整数値をＦ／Ｍとすると、０＜Ｆ／Ｍ＜１／４、及び、３／４＜Ｆ／Ｍ＜１の範囲では、遅延量が（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）であるとき方が、遅延量がｑ／（Ｎ×ｆｒｅｆ）（ｑは０以上の整数、Ｎは自然数）であるときよりも、スプリアス成分の周波数が高くなり、１／４＜Ｆ／Ｍ＜３／４の範囲では、遅延量がｑ／（Ｎ×ｆｒｅｆ）であるとき方が、遅延量が（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）であるときよりも、スプリアス成分の周波数が高くなくなる。また、Ｆ／Ｍ＝１／４及びＦ／Ｍ＝３／４のときは、両者のスプリアス成分の周波数は、同じになる。遅延回路は、非整数値が何れの範囲に属するかに応じて、遅延量を（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）又はｑ／（Ｎ×ｆｒｅｆ）に設定し、スプリアス成分の周波数が低い値にならないようにする。
【００４３】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調手段は、前記分周数制御回路が出力する分周数に、２つの異なる加数を前記分周回路の出力周期以上の周期毎に切り替えて加算する変調制御回路を備える構成とすることができる。この場合、分周回路は、分周数制御回路が出力する信号列に２つの異なる加数を切り替えて加算された分周数で分周し、変調の加えられた比較信号を生成する。
【００４４】
本発明のフラクショナルＮ周波数シンセサイザでは、前記変調制御回路は、前記分周回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記２つの異なる加数を切り替えるセレクタと、該セレクタの出力に前記分周数制御回路が出力する分周数を加算する加算器とを備えることが好ましい。この場合、分周回路は、その出力の１周期毎に、２つの異なる加数を交互に切り替えて加算された分周数で分周を行う。
【００４５】
本発明のフラクショナルＮ周波数シンセサイザでは、前記基準信号と前記比較信号の位相の遅れている方の信号のエッジで前記位相差信号をリセットすることが好ましい。変調を加えることによって、基準信号と比較信号の何れの信号の位相が進んでいるかが明確となるときには、位相の遅れている方の信号で位相差信号をリセットすることができる。このため、チャージポンプの動作が改善され、フロアＣ／Ｎ比の特性が向上する。
【００４６】
本発明のフラクショナルＮ周波数シンセサイザでは、前記位相差信号は、前記分周数制御回路が出力する分周数に、２つの異なる加数のうち、−Ｎ１よりも小さい加数を加算したときには前記基準信号でリセットし、＋Ｎ１よりも大きい加数を加算したときには前記比較信号でリセットすることが好ましい。２つの異なる加数のうち、−Ｎ１よりも小さな値を加算したときには、常に基準信号の位相が遅れ、＋Ｎ１よりも大きな値を加算したときには、常に比較信号の位相が遅れる。このため、何れの信号を用いて位相差信号をリセットすればよいのかが明確となる。
【００４７】
本発明のフラクショナルＮ周波数シンセサイザは、前記基準信号が、所定周波数の周期性信号を、Ｕ周期（Ｕは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調した信号であることが好ましい。基準信号と比較信号の一方のみを変調した場合には、分周回路や分周数制御回路の内部の回路の動作タイミングが、基準信号ＲＥＦのエッジと重なり合う場合が生じ、スプリアス発生の原因となる。位相比較回路に入力される双方の信号に変調を加えることによって、信号のミキシングを回避する。
【００４８】
【発明の実施の形態】
以下、図面を参照し、実施の形態を詳細に説明する。
【００４９】
（第１の実施形態例）
図１は、本発明の第１の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、位相比較回路１と、チャージポンプ２と、低域通過フィルタ（ＬＰＦ）３と、電圧制御発振器（ＶＣＯ）４と、フラクショナル制御が可能な分周回路５と、分周回路５を制御する分周数制御回路６と、変調回路７とを備える。本実施形態例のフラクショナルＮ周波数シンセサイザは、変調回路７を備える点で、図２８に示す従来の周波数シンセサイザと相違する。
【００５０】
位相比較回路１は、周波数がｆｒｅｆである周期性信号（以下、基準信号ＲＥＦと呼ぶ）を変調回路７で変調した信号ＲＥＦＭと、ＶＣＯ（４）の出力信号を分周回路５により分周した比較信号ＳＩＧとを入力し、両者間の位相差を検出する。位相比較回路１は、入力信号の位相差に応じたパルス幅を有する、遅れ又は進みの位相誤差信号を出力し、対応する出力端子ｕｐ及びｄｏｗｎを介してチャージポンプ２Ａに与える。チャージポンプ２は、ＶＣＯ（４）の入力ノードの電圧値を制御し、その発振周波数を制御する。チャージポンプ２は、遅れ又は進みの位相誤差信号に応じて、互いに極性が異なり、位相誤差信号のパルス幅に応じたパルス幅を有する電流信号ＣＰＯＵＴを出力し、高周波成分を除去するＬＰＦ（３）を介してＶＣＯ（４）の入力ノードの電荷量を、つまりその電圧値を制御する。
【００５１】
ＶＣＯ（４）は、入力ノードの電圧値に応じた発振周波数で発振して、出力信号ＯＵＴを出力する。分周回路５は、ＶＣＯ（４）の出力信号ＯＵＴを入力し、入力信号を分周数制御回路６の出力信号列ｎに従った分周数で分周し、比較信号ＳＩＧとして出力する。分周数制御回路６は、分周回路５の分周数を信号列ｎによってフラクショナル制御し、分周回路５の分周数を時間平均的に比整数（分数）の値にする。分周数制御回路６は、パターンノイズを除去するため、シグマ−デルタ変調器の一種等のノイズシェイピング効果を有する回路を用いて構成される。
【００５２】
変調回路７は、基準信号ＲＥＦを入力し、基準信号ＲＥＦのパルスの位置を周期的に、例えば２周期に１回制御して、任意の一定時間幅Δｔだけ時間軸方向に変調（移動）した信号ＲＥＦＭを、位相比較回路１に出力する。変調回路７は、位相比較回路１の入力側（信号ＲＥＦＭ及び／又は比較信号ＳＩＧ）に回り込んだＶＣＯ出力の周波数成分が、信号ＲＥＦＭ又は比較信号ＳＩＧとのミキシングにより生じるビート成分の周波数を、ＬＰＦ（３）の通過帯域外の高域側にシフトし、ＶＣＯ（４）の周波数制御信号中に含まれないようにする。位相比較回路１は、前述のように、信号ＲＥＦＭと比較信号ＳＩＧとが入力され、ロック状態では、双方の信号の周波数が同じになる。このため、ＶＣＯ（４）の出力信号ＯＵＴは、その周波数が基準信号の周波数である基準周波数ｆｒｅｆの（Ｎ＋Ｆ／Ｍ）倍で、ミキシングによるスプリアスが低減された信号となる。
【００５３】
図２は本実施の形態の基本動作をタイミングチャートとして示している。なお、同図のカッコ内は、具体的な数値例を示している。前述のように、変調回路７は、基準信号ＲＥＦの各パルス信号を、１つおきに時間軸方向に変調幅Δｔだけ後方に遅延した信号ＲＥＦＭを出力する。同図の例では、Δｔは３９０ｐｓである。位相比較回路１は、信号ＲＥＦＭと比較信号ＳＩＧとの位相比較を行い、遅れ又は進みの位相誤差信号を出力する。チャージポンプ２は、位相誤差信号に応じて互いに極性の異なる電流信号ＣＰＯＵＴを出力し、ＬＰＦ（３）を介してＶＣＯ（４）を制御する。
【００５４】
通常のＰＬＬ動作では、位相比較器に入力される２つの信号の位相差がなくなって、両信号のエッジが一致するように帰還制御されてロック状態となるが、本実施形態例の周波数シンセサイザでは、信号ＲＥＦＭと比較信号ＳＩＧとは、それぞれの平均位相が一致するように帰還制御されてロック状態に入る。この結果、ロック状態では、分周数制御回路６により付加される分周数のランダム性を考慮しなければ、比較信号ＳＩＧのエッジは、遅延が付けられていないときの信号ＲＥＦＭのエッジと比較すると後方にずれ、遅延が付けられたときの信号ＲＥＦＭのエッジと比較すると前方にずれる。つまり、信号ＲＥＦＭと比較信号ＳＩＧとは、交互に進み遅れが生じる。
【００５５】
前述のように、チャージポンプ２は、位相比較回路１の２つの出力端子からの信号に基づいて、位相の進み又は遅れに依存したパルス幅を有する電流信号ＣＰＯＵＴを出力し、ＬＰＦ（３）を介してＶＣＯ（４）に入力ノードの電圧を制御する。チャージポンプ２の出力信号ＣＰＯＵＴは、図２に示すように、信号ＲＥＦＭより比較信号ＳＩＧの位相が遅れた場合は、極性が正で、両信号間の位相差に相当するパルス幅の電流信号となり、また、位相が進んだ場合は、極性が負で、両信号間の位相差に相当するパルス幅の電流信号となる。上記したように、信号ＲＥＦＭと比較信号ＳＩＧとは、交互に進み遅れが生じるため、チャージポンプ２からは、極性が交互に異なるパルス信号が出力される。
【００５６】
次に、本実施の形態のスプリアスの発生及びその除去の動作について、詳細に説明する。図３は、信号ＲＥＦＭのフーリエ級数展開による計算結果のスペクトラム特性をグラフとして示している。また、カッコ内は具体的な数値例を示している。グラフの横軸は、基準信号のＮ高調波成分の周期１／（Ｎ×ｆｒｅｆ）で規格化した変調幅（Δｔ＝Ｄ／（Ｎ×ｆｒｅｆ））を、縦軸は、各信号の高調波のパワーレベルを示している。
【００５７】
基準信号ＲＥＦに、変調回路７によってパルス１つおきに変調を加えると、信号ＲＥＦＭの高調波成分は、Ｎ×ｆｒｅｆの成分と（Ｎ＋１／２）×ｆｒｅｆの成分とが現れる。この２つの高調波成分は、変調回路７で付ける遅延幅を変数として、図３に示すように、実線で示すＮ×ｆｒｅｆ成分のパワーと、点線で示す（Ｎ＋１／２）×ｆｒｅｆ成分のパワーとが、周期が１／（Ｎ×ｆｒｅｆ）で、位相が互いに１８０度ずれたかたちで変化する。変調幅が１／（Ｎ×ｆｒｅｆ）の整数倍に近いほど、Ｎ×ｆｒｅｆの成分のパワーが大きく、１／（Ｎ×ｆｒｅｆ）の（２ｐ−１）／２倍（ｐは自然数）に近いほど、Ｎ×ｆｒｅｆの成分のパワーが小さくなる。
【００５８】
図４は、各信号の周波数特性をスペクトラムとして示しており、（ａ）は基準信号ＲＥＦの周波数特性を、（ｂ）はΔｔ＝０．５／（Ｎ×ｆｒｅｆ）の変調を加えたときの信号ＲＥＦＭの周波数特性を、（ｃ）は位相比較器１における信号のミキシングの周波数特性を示している。同図（ａ）に示すように、基準信号ＲＥＦは、基本波成分ｆｒｅｆと、その高調波成分２×ｆｒｅｆ、…Ｎ×ｆｒｅｆ、（Ｎ＋１）×ｆｒｅｆ、…とからなる。また、信号ＲＥＦＭは、同図（ｂ）に示すように、低周波領域では、ｆｒｅｆの成分と、ｆｒｅｆ／２の成分とがあり、高調波成分では、Ｎ×ｆｒｅｆの成分と、（Ｎ＋１／２）×ｆｒｅｆの成分とが生じている。なお、Ｎ×ｆｒｅｆの成分のパワーと、（Ｎ＋１／２）×ｆｒｅｆの成分のパワーの何れの成分のパワーが強いかは、図３に示したように、変調幅Δｔによって定まる。
【００５９】
本実施形態例の位相比較回路１において、例えば、ＶＣＯ（４）の出力信号ＯＵＴが、比較信号ＳＩＧに回り込んでいる場合を考える。位相比較回路１では、周波数がｆｖｃｏ＝（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆの回り込み信号と、信号ＲＥＦＭ高調波成分とがミキシングされる。前述のように、Δｔが１／（Ｎ×ｆｒｅｆ）の０．５倍のときには、信号ＲＥＦＭの高調波成分は、Ｎ×ｆｒｅｆの成分が小さく、（Ｎ＋１／２）×ｆｒｅｆの成分が大きい。このため、位相比較回路１では、（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆの成分と、（Ｎ＋１／２）×ｆｒｅｆの成分とがミキシングされ、図４（ｃ）の示すように、両者の差の周波数成分に相当するΔｆ＝｜Ｆ／Ｍ−１／２｜×ｆｒｅｆの成分が、位相比較回路１の出力に現れる。
【００６０】
位相比較回路１の出力に現れる周波数成分の具体的な数値例として、ｆｒｅｆ＝６．４ＭＨｚ、Ｎ＝２００、Ｍ＝６４、Ｆ＝１の場合を考えてみると、Δｆ＝｜１／６４−１／２｜×６．４ＭＨｚ＝３．１ＭＨｚとなる。この成分が信号ＣＰＯＵＴに含まれると、１２８０．１ＭＨｚを中心に、上下３．１ＭＨｚはなれた周波数にスプリアスが発生する。しかし、前述の従来の周波数シンセサイザのスプリアス成分（１００ｋＨｚ）に比べて、本実施形態例のスプリアス成分は高い周波数であるため、ＬＰＦ（３）によってこの周波数成分の信号を容易に除去することができる。従って、スプリアスの発生が低く抑えられる。
【００６１】
変調幅Δｔについては、基準信号の周期である１／（Ｎ×ｆｒｅｆ）の（２ｐ−１）／２倍（ｐは自然数）であるときが、最もＮ×ｆｒｅｆ成分のパワーが小さくなるために、スプリアスの発生を抑えやすく、その変調幅からずれるに従ってスプリアス抑制の効果が弱まる。これは、本実施形態例では、位相比較回路１でミキシングされる周波数成分をＮ×ｆｒｅｆから（Ｎ＋１／２）×ｆｒｅｆにシフトすることでスプリアスの発生を抑制するためである。従来の周波数シンセサイザでスプリアスの発生が問題となるのは、スプリアス周波数が低くなるＦ／Ｍが０に近い場合、或いはＦ／Ｍが１に近い場合であるが、本実施形態例では、上記したようにスプリアス成分の周波数を高めて、容易にＬＰＦ（３）で除去できる。
【００６２】
ここで、変調幅Δｔについては、Ｔ回に１回以上（Ｔは２以上の整数）、信号ＲＥＦＭのエッジが比較信号ＳＩＧに同期する関係が保てれば、特に問題がない。ただし、変調幅Δｔの時間幅に比較して、発振周波数から±（Ｆ／Ｍ）×ｆｒｅｆ離れた周波数に現れるスプリアスが大きくなるので、このスプリアスをＬＰＦ（３）で十分減衰できる範囲が、Δｔの限界時間となる。
【００６３】
図５は、本実施形態例のフラクショナルＮ周波数シンセサイザの周波数スペクトラム特性を示している。この例では、変調回路７の変調幅Δｔを、０．５／（１２８０×１０^６）＝３９０ｐｓに設定している。変調回路７を設けることにより、従来の周波数シンセサイザで発生していた、図３０に示すような、１２８０．１ＭＨｚを中心に、上下１００ｋＨｚに現れるスプリアスを十分に減衰させている。
【００６４】
図６は、変調回路７の具体的な構成例を示しており、（ａ）は変調回路の構成例、（ｂ）は変調回路内のカウンタの構成例を示している。変調回路７は、基準信号ＲＥＦに所定変調幅Δｔの遅延を付ける遅延回路７１と、遅延回路７１の出力を計数するカウンタ７３と、セレクタ７２とを備える。
【００６５】
カウンタ７３は、同図（ｂ）に示すように、Ｄ型フリップフロップの反転出力ＱＢをＤ端子に帰還し、基準信号ＲＥＦを遅延回路７１で遅延した信号ＲＥＦＤをクロック入力端子に入力し、正相出力Ｑを出力する。カウンタ７３は、２計数（分周数２）がカウントアップすることで２分周回路を構成し、セレクタ７２に信号ＲＳＥＬを出力する。セレクタ７２は、基準信号ＲＥＦと信号ＲＥＦＤを入力し、例えばカウンタからの信号ＲＳＥＬがＨレベルである期間は信号ＲＥＦＤを出力し、Ｌレベルである期間は基準信号ＲＥＦを出力するようにして、信号ＲＥＦＭを出力する。本実施形態例では、カウンタ７３を２分周に設定しているため、信号ＲＥＦＭは、基準信号ＲＥＦと信号ＲＥＦＤとが交互に出力される。
【００６６】
図７は、図６に示す変調回路７の動作をタイムチャートとして示している。遅延回路７１は、基準信号ＲＥＦを所定変調幅Δｔだけ遅延して信号ＲＥＦＤとして出力する。カウンタ７３は、信号ＲＥＦＤを計数し、これを２分周した信号ＲＥＳＬを出力する。セレクタ７２は、ＲＳＥＬがＬレベルの期間は基準信号ＲＥＦを選択して基準信号ＲＥＦを出力し、ＲＳＥＬがハイレベルの期間は信号ＲＥＦＤを選択して信号ＲＥＦＤを、信号ＲＥＦＭとして出力する。これにより、信号ＲＥＦＭは、基準信号ＲＥＦのパルス１つおきにΔｔだけ遅延された信号となる。
【００６７】
以上のように、本実施形態例のフラクショナルＮ周波数シンセサイザは、基準信号ＲＥＦに所定変調幅Δｔだけ変調を加えることによって、位相比較回路１でミキシングされる周波数を、Ｎ×ｆｒｅｆから（Ｎ＋１／２）×ｆｒｅｆにシフトし、ビート成分の周波数を高める。このビート成分の周波数は、ＬＰＦ（３）で十分減衰させることが可能であり、スプリアス雑音を低減した周波数シンセサイザを得ることができる。
【００６８】
（第２の実施形態例）
図８は、本発明の第２の実施形態例の周波数シンセサイザを示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、信号ＲＥＦＭが、クロック信号を生成するクロック源、外部より分周数を制御可能な分周器８、及び、設定値を入力し分周器８を制御する変調制御回路９で生成される点で、先の実施形態例の周波数シンセサイザと相違する。
【００６９】
位相比較回路１に入力する信号ＲＥＦＭは、クロック源から出力されるクロック信号を、分周器８で分周して得られる。変調制御回路９は、設定値Ｒ、ｌ、ｍ（Ｒ、ｌ、ｍは整数）を入力し、信号列ｒを出力して分周器８を制御する。信号列ｒは、例えばＲ＋ｌ、Ｒ＋ｍの値を交互にとるようにする。分周器８は、信号列ｒに従ってその分周比を切り替え、クロック信号を分周比Ｒ＋ｌ、Ｒ＋ｍの何れかの分周比で分周する。この場合、変調幅Δｔは、クロック信号の周期の｜ｌ−ｍ｜／２倍の値になる。また、信号ＲＥＦＭの周期は、クロック信号の周期を（Ｒ＋（ｌ＋ｍ）／２）分周したものとなる。ｌ、ｍの組み合わせによっては周期にオフセットが生じうる。
【００７０】
図９は、変調制御回路９の具体的構成例を示しており、（ａ）は変調制御回路９の構成例、（ｂ）は変調制御回路９内のカウンタの構成例を示している。変調制御回路９は、分周器８の出力である信号ＲＥＦＭを計数するカウンタ回路９１と、カウンタ９１の出力により制御されるセレクタ９２と、セレクタ９２の出力にＲを加算する加算器９３とを備える。カウンタ９１は、同図（ｂ）に示すようにＤ型フリップフロップを用いて構成され、２分周回路として動作する。セレクタ９２は、異なる整数値ｌ、ｍを入力し、カウンタ回路９１の出力ＲＳＥＬに従って、何れかの入力値を選択して出力する。
【００７１】
図１０は、Ｒ＝６、ｌ＝−１、ｍ＝＋１の場合の図８及び図９の変調回路部の動作をタイミングチャートとして示している。カウンタ回路９１は、分周器８の出力信号ＲＥＦＭのローレベル側のパルスを計数し、パルスの計数毎に出力レベルが切り替わる信号ＲＳＥＬを出力する。セレクタ９２は、信号ＲＳＥＬにより制御され、信号ＲＳＥＬがＨレベルの期間にｍ＝＋１を出力し、Ｌレベルの期間にｌ＝−１を出力する。セレクタ９２の出力は、加算器９３でＲ＝６と加算され、信号列ｒとして出力される。分周器８は、クロック信号を、ｒ＝７のときには７分周、ｒ＝５のときには５分周し、信号ＲＥＦＭを出力する。本実施形態例では、カウンタ９１が２分周動作を行うため、分周比は、７分周と５分周とが交互に切り替わり、平均分周数は６で、変調幅Δｔはクロック信号の１周期分となる。
【００７２】
（第３の実施形態例）
上記した第１及び第２の実施形態例では、位相比較回路１の基準信号側に変調を加えることでスプリアスの発生を低減するフラクショナルＮ周波数シンセサイザを示したが、スプリアスは、比較信号ＳＩＧに変調を加えることによっても低減できる。これは、位相比較回路１に入力される信号のミキシングによるビートの発生は、位相比較回路１に入力される何れか一方の信号、又は、両方の信号に、出力信号ＯＵＴが回り込みことによって生じるからである。つまり、基準信号ＲＥＦにＶＣＯ（４）の出力信号ＯＵＴが回り込んでスプリアスが発生するばかりでなく、比較信号ＳＩＧ側にＲＥＦ信号が回り込むことによっても、前述のものと同様な原理でスプリアスが発生する。
【００７３】
図１１は、本発明の第３の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、図１の変調回路７を、基準信号ＲＥＦ側に設けるのに代えて、比較信号ＳＩＧ側の分周器５に後続して設けている点で、第１の実施形態例と相違する。図１１の変調回路１０は、図１の変調回路７と同様に、入力信号のパルス１つおきにΔｔの遅延を付ける。図１２は、変調回路１０の具体的構成例を示し、（ａ）は変調回路１０の構成例を、（ｂ）は変調回路１０内のカウンタの構成例を示している。変調回路１０は、入力信号が相違するのを除いて、図６に示す変調回路と同様の構成であり、比較信号ＳＩＧを入力して信号ＳＩＧＭを出力する。
【００７４】
本実施形態例では、比較信号ＳＩＧ側に変調回路１０を設け、比較信号ＳＩＧに、そのパルス１つおきにΔｔの遅延を付ける。このΔｔは、第１及び第２の実施形態例と同様に、１／（Ｎ×ｆｒｅｆ）の（２ｐ−１）／２倍（ｐは自然数）であるときが、スプリアス低減の効果が大きい。本実施形態例のように、基準信号ＲＥＦ側の代わりに、比較信号ＳＩＧ側の信号に変調を加えることによっても、比較信号の高調波と、出力信号ＯＵＴとのミキシングにより発生するビート成分の周波数を、高域側にシフトすることができ、第１の実施形態例と同様にスプリアスの発生を防止することが可能である。ここで、変調幅Δｔの基準となる周期については、基準信号のＮ高調波の周期である１／（Ｎ×ｆｒｅｆ）ではなく、ＶＣＯ（４）の出力周期である１／（（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆ）となる。しかし、Ｎは１よりも十分に大きく、Ｆ／Ｍは１よりも小さいため、
ｆｖｃｏ＝（Ｎ＋Ｆ／Ｍ）×ｆｒｅｆ≒Ｎ×ｆｒｅｆ
として、１／（Ｎ×ｆｒｅｆ）を基準として取り扱ってもよい。
【００７５】
（第４の実施形態例）
図１３は本発明の第４の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示している。本実施形態のフラクショナルＮ周波数シンセサイザは、図１１の変調回路１０を分周回路５と位相比較回路１の間に設けるのに代えて、分周数制御回路６と分周器５との間に変調制御回路１１を設けている点で、第３の実施形態例と相違する。図１４は、変調制御回路１１の具体的構成を示し、（ａ）は変調回路の構成例を、（ｂ）は変調回路内のカウンタの構成例を示している。変調制御回路１１は、入出力信号が相違するのを除いて、図９に示す変調制御回路と同様である。変調制御回路１１は、信号列ｎと設定値ｌ、ｍ（ｌ、ｍは整数）とを入力し、例えば、ｎ＋ｌとｎ＋ｍとが交互に切り替わる信号列ｎ’を出力する。本実施の形態では、分周回路５の分周数を周期的に制御することで、比較信号ＳＩＧに変調を加える。変調幅Δｔは、出力信号ＯＵＴの周期の｜ｌ−ｍ｜／２倍となる。
【００７６】
（第５の実施形態例）
図１５は、本発明の第５実施形態例のフラクショナルＮ周波数シンセサイザを示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、変調制御回路１１に入力するｌ、ｍの値を大きな値にする点で、第４の実施形態例と相違する。本実施形態例では、分周数制御回路６より出力される信号列をｎ＝Ｎ＋Δｎ１とし、Δｎ１の絶対値の最大値をΔｎ１（ｍａｘ）とすると、例えばｌ＞ｍのとき、ｌ＞＋Δｎ１（ｍａｘ）、かつ、ｍ＜−Δｎ１（ｍａｘ）に設定する。分周数制御回路６の重み付け加算器４Ｃを図２９のように設定したときには、前述のように、−３≦Δｎ１≦４となるため、Δｎ１（ｍａｘ）は４になる。
【００７７】
図１６は、位相比較回路１に入力される信号のエッジを示し、（ａ）は変調を加えないときのエッジを、（ｂ）はｌ、ｍをｌ＞Δｎ１（ｍａｘ）、ｍ＜−Δｎ１（ｍａｘ）に設定したときのエッジを示している。信号ＳＩＧＭは、上記したΔｎ１によって分周数が変化するため、前述の分周数制御回路６の分周数の変化分の幅を持って、図中点線で示した何れかの時点のエッジで立ち下がる。このときの幅をΔＴとおくと、ΔＴは、ＶＣＯ（４）の出力信号ＯＵＴの周期に、Δｎ１の最大値とΔｎ１の最小値との差をかけた値となる。
【００７８】
変調を加えないとき、つまり、図１５のｌ、ｍを共に０に設定したときには、信号ＳＩＧＭは、図１６（ａ）に示すように、基準信号ＲＥＦの立ち下がりエッジ付近を中心として、何れかの時点で立ち下がる。一方、ｌ、ｍの値を分周数の変化の幅よりも大きな値に設定したとき、つまり、ｌ、ｍをｌ＞Δｎ１（ｍａｘ）、ｍ＜−Δｎ１（ｍａｘ）に設定したときには、同図（ｂ）に示すように、分周数の変化分Δｎ１の値に関係なく、信号ＳＩＧＭは、分周数が（ｎ＋ｌ）のときは、基準信号ＲＥＦの立ち下がりエッジよりも遅れて立ち下がり、分周数が（ｎ＋ｍ）のときは、基準信号ＲＥＦの立ち下りエッジよりも進んで立ち下がる。
【００７９】
第４の実施形態例では、ｌ、ｍの値を本実施形態例のように設定しないときには、基準信号ＲＥＦのエッジと信号ＳＩＧＭのエッジとが図１６（ａ）に示すように重なり、双方の信号間のミキシングによってスプリアスが発生する。本実施形態例では、基準信号ＲＥＦのエッジと信号ＳＩＧＭのエッジとが、図１６（ｂ）に示すように重ならない範囲のｌ、ｍを設定することで、双方の信号間のミキシングがなくなり、変調幅Δｔの値に依存することなく、スプリアスを低減できる。
【００８０】
また、第３の実施形態例では、変調幅Δｔの値を基準周波数ｆｒｅｆのＮ高調波の周期の（２ｐ−１）／２倍にしたときに、スプリアス低減の効果が得られる。ここで、信号ＳＩＧＭの高調波成分は、図３に示す特性と同様に急峻な特性となり、変調幅Δｔがわずかに変化しただけでも、その周波数成分が大きく変わる。このため、変調幅Δｔは高い精度で生成する必要があるが、例えば基準信号ＲＥＦを変調する図２の例では、変調幅Δｔは３９０ｐｓと極めて短い時間のため、動作環境の変動がある場合などには、その値を維持することは困難である。本実施形態例では、上述のようにミキシングが発生しないため、変調幅Δｔについて高い精度が要求されることはなく、容易にスプリアスが低減できる。
【００８１】
ここで、図１７は、チャージポンプ２の出力電流特性を示し、（ａ）は変調を加えないときのチャージポンプの動作範囲を、（ｂ）はｌ、ｍをｌ＞Δｎ１（ｍａｘ）、ｍ＜−Δｎ１（ｍａｘ）に設定するときのチャージポンプの動作範囲を示している。チャージポンプ２は、位相比較回路１の位相比較結果の差が０の近傍にある、つまり、位相差がごく小さいときには、その出力電流特性は線形ではなく、ひずみ（非線形性）を生じる。一般に、フラクショナル動作する周波数シンセサイザは、出力の平均位相が基準信号に同期するため、毎回の位相比較では、図１６（ａ）に示すように位相が完全には同期せず、この非線形を含む範囲で動作する。図１７（ａ）のように、チャージポンプの動作範囲に、特性が非線形性の範囲が含まれると、周波数シンセサイザのフロアＣ／Ｎ比が劣化する。本実施形態例では、同図（ｂ）のように、チャージポンプの非線形性の範囲を避けて動作するため、整数分周を行う周波数シンセサイザとほぼ同じの、良好なフロアＣ／Ｎ比が得られる。
【００８２】
更に、本実施形態例のフラクショナルＮ周波数シンセサイザでは、基準信号側のエッジと比較信号側のエッジを重ならないように設定することで、チャージポンプ２の動作を以下に示すように改良することができ、これによってもフロアＣ／Ｎ比が向上する。図１８は、チャージポンプの動作をタイミングチャートとして示し、（ａ）は従来のチャージポンプのリセットのタイミングを、（ｂ）は本実施形態例のチャージポンプのリセットのタイミングを示している。一般に、チャージポンプは、その内部に、極性の異なる２つ電流源を有しており、例えば、遅れの位相誤差信号が入力されると、正の方向に電流を流す電流源を動作させ、進みの位相誤差信号が入力されると、負の方向に電流を流す電流源を動作させる。従来の、位相比較回路１の位相誤差信号をリセットする方法として、特開昭６３−２０４５４０号公報には、双方の位相誤差信号が入力されると、出力電流は互いに打ち消し合ってキャンセルされ、２つの電流源が動作したことを検知して、位相比較回路にリセット信号を送り、双方の位相誤差信号をリセットする技術が記載されており、同図（ａ）は、該公報に記載の技術の動作タイミングを示している。
【００８３】
位相比較回路１では、例えば立ち下がりエッジ比較で考えると、信号ＳＩＧＭが立ち下がると、遅れの位相誤差信号を出力し、基準信号ＲＥＦが立ち下がると、進みの位相誤差信号を出力する。図１８（ａ）の例では、信号ＳＩＧＭの方が、基準信号ＲＥＦよりも先に立ち下がる。このため、遅れの位相誤差信号Ｉｄｏｗｎが出力され、次いで進みの位相誤差信号Ｉｕｐが出力される。このような位相誤差信号が入力されると、チャージポンプ２は、上記したように、正の方向に電流を流す電流源を動作させた後に、負の方向に電流を流す電流源を動作させ、双方の電流源が動作した後に位相比較回路１にリセット信号を送る。図に示す時間τｕｐは、双方の電流源が動作しているのを検知し、リセット信号が位相比較回路１に送られ、進み及び遅れの位相誤差信号がリセットされるのにかかる時間を示している。このように、従来の位相誤差信号のリセットでは、双方の位相誤差信号が同時に出力され、リセットがかかるまでの間では、チャージポンプの出力は、互いに極性の異なる電流を流す電流源が同時に動作することでその出力がキャンセルされていた。
【００８４】
本実施形態例では、図１６（ｂ）に示したように、変調を加えるｌ及びｍの値を、フラクショナル動作の変動幅Δｎ１よりも大きくなるようにしているため、分周数が、ｎ＋ｌのときは、必ず、基準信号ＲＥＦよりも信号ＳＩＧＭの位相の方が遅れ、ｎ＋ｍのときには、必ず、基準信号ＲＥＦよりも信号ＳＩＧＭの位相の方が進む。このため、分周数がｎ＋ｍのときである図１８（ｂ）の例では、位相が遅れる側の信号、つまり、基準信号ＲＥＦの立ち下がりエッジのタイミングでリセット信号を生成することができる。このようにすることで、進みの位相誤差信号Ｉｕｐは出力されない。分周数がｎ＋ｌのときには、信号ＳＩＧＭの立ち下がりエッジのタイミングでリセット信号を生成することができ、遅れの位相誤差信号Ｉｄｏｗｎは出力されない。
【００８５】
チャージポンプでは、２つの電流源が同時に動作するときに、出力電流の立ち上がりと立ち下がり波形の違いや、動作開始時のタイミングずれなどがあり、出力電流が完全にキャンセルされないため、Ｃ／Ｎ比の劣化につながっていた。本実施形態例では、何れの信号が先に立ち下がり、何れの信号が後に立ち下がるかが明確であるため、遅れ及び進みの位相誤差信号を同時に出力させずにリセット信号を生成することが可能となる。このようにすることで、前述のように、スプリアスが低減してフロアＣ／Ｎ比が向上すると共に、フロアＣ／Ｎ比を更に改善することができる。
【００８６】
図１９は、実験による、本実施形態例のフラクショナルＮ周波数シンセサイザの特性と従来のフラクショナルＮ周波数シンセサイザの特性とを、スペクトラム特性図として示している。また、図２０は、実験による、本実施形態例のフラクショナルＮ周波数シンセサイザの特性と整数分周を行う周波数シンセサイザの特性をスペクトラム特性図として示している。なお、図２０では、ＶＣＯ（４）の出力周波数ｆｖｃｏをグラフの中心に合わせて示している。図１９に示すように、本実施形態例のフラクショナルＮ周波数シンセサイザの特性（グラフＡ）は、従来のフラクショナルＮ周波数シンセサイザの特性（グラフＢ）に比べて、周波数ｆｖｃｏを中心に、上下５０ｋＨｚに現れるスプリアスが除去されているのに加えて、紙面上左右に広がるフロア部分のＣ／Ｎ比が改善されている。また、図２０に示すように、本実施形態例のフラクショナルＮ周波数シンセサイザの特性（グラフＡ）は、整数分周を行う周波数シンセサイザの特性（グラフＣ）に比べて、１〜２ｄＢ程度の特性の低下は見られるものの、ほぼ同等で、良好なＣ／Ｎ比が得られている。
【００８７】
（第６の実施形態例）
図２１は、本発明の第６の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示している。本実施形態例は、加算器１３で（Ｎ＋Ｆ／Ｍ）に所定の値である−（ｌ＋ｍ）／２を加えたものを分周数制御回路６に入力する点で、第４の実施形態例と相違する。第４の実施形態例のフラクショナルＮ周波数シンセサイザでは、信号ＳＩＧＭの周期は、出力信号ＯＵＴの周期をｎ＋（ｌ＋ｍ）／２分周したものとなるため、ｌ＋ｍ＝０ではないｌとｍの組み合わせを使用する場合には、周期にオフセットが生じ、平均分周数が変化する。このため、分周制数御回路６に入力する（Ｎ＋Ｆ／Ｍ）に所定の値を入力し、このオフセットを補償するとよい。このようにすることで、変調を加えたときと加えないときとで平均分周数が変化することがない。
【００８８】
（第７の実施形態例）
前述のように第１及び第３の実施形態例では、Ｆ／Ｍの所望の非整数範囲で、位相比較回路１の入力信号と、ＶＣＯ（４）の出力信号ＯＵＴとのミキシングに基づくスプリアスを低減することが可能である。しかし、０＜Ｆ／Ｍ＜１の全ての非整数範囲で低周波成分によるスプリアスを低減し、ロックタイムが高速で、かつ、低雑音のフラクショナルＮ周波数シンセサイザを実現するためには、以下の理由により、変調回路の動作を切り替え可能に構成するとよい。
【００８９】
上記したように、位相比較回路１の入力信号の何れか一方に、変調幅Δｔ＝（１／Ｎ×ｆｒｅｆ）×（２ｐ−１）／２の変調を加えることで、スプリアス成分の周波数は、（Ｆ／Ｍ）×ｆｒｅｆから｜Ｆ／Ｍ−１／２｜×ｆｒｅｆにシフトする。従来の、変調を加えない場合のスプリアスは、１／２＜Ｆ／Ｍ＜１の範囲では、Ｎ×ｆｒｅｆではなく、（Ｎ＋１）×ｆｒｅｆの高調波とミキシングされて発生することを考慮すると、（１−Ｆ／Ｍ）×ｆｒｅｆの周波数成分となる。また、図３で示したように、変調を加えた信号である信号ＲＥＦＭの高調波成分は、変調幅Δｔに依存して変化する。このため、スプリアス成分は、非整数の値Ｆ／Ｍと、変調幅Δｔとに依存して、その周波数が変化する。
【００９０】
ここで、スプリアス成分となるＦ／Ｍと｜Ｆ／Ｍ−１／２｜とを比較すると、０＜Ｆ／Ｍ＜１／４の範囲では、｜Ｆ／Ｍ−１／２｜＞Ｆ／Ｍであり、１／４＜Ｆ／Ｍ＜１／２の範囲では、Ｆ／Ｍ＞｜Ｆ／Ｍ−１／２｜である。１／２＜Ｆ／Ｍ＜１の範囲では、（１−Ｆ／Ｍ）と｜Ｆ／Ｍ−１／２｜とを比較すると、１／２＜Ｆ／Ｍ＜３／４では、（１−Ｆ／Ｍ）＞｜Ｆ／Ｍ−１／２｜であり、３／４＜Ｆ／Ｍ＜１では、｜Ｆ／Ｍ−１／２｜＞（１−Ｆ／Ｍ）である。
【００９１】
つまり、０＜Ｆ／Ｍ＜１／４、及び、３／４＜Ｆ／Ｍ＜１の範囲では、Δｔの変調を加えた上記実施形態例の場合のスプリアス成分の周波数の方が、従来の場合のスプリアス成分の周波数よりも高く、その周波数の最小値はｆｒｅｆ×１／４である。また、１／４＜Ｆ／Ｍ＜３／４の範囲では、従来のスプリアス成分の周波数の方が、Δｔの変調を加えた上記実施形態例のスプリアス成分の周波数よりも高くなり、その周波数の最小値はｆｒｅｆ×１／４である。スプリアス成分の周波数が高いほど、ＬＰＦ（３）で容易に除去できるため、１／４＜Ｆ／Ｍ＜３／４の範囲では、従来のフラクショナルＮ周波数シンセサイザの方が、スプリアスを低く抑えることができる。
【００９２】
図２２は、従来のフラクショナルＮ周波数シンセサイザの周波数スペクトルと、第１の実施形態例のフラクショナルＮ周波数シンセサイザの周波数スペクトルとを示し、（ａ）は従来のＦ／Ｍ＝１／６４のときの、（ｂ）は上記実施形態例のＦ／Ｍ＝１／６４のときの、（ｃ）は従来のＦ／Ｍ＝３１／６４のときの、（ｄ）は上記実施形態例のＦ／Ｍ＝３１／６４のときの周波数スペクトルをそれぞれ示している。同図（ａ）のように、Ｆ／Ｍが０に近い（Ｆ／Ｍ＜１／４）場合では、無変調の基準信号ＲＥＦのＮ高調波と出力信号ＯＵＴの周波数ｆｖｃｏとの差の周波数ｆｓｐは低周波数域（１００ｋＨｚ）にあるが、上記実施形態例のように、変調幅Δｔの変調を加えることで、同図（ｂ）に示すように、周波数ｆｓｐを高周波数域（３．１ＭＨｚ）に高めることができる。しかし、同図（ｃ）のように、Ｆ／Ｍが１／２に近い（１／４＜Ｆ／Ｍ＜３／４）場合には、無変調の基準信号ＲＥＦのＮ高調波と出力信号ＯＵＴの周波数ｆｖｃｏとの差の周波数ｆｓｐは高周波数域（３．１ＭＨｚ）にあるが、上記実施形態例のように、変調幅Δｔの変調を加えることで、同図（ｄ）に示すように差周波数ｆｓｐを低周波数域（１００ｋＨｚ）にシフトする。
【００９３】
図２３は、本発明の第７の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、Ｆ／Ｍの値に応じて基準信号ＲＥＦ及び信号ＲＥＦＭの何れかを選択する選択回路１４を、変調回路７に後続して備える点で、図１に示す第１の実施形態例と相違する。選択回路１４は、Ｆ／Ｍの値に応じて基準信号ＲＥＦと信号ＲＥＦＭの何れかを選択し、０＜Ｆ／Ｍ＜１の全非整数（分数）分周範囲でｆｒｅｆ×１／４以下の低周波数域の成分の発生を抑制し、スプリアスによる特性劣化を低減する。選択回路１４は、Ｎ＋Ｆ／Ｍを入力し、そのうちＦ／Ｍの値が０＜Ｆ／Ｍ＜１／４、３／４≦Ｆ／Ｍ＜１の場合、変調回路７からの信号ＲＥＦＭを選択して出力し、１／４≦Ｆ／Ｍ＜３／４の場合、基準信号ＲＥＦを選択して出力する。
【００９４】
図２４は、ｆｒｅｆ＝６．４ＭＨｚ、Ｆ＝０〜６３、Ｍ＝６４における選択回路１４の具体的構成例を示し、（ａ）は選択回路の構成を、（ｂ）は選択回路内の排他的論理和回路の動作を示している。選択回路１４は、基準信号ＲＥＦ及び信号ＲＥＦＭと、信号ＲＳＥＬとを入力し、信号ＲＳＥＬに従って何れか一方の信号を出力するセレクタ１４２と、非整数（Ｆ／Ｍ）の分子を構成する６ビットデータＦのうち、ＭＳＢの値及びＭＳＢ−１の値を入力し、信号ＲＳＥＬを出力するＥｘＯＲ（排他的論理和回路）１４１とを備える。セレクタ１４２は、例えば、信号ＲＳＥＬがＬレベルの期間は信号ＲＥＦＭを選択し、Ｈレベルの期間は基準信号ＲＥＦを選択する。
【００９５】
図２４（ｂ）に示すように、Ｆの上位側２つのビット値が共に０、又は、上位側２つのビット値が共に１の場合、つまり、Ｆが０〜１５まで、又は、Ｆが４８〜６３までの中の何れかの場合には、信号ＲＳＥＬがＬレベルとなり、セレクタ１４２は信号ＲＥＦＭを選択する。Ｆの上位側２つのビット値のうち何れか一方が０、他方が１の場合、つまり、Ｆが１６〜４７までの中の何れかの場合には、信号ＲＳＥＬがＨレベルとなり、セレクタ１４２は基準信号ＲＥＦを選択する。このように、Ｆが１６≦Ｆ＜４８の範囲、つまり１／４≦Ｆ／Ｍ＜３／４である場合には、無変調の基準信号ＲＥＦを選択し、０≦Ｆ／Ｍ＜１／４、又は、３／４≦Ｆ／Ｍ＜１の範囲では、信号ＲＥＦＭを選択する。
【００９６】
本実施形態例では、非整数値であるＦ／Ｍの値に応じて適切な信号を選択することで、０＜Ｆ／Ｍ＜１の全ての範囲でスプリアス成分の周波数が低くなることを防止するため、ＬＰＦ（３）によってスプリアスを容易に除去できる。このため、非整数値の全ての範囲で、低雑音で高速ロックタイムを有するフラクショナルＮ周波数シンセサイザが実現する。本実施形態例のフラクショナルＮ周波数シンセサイザを、例えば、無線機の送受信用の周波数シンセサイザとして適用した場合には、全てのチャンネルで、所望の周波数の近傍に生じるスプリアスを低減することができる。なお、Ｆ／Ｍ＝１／４又は３／４のときは、上記実施形態例及び従来のスプリアス成分の周波数は同じ値になるため、基準信号ＲＥＦ又は信号ＲＥＦＭの何れの信号を選択するかは任意にすることができる。
【００９７】
（第８の実施形態例）
図２５は、本発明の第８の実施形態例のフラクショナルＮ周波数シンセサイザを示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、基準信号ＲＥＦを異なる変調幅で変調する変調回路を複数設け、Ｆ／Ｍの値に応じて何れかの変調回路の出力を選択する選択回路を設けた点で、第１の実施形態例と相違する。変調回路１５は、例えば、基準信号ＲＥＦを１周期おきに、Δｔ＝０．５×（１／（Ｎ×ｆｒｅｆ））だけ遅延した信号ＲＥＦＭ１を出力する。変調回路１６は、例えば、基準信号ＲＥＦを１周期おきに、Δｔ＝１×（１／（Ｎ×ｆｒｅｆ））だけ遅延した信号ＲＥＦＭ２を出力する。
【００９８】
選択回路１４は、ＲＥＦＭ１及びＲＥＦＭ２を入力し、分周数制御回路６に入力するＮ＋Ｆ／ＭのうちＦ／Ｍの値に応じてＲＥＦＭ１又はＲＥＦＭ２を選択し、位相比較回路１に出力する。前述のように、変調を加えた基準信号ＲＥＦに含まれる高調波成分は、変調幅Δｔの値によって図３に示すように変化する。選択回路１４は、スプリアスの周波数成分が低い周波数とならないような適切な変調幅を有する信号を選択するように設定する。このように設定することで、ミキシングによる生じる低周波成分の周波数領域を、Ｆ／Ｍと変調幅Δｔの関係を考慮して適切に調整することが可能になる。
【００９９】
（第９の実施形態例）
図２６は、本発明の第９の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示しており、（ａ）はフラクショナルＮ周波数シンセサイザの構成を、（ｂ）は本実施形態例で使用する可変変調回路の具体的構成例を示している。本実施形態例のフラクショナルＮ周波数シンセサイザは、図１の変調回路７が、Ｎ＋Ｆ／Ｍの値に応じて変調幅を任意に調整できる可変変調回路１７に代わる点で、第１の実施形態例と相違する。変調回路１７は、基準信号ＲＥＦを入力し、例えば２回に１回、任意の変調幅Δｔの遅延を付けた信号ＲＥＦＭを出力する。このとき、任意の変調幅Δｔの値は０（無変調）を含む。
【０１００】
可変変調回路１７は、図２６（ｂ）に示すように、Ｍ、Ｆを入力し、Ｍ、Ｆの値に応じた制御信号を出力するＤ／Ａ変換回路１７１と、遅延量が電流により制御可能な遅延回路１７２とを備える。可変変調回路１７は、Ｄ／Ａ変換回路１７１の出力により、遅延回路１７２で基準信号ＲＥＦに付ける遅延量を制御し、スプリアスの周波数成分が低い周波数とならないようにする。例えば、Ｄ／Ａ変換回路１７１は、遅延回路１７２の遅延量（Δｔ）が、０＜Ｆ／Ｍ＜１／４又は３／４＜Ｆ／Ｍ＜１のときにはΔｔが１／Ｎ×ｆｒｅｆの（２ｐ−１）／２倍（ｐは自然数）になるように、１／４≦Ｆ／Ｍ≦３／４のときにはΔｔが１／Ｎ×ｆｒｅｆのｑ倍（ｑは自然数）になるように制御する。変調幅ΔｔをＦ／Ｍに応じて変更することにより、ミキシングによる生じる低周波成分の周波数領域をＶＣＯの発振周波数に応じて任意に制御することが可能になる。
【０１０１】
また、図２３、図２５、及び、図２６に示した第７〜第９の実施形態例で説明した０＜Ｆ／Ｍ＜１の全範囲でのスプリアスの防止技術は、第１の実施形態例のみでなく、図１１に示す第３の実施形態例のフラクショナルＮ周波数シンセサイザにおいても同様に適用可能である。この場合には、変調を加える側の信号である比較信号ＳＩＧ側に、Ｆ／Ｍの値に応じて、変調した信号と変調しない信号とを切り替える選択回路、異なる変調幅を有する信号を切り替える選択回路、又は、変調幅の調整が可能な可変変調回路などを設ける。例えば、第３の実施形態例のフラクショナルＮ周波数シンセサイザに、図２３に示す第７の実施形態例の選択回路１４を設ける場合には、選択回路１４が、ＶＣＯ（４）の出力信号ＯＵＴを（Ｎ＋Ｆ／Ｍ）分周する分周回路５の非整数値（Ｆ／Ｍ）に応じて、比較信号ＳＩＧ、又は、信号ＳＩＧＭの何れかを選択し、選択した信号を位相比較回路１に入力すればよい。
【０１０２】
なお、第５の実施形態例では、分周回路５の分周数をｎ＋ｌ、ｎ＋ｍにすることで、基準信号ＲＥＦのエッジと信号ＳＩＧＭのエッジとが重ならない例を説明したが、基準信号ＲＥＦに加える変調を制御することによっても、基準信号側のエッジと比較信号側のエッジとが重ならないようにすることができる。例えば、第１の実施形態例では、基準信号に変調回路７の変調幅Δｔを、所定の値よりも大きな値とすることで、位相比較回路１で信号ＲＥＦＭと比較信号ＳＩＧのエッジが重ならない。例えば、分周数制御回路６より出力される信号列がＮ＋ｎ１とｎ−ｎ２（ｎ１、ｎ２は０以上の整数）との間で変動するとき、比較信号ＳＩＧの変動幅は、ΔＴ＝（ｎ１＋ｎ２）×ＶＣＯ（４）の出力の周期となるが、変調回路７の変調幅Δｔを、比較信号の変動幅の２分の１、つまりΔＴ／２で表される時間よりも大きくする。変調幅Δｔを上記のように設定することで、信号ＲＥＦＭのエッジと比較信号ＳＩＧのエッジとの重なりがなくなり、両信号間のミキシングがなくなるために、スプリアスが除去される。第２の実施形態例においても、同様に、変調幅Δｔ（＝クロックの周期×｜ｌ−ｍ｜／２）を適宜設定することで、エッジが重ならないようにすることができる。
【０１０３】
また、第５の実施形態例で説明したリセット信号の生成は、第５の実施形態例の構成に限定されず、位相比較回路に入力される信号のうち、何れの信号が先に立ち下がり（立ち上がり）、何れの信号が後に立ち下がる（立ち上がる）かが明確である位相比較回路について適用が可能である。第５の実施形態例では、比較信号側のエッジを、基準信号のエッジとタイミングが重ならないように調整したが、基準信号側のエッジを、比較信号の分周数の違いによるエッジの変動幅よりも前後にずらしても、同様の効果が得られる。
【０１０４】
第４から第６の実施形態例では、比較信号ＳＩＧに変調を加えて信号ＳＩＧＭを生成し、これと基準信号ＲＥＦとを位相比較回路１で位相比較する例を説明したが、基準信号側に図１に示す変調回路７を設け、基準信号ＲＥＦに変調を加えて信号ＲＥＦＭとし、これを位相比較回路に入力することもできる。つまり、位相比較回路１に入力される２つの信号は、双方とも変調が加えられた信号となる。例えば、第５の実施形態例のように分周回路５の分周数をｎ＋ｌとｎ＋ｍとに交互に切り替えて、基準信号ＲＥＦと信号ＳＩＧＭのエッジが重ならないようにしても、分周回路５及び分周数制御回路６の内部動作タイミングが、基準信号ＲＥＦのエッジと重なり合う場合がある。この場合、位相比較回路１において、基準信号ＲＥＦとそのタイミングの重なる信号が、電源ラインやグランドラインを介して干渉し合うことになり、レベルは低いが基準信号ＲＥＦの高調波とＶＣＯ（４）の出力の周波数のミキシングによるスプリアスが発生する。そこで、基準信号ＲＥＦに、基準周波数ｆｒｅｆのＮ高調波の周期を（２ｐ−１）／２倍した幅の変調をかけ、信号ＲＥＦＭとして位相比較回路に入力する。このように位相比較回路１に入力される双方の信号に変調をかけることによっても、スプリアスの発生が低減できる。
【０１０５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のフラクショナルＮ周波数シンセサイザは、上記実施形態例にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施したフラクショナルＮ周波数シンセサイザも、本発明の範囲に含まれる。例えば、変調を加える周期、又は、分周数を＋ｌ、＋ｍする周期などは、２回に１回に限られず、複数回に１回でもよい。
【０１０６】
【発明の効果】
以上説明したように、本発明のフラクショナルＮ周波数シンセサイザでは、ＶＣＯ出力の周波数が基準信号又は比較信号の周期性（周波数）の非整数倍であることに起因して、位相比較回路の出力側に発生する、フラクショナル制御（非整数分周のＰＬＬ回路）特有の低周波成分に基づくＶＣＯ出力のスプリアスを抑制することできる。つまり、ＶＣＯ出力の一部が、パッケージや、基板（電源ライン、アースライン等）を介して、基準信号又は比較信号側に回り込んでも、ミキシングにより生じる信号成分が、高周波数域にシフトされるので、位相比較回路の出力側に生じる信号成分は、ＬＰＦ回路において十分減衰させることが可能となり、ＶＣＯ出力の周波数の近傍にスプリアスが発生せず、低スプリアスのフラクショナルＮ周波数シンセサイザが実現する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２】図１のフラクショナルＮ周波数シンセサイザの基本動作を示すタイミングチャート。
【図３】信号ＲＥＦＭの高調波のフーリエ級数展開による計算結果を示すグラフ。
【図４】各信号の周波数特性であり、（ａ）は基準信号ＲＥＦの周波数特性を、（ｂ）は信号ＲＥＦＭの周波数特性を、（ｃ）は位相比較回路でのミキシングの周波数特性を示すスペクトル図。
【図５】図１のフラクショナルＮ周波数シンセサイザで得られる信号のスペクトラム特性図。
【図６】図１の変調回路７の具体的構成例であり、（ａ）は変調回路の構成を、（ｂ）は変調回路内のカウンタの構成を示すブロック図。
【図７】図６の変調回路の動作を示すタイムチャート。
【図８】本発明の第２の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図９】図８の変調制御回路９の具体的構成例あり、（ａ）は変調制御回路の構成を、（ｂ）は変調制御回路内のカウンタの構成を示すブロック図。
【図１０】図９の変調制御回路の動作を示すタイムチャート。
【図１１】本発明の第３の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図１２】図１１の変調回路１０の具体的構成例を示すブロック図。
【図１３】本発明の第４の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図１４】図１３の変調制御回路１１の具体的構成例を示すブロック図。
【図１５】本発明の第５の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図１６】位相比較回路１に入力される信号のエッジを示すタイミングチャートで、（ａ）は変調を加えないときのエッジを、（ｂ）はｌ、ｍをｌ＞Δｎ１（ｍａｘ）、ｍ＜−Δｎ１（ｍａｘ）に設定したときのエッジを示すタイミングチャート。
【図１７】チャージポンプ２の出力電流特性であり、（ａ）は変調を加えないときのチャージポンプの動作範囲を、（ｂ）はｌ、ｍをｌ＞Δｎ１（ｍａｘ）、ｍ＜−Δｎ１（ｍａｘ）に設定するときのチャージポンプの動作範囲を共に示すグラフ。
【図１８】チャージポンプの動作タイミングであり、（ａ）は従来のチャージポンプのリセットのタイミングを、（ｂ）は本実施形態例のチャージポンプのリセットのタイミングを示すタイミングチャート。
【図１９】従来のフラクショナルＮ周波数シンセサイザ、及び、図１５のフラクショナルＮ周波数シンセサイザで得られる信号のスペクトラム特性図。
【図２０】整数分周を行う周波数シンセサイザ、及び、図１５のフラクショナルＮ周波数シンセサイザで得られる信号のスペクトラム特性図。
【図２１】本発明の第６の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２２】Ｆ／ＭとΔｆとの関係を数値例で示すスペクトル図。
【図２３】本発明の第６の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２４】図２３の選択回路１４の具体的構成例を示すブロック図。
【図２５】本発明の第８の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２６】本発明の第９の実施形態例のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２７】従来の整数分周を行う周波数シンセサイザの基本構成を示すブロック図。
【図２８】従来のフラクショナルＮ周波数シンセサイザの構成を示すブロック図。
【図２９】ノイズシェイピング効果を有する分周数制御回路の構成例を示すブロック図。
【図３０】図２８のフラクショナルＮ周波数シンセサイザで得られるスペクトラム特性図。
【図３１】周波数シンセサイザの出力信号と基準信号とのミキシングの様子を示し、（ａ）は整数分周の周波数シンセサイザの周波数特性を、（ｂ）はフラクショナルＮ周波数シンセサイザの周波数特性をそれぞれ示すスペクトル図。
【符号の説明】
１ 位相比較回路（ＰＤ）
２ チャージポンプ（ＣＰ）
３ 低域通過フィルタ（ＬＰＦ）
４ 電圧制御発振器（ＶＣＯ）
５ 分周回路
６ 分周数制御回路
７、１０、１５、１６ 変調回路
９、１１、１２ 変調制御回路
８ 分周器
１３ 加算器
１４ 選択回路
１７ 可変変調回路

Claims (31)

1. 電圧制御発振器の発振出力を複数の分周数で切り替えて分周した信号を比較信号として出力する分周回路と、前記分周回路の分周数の時間平均を非整数値に制御する分周数制御回路と、基準信号と前記比較信号の位相比較結果を位相差信号として出力する位相比較回路とを備え、前記位相差信号に基づいて前記電圧制御発振器の発振周波数を制御するフラクショナルＮ周波数シンセサイザにおいて、
   所定周波数の周期性信号を、Ｔ周期（Ｔは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調して前記基準信号として前記位相比較回路に入力する変調手段を備えることを特徴とするフラクショナルＮ周波数シンセサイザ。
2. 前記変調手段は、前記周期性信号を入力し前記所定変調幅だけ遅延する遅延回路と、該遅延回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記周期性信号又は前記遅延回路の出力を選択するセレクタとを備えることを特徴とする、請求項１に記載のフラクショナルＮ周波数シンセサイザ。
3. 前記変調手段は、前記周期性信号を２つの分周数の何れかで分周する周期性信号分周器と、該周期性信号分周器の分周数を、該周期性信号分周器の出力周期以上の周期毎に切り替える変調制御回路とを備え、前記周期性信号分周器から前記基準信号を出力することを特徴とする、請求項１に記載のフラクショナルＮ周波数シンセサイザ。
4. 前記変調制御回路は、前記周期性信号分周器の出力を２分周するカウンタと、該カウンタの出力に依存して前記周期性信号分周器の分周数を切り替える切替手段とを備えることを特徴とする、請求項３に記載のフラクショナルＮ周波数シンセサイザ。
5. 前記分周回路の分周数がＮ−ｎ１とＮ＋ｎ２（Ｎは自然数、ｎ１、ｎ２は０以上の整数）との間で変動し、前記所定変調幅が、分周回路の入力側の周期×（ｎ１＋ｎ２）÷２の時間よりも大きいことを特徴とする、請求項１〜４の何れかに記載のフラクショナルＮ周波数シンセサイザ。
6. 前記基準信号と前記比較信号の位相の遅れている方の信号のエッジで前記位相差信号をリセットすることを特徴とする、請求項５に記載のフラクショナルＮ周波数シンセサイザ。
7. 前記分周数制御回路に入力する非整数の値に依存して、前記周期性信号又は前記変調手段の変調出力の何れかを選択して前記基準信号とする選択回路を更に備えることを特徴とする、請求項１又は２に記載のフラクョナルＮ周波数シンセサイザ。
8. 前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには前記変調出力を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには周期性信号を選択することを特徴とする、請求項７に記載のフラクショナルＮ周波数シンセサイザ。
9. 前記変調手段を複数備え、前記分周数制御回路に入力する非整数の値に依存して該複数の変調手段の何れか１つを選択する選択回路を更に備えることを特徴とする、請求項１又は２に記載のフラクショナルＮ周波数シンセサイザ。
10. 前記周期性信号の周波数をｆｒｅｆとすると、前記変調手段は、（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）の変調幅を有する少なくとも１つの第１の変調手段と、ｑ／（Ｎ×ｆｒｅｆ）（ｑ、Ｎは自然数）の変調幅を有する少なくとも１つの第２の変調手段とを含むことを特徴とする、請求項９に記載のフラクショナルＮ周波数シンセサイザ。
11. 前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには第１の変調手段を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには前記第２の変調手段を選択することを特徴とする、請求項１０に記載のフラクショナルＮ周波数シンセサイザ。
12. 前記非整数の分母が２^ｎ（ｎは２以上の整数）であり、前記選択回路は、該非整数の分子の最上位ビットと該最上位ビットの１つ下位のビットとの排他的論理和を選択制御信号とする、請求項８又は１１に記載のフラクショナルＮ周波数シンセサイザ。
13. 前記変調手段は、前記分周数制御回路に入力する非整数の値に依存して前記所定変調幅を制御する変調幅切替手段を備えることを特徴とする、請求項１又は２に記載のフラクショナルＮ周波数シンセサイザ。
14. 前記変調幅切替手段は、前記非整数値に応じた遅延量を出力する遅延回路を備えることを特徴とする、請求項１３に記載のフラクショナルＮ周波数シンセサイザ。
15. 前記遅延回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには、遅延量を（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）にし、前記非整数の値が１／４以上で３／４よりも小さいときには、遅延量をｑ／（Ｎ×ｆｒｅｆ）（ｑは０以上の整数、Ｎは自然数）にすることを特徴とする、請求項１４に記載のフラクショナルＮ周波数シンセサイザ。
16. 電圧制御発振器の発振出力を複数の分周数で切り替えて分周した信号を出力する分周回路と、前記分周回路の分周数の時間平均を非整数値に制御する分周数制御回路と、前記分周回路の出力を比較信号とし該比較信号と基準信号の位相比較結果を位相差信号として出力する位相比較回路とを備え、前記位相差信号に基づいて前記電圧制御発振器の発振周波数を制御するフラクショナルＮ周波数シンセサイザにおいて、
    前記分周回路の出力を、Ｔ周期（Ｔは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調して前記比較信号として前記位相比較回路に入力する変調手段を備えることを特徴とするフラクショナルＮ周波数シンセサイザ。
17. 前記変調手段は、前記分周回路の出力を入力し前記所定変調幅だけ遅延する遅延回路と、該遅延回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記分周回路の出力又は前記遅延回路の出力を選択して出力するセレクタとを備えることを特徴とする、請求項１６に記載のフラクショナルＮ周波数シンセサイザ。
18. 前記変調手段は、前記分周数制御回路が出力する分周数に、２つの異なる加数を前記分周回路の出力周期以上の周期毎に切り替えて加算する変調制御回路を備えることを特徴とする、請求項１６に記載のフラクショナルＮ周波数シンセサイザ。
19. 前記変調制御回路は、前記分周回路の出力を２分周するカウンタと、該カウンタの出力に依存して前記２つの異なる加数を切り替えるセレクタと、該セレクタの出力に前記分周数制御回路が出力する分周数を加算する加算器とを備えることを特徴とする、請求項１８に記載のフラクショナルＮ周波数シンセサイザ。
20. 前記分周数制御回路の出力がＮ−ｎ１とＮ＋ｎ２（Ｎは自然数、ｎ１、ｎ２は０以上の整数）との間で変動し、ｎ１とｎ２の大きい方をＮ１とすると、前記２つの異なる加数が、―Ｎ１よりも小さい値と、＋Ｎ１よりも大きい値とから成ることを特徴とする、請求項１８又は１９に記載のフラクショナルＮ周波数シンセサイザ。
21. 前記位相差信号は、前記分周数制御回路が出力する分周数に、２つの異なる加数のうち、−Ｎ１よりも小さい加数を加算したときには前記基準信号でリセットし、＋Ｎ１よりも大きい加数を加算したときには前記比較信号でリセットすることを特徴とする、請求項２０に記載のフラクショナルＮ周波数シンセサイザ。
22. 前記分周数制御回路に入力する非整数の値に依存して、前記変調手段の変調出力又は前記分周回路の出力の何れかを選択して前記比較回路に入力する選択回路を更に備えることを特徴とする、請求項１６又は１７に記載のフラクョナルＮ周波数シンセサイザ。
23. 前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには変調出力を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには比較信号を選択することを特徴とする、請求項２２に記載のフラクショナルＮ周波数シンセサイザ。
24. 前記変調手段を複数備え、前記分周数制御回路に入力する非整数の値に依存して該複数の変調手段の何れか１つを選択する選択回路を更に備えることを特徴とする、請求項１６又は１７に記載のフラクショナルＮ周波数シンセサイザ。
25. 前記基準信号の周波数をｆｒｅｆとすると、前記変調手段は、（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）の変調幅を有する少なくとも１つの第１の変調手段と、ｑ／（Ｎ×ｆｒｅｆ）（ｑ、Ｎは自然数）の変調幅を有する少なくとも１つの第２の変調手段とを含むことを特徴とする、請求項２４に記載のフラクショナルＮ周波数シンセサイザ。
26. 前記選択回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには一方の変調手段を選択し、前記非整数の値が１／４以上で３／４よりも小さいときには他方の変調手段を選択することを特徴とする、請求項２５に記載のフラクショナルＮ周波数シンセサイザ。
27. 前記非整数の分母が２^ｎ（ｎは２以上の整数）であり、前記選択回路は、該非整数の分子の最上位ビットと該最上位ビットの１つ下位のビットの排他的論理和を選択制御信号とする、請求項２３又は２６に記載のフラクショナルＮ周波数シンセサイザ。
28. 前記変調手段は、前記分周数制御回路に入力する非整数の値に依存して前記所定変調幅を制御する変調幅切替手段を備えることを特徴とする、請求項１６又は１７に記載のフラクショナルＮ周波数シンセサイザ。
29. 前記変調幅切替手段は、前記非整数値に応じた遅延量を出力する遅延回路を備えることを特徴とする、請求項２８に記載のフラクショナルＮ周波数シンセサイザ。
30. 前記遅延回路は、前記非整数の値が０以上で１／４よりも小さいとき及び３／４以上で１よりも小さいときには、遅延量を（２ｐ−１）／（２×Ｎ×ｆｒｅｆ）（ｐ、Ｎは自然数）にし、前記非整数の値が１／４以上で３／４よりも小さいときには、遅延量をｑ／（Ｎ×ｆｒｅｆ）（ｑは０以上の整数、Ｎは自然数）にすることを特徴とする、請求項２９に記載のフラクショナルＮ周波数シンセサイザ。
31. 前記基準信号が、所定周波数の周期性信号を、Ｕ周期（Ｕは２以上の整数）に１回、所定変調幅だけ時間軸方向に変調した信号であることを特徴とする、請求項１６〜２１の何れかに記載のフラクショナルＮ周波数シンセサイザ。

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