KR101263220B1 - 주파수 합성기 - Google Patents

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Abstract

본 발명은, 프로그래머블 분주기를 사용하여 주파수 발진기의 주파수를 낮춘 다음 디지털 블록으로 구현 가능한 위상 락 루프를 구성하여 락 시간을 단축할 수 있는 주파수 합성기를 제공할 수 있다.
Figure R1020090062191
주파수 발진기(frequency oscilator), 위상 락 루프(phase locked loop)

Description

주파수 합성기{FREQUENCY SYNTHESIZER}
본 발명은 주파수 합성기에 관한 것으로서, 보다 상세하게는 주파수 발진기의 주파수를 분주기를 사용하여 낮춘 다음 디지털 블록으로 구현 가능한 위상 락 루프를 구성하여 락 시간을 단축할 수 있는 주파수 합성기에 관한 것이다.
본 발명은 지식경제부의 IT 원천기술개발 사업의 일환으로 수행한 연구로부터 도출된 것이다[과제 관리번호: 2008-F-008-01, 과제명: 차세대 무선 융합 단말용 Advanced Digital RF 기술개발].
이동통신 분야에서 주파수 합성기는 송수신을 위한 안정적인 주파수를 생성하는데 널리 사용되고 있다. 주파수합성기는 위상 동기 루프(PLL: Phase Lock Loop)과 전압 제어 오실레이터(Voltage Controlled Oscillator)를 포함할 수 있다. 위상 동기 루프는 부궤환(negative feedback) 제어방식으로 전압 제어 오실레이터의 출력 주파수를 고정시킬 수 있다.
광대역 튜닝을 위한 종래의 디지털 주파수 합성기는 적응형 주파수 보정 루프를 이용하여 왔다. 상기 주파수 보정 루프는 VCO, 주-분배기, 주파수 검출기, 그 리고 상태머신을 포함할 수 있다. 상기 VCO는 입력 비트값에 의해 출력 주파수가 제어되며, 디지털 제어 비트값 B[K]의 증가에 출력 주파수가 선형적으로 증가하는 특성을 갖는다. 주-분배기는 VCO에서 출력된 발진 주파수의 파형을 분주하여 분주된 신호를 생성할 수 있다. 주파수 검출기는 카운터로 구성되어 있으며, 기준 주파수의 n 클럭 동안 기준주파수와 분주 주파수의 클럭수 차이를 계산한다. 상태 머신은 기준 주파수의 n클럭동안, 주파수 검출기의 클럭수 차이값을 받아 기준주파수와 분주 주파수 간의 주파수 상태를 판단하여 출력비트 값을 재조정할수 있다. 이와 같은 과정을 반복함으로서 VCO의 출력 주파수는 주 분배기의 분배값과 기준 주파수의 곱만큼의 주파수로 옮겨가게 된다.
그러나, 상기 주파수 보정루프는 상태 머신에 의해 단순히 주파수 차이의 상태만을 검출하여 VCO의 입력 비트를 재조정하므로 VCO의 주파수 보정을 위한 입력비트가 클 경우 원하는 주파수 대역으로 옮겨가는 시간이 길다는 단점이 있다.
상기한 문제점을 해결하기 위해서, 본 발명은 주파수 발진기의 주파수를 분주기를 사용하여 낮춘 다음 디지털 블록으로 구현 가능한 위상 락 루프를 구성하여 락 시간을 단축할 수 있는 주파수 합성기를 제공하는 것을 목적으로 한다.
본 발명의 일측면은, 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기와, 최소 분주비(n: n은 상수)가 기설정되고, 가변 분주비로 상기 주파수 발진기의 출력 주파수를 분주하는 프로그래머블 분주기와, 상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부, 및 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 프로그래머블 분주기의 출력신호의 프랙셔널 오차를 뺀 제어 비트를 출력하는 위상 검출부를 포함하는 주파수 합성기를 제공할 수 있다.
상기 위상 검출부는, 상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter)와, 상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록, 및 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상검출기를 포함할 수 있다.
상기 위상검출기에서 출력되는 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현되며, 여기서 p.f 는 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 주파수 채널 워드 명령값을 최소 분주비로 나누었을 때 나머지의 인테저 값을 상기 최소 분주비로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값일 수 있다.
상기 주파수 합성기는, 상기 위상 검출부와 주파수 발진기 사이에 연결되어, 상기 위상 검출부에서 출력된 값을 평균화하여 상기 주파수 발진기로 출력하는 루프필터를 더 포함할 수 있다.
상기 프로그래머블 분주기는, 상기 주파수 발진기의 출력 신호를 상기 최소 분주비로 상기 기준 비교값의 인테저값-1 번 분주하고, 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나누었을 때 나머지의 정수값과 상기 최소 분주비를 더한 값으로 한번 분주할 수 있다.
상기 카운터부는, 상기 기준 주파수 및 상기 프로그래머블 분주기의 출력신호를 입력신호로 입력받는 플립플롭과, 상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 프로그래머블 분주기의 출력신호를 클럭 신호로 입력받는 카운터, 및 상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로를 포함할 수 있다.
본 발명의 다른 일측면은, 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기와, 최소 분주비(n: n은 상수)가 기설정되고, 가변 분주비로 상기 주파수 발진기의 출력 주파수를 분주하는 프로그래머블 분주기와, 상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부와, 원하는 출력 주파수를 얻기 위해 입력해 주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나눈 값의 정수값에서 상기 카운터부에서 출력되는 카운터 값을 뺀 값을 제1 제어비트로 출력하는 주파수 검출기와, 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 프로그래머블 분주기의 출력신호의 프랙셔널 오차를 뺀 제2 제어 비트를 출력하는 위상 검출부와, 상기 주파수 검출기와 위상 검출부에 각각 연결되어 상기 제1 제어 비트 또는 제2 제어비트를 선택적으로 출력하는 모드 변환 블록, 및 상기 모드변환 블록과 주파수 발진기 사이에 연결되는 루프필터부를 포함하는 주파수 합성기를 제공할 수 있다.
상기 위상 검출부는, 상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter)와, 상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록, 및 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상검출기를 포함할 수 있다.
상기 위상검출기에서 출력되는 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현되며, 여기서 p.f 는 상기 주파수 채널 워드 명령값을 최소 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 주파수 채널 워드 명령값을 최소 분주비로 나누었을때 나머지의 인테저 값을 상기 최소 분주비로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값일 수 있다.
상기 모드변환 블록은, 상기 기준 주파수 클럭에 맞추어 상기 주파수 검출기의 출력값이 0이 연속으로 나오는 횟수를 카운팅하고, 상기 카운팅된 값이 기설정된 값과 같아지면 상기 주파수 검출기와 상기 루프필터부의 연결을 상기 위상 검출부와 루프필터부의 연결로 변경하며, 상기 기설정된 값은 상기 기준 주파수(f_ref)에 최소 분주비(n)를 곱한 후 이를 상기 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수(Δf)로 나눈 값일 수 있다.
상기 프로그래머블 분주기는, 상기 주파수 발진기의 출력 신호를 상기 최소 분주비로 상기 기준 비교값의 인테저값-1 번 분주하고, 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나누었을 때 나머지의 정수값과 상기 최소 분주비를 더한 값으로 한번 분주할 수 있다.
상기 카운터부는, 상기 기준 주파수 및 상기 프로그래머블 분주기의 출력신호를 입력신호로 입력받는 플립플롭과, 상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 프로그래머블 분주기의 출력신호를 클럭 신호로 입력받는 카운터, 및 상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로를 포함할 수 있다.
상기 루프 필터부는, 상기 주파수 검출기에서 출력된 제1 제어비트 값을 평균화하는 제1 루프필터, 및 상기 위상 검출부에서 출력된 제2 제어비트 값을 평균화하는 제2 루프필터를 포함할 수 있다.
본 발명의 또 다른 일측면은, 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기와, 상기 주파수 발진기의 출력 주파수를 기설정된 분주비(n: n은 상수)로 분주하는 전치 분주기와, 상기 전치 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 전치 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부와, 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 분주비로 나눈 값의 정수값에서 상기 카운터부에서 출력되는 카운터 값을 뺀 값을 제1 제어비트로 출력하는 주파수 검출기와, 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 전치 분주기의 출력신호의 프랙셔널 오차를 뺀 제2 제어 비트를 출력하는 위상 검출부와, 상기 주파수 검출기와 위상 검출부에 각각 연결되어 상기 제1 제어 비트 또는 제2 제어비트를 선택적으로 출력하는 모드 변환 블록, 및 상기 모드변환 블록과 주파수 발진기 사이에 연결되는 루프필터부를 포함하는 주파수 합성기를 제공할 수 있다.
상기 위상 검출부는, 상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter)와, 상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록, 및 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상검출기를 포함할 수 있다.
상기 위상검출기에서 출력되는 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현되며, 여기서 p.f 는 상기 채널 워드 명령값을 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), cnk[K]는 기준 주파수의 한주기 동안에 상기 전치 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값일 수 있다.
상기 모드변환 블록은, 상기 기준 주파수 클럭에 맞추어 상기 주파수 검출기의 출력값이 0이 연속으로 나오는 횟수를 카운팅하고, 상기 카운팅된 값이 기설정된 값과 같아지면 상기 주파수 검출기와 상기 루프필터부의 연결을 상기 위상 검출부와 루프필터부의 연결로 변경하며, 상기 기설정된 값은 상기 기준 주파수(f_ref)에 최소 분주비(n)를 곱한 후 이를 상기 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수(Δf)로 나눈 값일 수 있다.
상기 카운터부는, 상기 기준 주파수 및 상기 전치 분주기의 출력신호를 입력신호로 입력받는 플립플롭과, 상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 전치 분주기의 출력신호를 클럭 신호로 입력받는 카운터, 및 상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로를 포함할 수 있다.
상기 루프 필터부는, 상기 주파수 검출기에서 출력된 제1 제어비트 값을 평균화하는 제1 루프필터, 및 상기 위상 검출부에서 출력된 제2 제어비트 값을 평균화하는 제2 루프필터를 포함할 수 있다.
본 발명에 따르면, 루프의 안정성을 확보하고 빠른 시간내에 원하는 주파수 대역으로 주파수 발진기의 출력 주파수를 이동시킬수 있는 주파수 합성기를 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 1은, 본 발명의 일실시 형태에 따른 주파수 합성기의 구성도이다.
도 1을 참조하면, 본 실시형태에 따른 주파수 합성기는 주파수 발진기(110), 프로그래머블 분주기(120), 카운터부(130), 시간-디지털 변환부(140), 오차 정규화 블록(150), 위상 검출기(160)를 포함할 수 있다.
본 실시형태에 따른 주파수 합성기에서는 주파수 발진기(110)에서 원하는 출력 주파수를 얻기 위해 입력해주는 주파수 채널 워드 명령값(FCW: Frequency Channel Word) 및 프로그래머블 분주기의 최소 분주비(n: n은 상수)가 기설정될 수 있다.
상기 주파수 발진기(110)는 전압제어 발진기(Voltage Controlled Oscillator: VCO) 또는 디지털 제어 발진기(Digitally Controlled Oscillator: DCO)일 수 있다. 본 실시형태에서는 디지털 제어 발진기(DCO)일 수 있다. 상기 디지털 제어 발진기는 입력되는 제어비트에 따라 출력되는 주파수를 조절할 수 있다. 상기 디지털 제어 발진기(DCO)에서 출력되는 주파수는 프로그래머블 분주기(120)를 통해 피드백되고 카운터부(130), TDC(140), 및 위상 검출기(160)를 거쳐 다시 상기 발진기(110)를 제어함으로서 상기 주파수 합성기에서 위상 락 루프가 형성될 수 있다.
상기 프로그래머블 분주기(120)는, 상기 디지털 제어 발진기(110)의 출력 주파수(f_dco)를 분주하여 출력할 수 있다. 본 실시형태에서 상기 프로그래머블 분주기(120)는 상기 기설정된 최소 분주비인 n 내지 2n-1의 분주비를 가질 수 있으며, 상기 분주비중 선택된 분주비로 상기 디지털 제어 발진기(110)의 출력 주파수를 분주하여 출력할 수 있다.
상기 주파수 채널 워드 명령값(FCW)은 정수부분 및 소수부분을 포함할 수 있다. 본 실시형태에서는 정수부분만으로 가정하여 설명하겠다.
상기 주파수 합성기의 위상 락 루프가 락이 걸린 상태, 즉, 상기 발진기에서 출력되는 주파수가 일정한 상태인 경우, 상기 프로그래머블 분주기(120)에서의 분주는 아래 수학식 1으로 나타낼 수 있다.
W=n(p-1)+(n+c)
여기서, W는 기설정된 주파수 채널 워드 명령값(FCW)이고, n은 프로그래머블 분주기의 기설정된 최소 분주비, c는 상기 주파수 채널 워드 명령값(W)을 최소 분주비(n)로 나누었을 때의 나머지를 나타낸다. 상기 수학식 1에 의해 상기 주파수 검출기에서 기준이 되는 기준 비교값(p)이 계산될 수 있다.
따라서, 상기 주파수 합성기의 주파수 보정 루프가 락이 걸린상태라고 가정할 때, 상기 프로그래머블 분주기(120)는 상기 디지털 제어 발진기의 출력 주파수(f_dco)를 n의 분주비로 p-1 번 분주하고, n+c 의 분주비로 한번 분주할 수 있다. 따라서 상기 p는 상기 주파수 발진기의 출력신호가 상기 프로그래머블 분주기에서 분주되는 횟수를 나타낼 수 있다.
상기 카운터부(130)는, 상기 프로그래머블 분주기(120)의 출력신호(f_div) 및 기준 주파수(f_ref)를 입력받아 상기 기준 주파수(f_ref)의 한주기 동안에 상기 프로그래머블 분주기의 출력 신호(f_div)의 라이징 에지를 카운팅하는 카운터 값(Cnk[K])을 출력할 수 있다. 또한, 상기 카운터 값이 1일 때 하이상태인 제1 히트신호(f_hit1), 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호(f_hit2)를 출력할 수 있다.
본 실시형태에서 상기 카운터부(130)는 상기 기준 주파수(f_ref) 및 상기 프로그래머블 분주기의 출력신호(f_div)를 입력신호로 입력받는 플립플롭(132), 상기 플립플롭(132)의 출력신호를 리셋신호로 입력받고 상기 프로그래머블 분주기의 출력신호를 클럭 신호로 입력받는 카운터(131), 및 상기 카운터의 출력 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로(133)를 포함할 수 있다.
상기 플립 플롭(132)에서는 기준 주파수(f_ref)와 프로그래머블 분주기의 출력신호(f_div)를 입력받아 리-타임(re-timed) 되도록 하여 카운터 리셋 신호(f_reset)을 출력할 수 있다.
상기 카운터(131)는 업 카운터일 수 있으며, 상기 카운터 리셋신호(f_reset)가 0 에서 1(Low-to-High)로 될 때 리셋되어 다음 리셋이 될 때까지 리셋 신호(f_reset)의 한 주기동안 들어오는 분주된 신호(f_div)의 클럭 수를 카운팅할 수 있다.
상기 카운터(131)에서 카운팅된 숫자는 상기 기준 주파수(f_ref)의 한 주기동안 상기 프로그래머블 분주기에서 출력되는 신호(f_div)의 클럭수이며, 상기 카운터에서 출력되는 신호는 래치(133)를 거쳐 위상 검출기(160)로 입력될 수 있다.
상기 시간-디지털 변환부(140)에서는 상기 기준 주파수(f_ref), 제1 히트신호(f_hit1), 제2 히트신호(f_hit2)를 입력받아, 상기 기준 주파수와 상기 제1 히트신호의 위상 차이값(ΦPE) 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값(nTD)을 각각 디지털 비트로 변환하여 제1 디지털 비트(ΦPE[K]) 및 제2 디지털 비트(nTD[K])를 출력할 수 있다.
상기 오차 정규화 블록(150)에서는 상기 시간-디지털 변환부(140)에서 출력 되는 제1 디지털 비트(ΦPE[K])를 제2 디지털 비트(nTD[K])로 나눈 값을 출력할 수 있다.
상기 위상 검출기(160)에서는, 상기 카운터값(cnk[K]) 및 상기 오차 정규화 블록의 출력값을 입력받아 제어 비트(ΦP[K])를 출력할 수 있다.
본 실시형태에서, 상기 위상검출기에서 출력되는 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현될 수 있으며, 여기서 p.f 는 상기 주파수 채널 워드 명령값(FCW)을 최소 분주비(n)로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 주파수 채널 워드 명령값을 최소 분주비로 나누었을때 나머지의 인테저 값(c)을 상기 최소 분주비(n)로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값을 나타낼 수 있다.
본 실시형태에서, 상기 위상 검출기의 출력값(ΦP[K])이 양의 값이면 디지털 제어 발진기의 출력 주파수는 상승하고, 반대로 상기 위상 검출기의 출력값(ΦP[K])이 음의 값을 갖게 되면 상기 디지털 제어 발진기의 출력 주파수는 하강하게 되어, 결국 상기 위상 락 루프가 락이 걸렸을 때에는 상기 위상 검출기의 출력값(ΦP[K]) 은 0의 값을 갖게 된다.
본 실시형태에 따른 주파수 합성기는, 상기 위상 검출기(160)와 디지털 제어 발진기(110) 사이에 연결되는 루프필터(170)를 더 포함할 수 있다.
상기 루프필터(170)는 상기 위상 검출기(160)에서 출력된 값을 평균화하여 상기 디지털 제어 발진기(110)로 출력할 수 있다. 상기 루프필터는 저역통과 필터로 구현될 수 있다. 상기 루프 필터(170)는 상기 주파수 합성기의 위상 락 루프의 루프 안정성을 확보하기 위해 사용될 수 있다.
도 2a 및 도 2b는, 상기 도 1의 실시형태에 따른 주파수 합성기에서의 주파수를 나타내는 도면이다.
도 2a는, 기준 주파수(f_ref), 프로그래머블 분주기의 출력 주파수(f_div), 카운터부의 리셋신호(f_reset), 주파수 발진기의 출력신호(f_dco)를 시간축에서 나타내는 도면이다.
도 2a를 참조하면, 기준 주파수(f_ref)의 한 주기는 A-F 구간이며, 플립 플롭을 이용하여 프로그래머블 분주기를 통과한 신호(f_div)를 클럭 신호로 사용하여 리-타임된 리셋신호(f_reset)의 한 주기는 B-G 구간이다. B-G 구간에서 카운터에 의해 상기 프로그래머블 분주기에서 출력되는 신호(f_div)의 라이징 에지의 수가 카운팅되고, 기준 주파수(f_ref)의 라이징 에지 시간에서 카운팅된 값이 카운터값(cnk[K])으로 출력될 수 있다. 상기 기준 주파수(f_ref)의 라이징 에지 시간인 F 시간에서 출력되는 cnk[K]값은 4이다. 또한, 리셋 신호(f_reset)의 한 주기 구간(B-G)에서 상기 주파수 발진기의 출력신호(f_dco)의 분주를 살펴보면, 3번(n1, n2, n4)은 4분주하고, 1번(n3)은 7 분주 하였음을 알 수 있다. 따라서, 프로그래머블 분주기의 최소 분주비 값은 4이고, 주파수 채널 워드 명령값을 최소 분주비로 나누었을 때의 나머지값(c)은 3인 것을 알 수 있다. A-B 구간은 상기 기준 주파수(f_ref)와 리셋 신호(f_reset) 사이의 위상 차이 구간을 의미한다.
도 2b는, 기준 주파수(f_ref), 프로그래머블 분주기의 출력 주파수(f_div), 카운터부에서 출력되는 제1 히트신호(f_hit1) 및 제2 히트신호(f_hit2)를 나타내는 도면이다.
도 2b를 참조하면, 프로그래머블 분주기에서 출력되는 신호(f_div)는 기준 주파수 신호(f_ref)의 한 주기에 4개의 라이징 에지를 갖는다. 상기 4개의 라이징 에지 중 카운팅값(cnk[K])이 3일 때만 프로그래머블 분주기에 의해 주파수 발진기의 출력신호(f_dco)는 n+c 의 값으로 분주되고, 카운팅값(cnk[K])이 1, 2, 4일 때는 n 의 값으로 분주될 수 있다. 상기 제1 히트 신호(f_hit1)는 상기 프로그래머블 분주기에서 출력되는 신호(f_div)가 카운터에 인가되어 카운터 값(cnk[K])이 1일 때만 하이 상태의 값을 가질 수 있다. 상기 제2 히트 신호(f_hit2)는 상기 프로그래머블 분주기에서 출력되는 신호(f_div)가 카운터에 인가되어 카운터 값(cnk[K])이 2일 때만 하이 상태의 값을 가질 수 있다.
기준 주파수 신호(f_ref)의 라이징 에지부터 상기 제1 히트 신호(f_hit1)의 라이징 에지까지의 구간(A-B)은 ΦPE로 정의되고, 이는 기준 주파수 신호(f_ref)와 프로그래머블 분주기에서 출력되는 신호(f_div)와의 프랙셔널 오차가 된다.
상기 제1 히트 신호(f_hit1)의 라이징 에지부터 상기 제2 히트 신호(f_hit2)의 라이징 에지까지의 구간(B-C)은, 상기 주파수 발진기의 출력신호(f_dco)의 한주기를 TD로 정의할 때, n ×TD 만큼의 시간값을 가질 수 있다.
도 3은, 본 발명의 다른 실시형태에 따른 주파수 합성기의 구성도이다.
도 3을 참조하면, 본 실시형태에 따른 주파수 합성기는 주파수 발진기(310), 프로그래머블 분주기(320), 카운터부(330), 시간-디지털 변환부(340), 프랙셔널 오차 정규화 블록(350), 위상 검출기(360), 루프필터부(370), 모드 변환 블록(380), 및 주파수 검출기(390)를 포함할 수 있다.
본 실시형태에서, 상기 주파수 발진기(310), 프로그래머블 분주기(320), 카운터부(330), 주파수 검출기(390), 모드 변환 블록(380), 및 제1 루프필터(371)는 주파수 보정 루프를 형성하고, 상기 주파수 발진기(310), 프로그래머블 분주기(320), 카운터부(330), 시간-디지털 변환부(340), 프랙셔널 오차 정규화 블록(350), 위상 검출기(360), 모드 변환 블록(380), 및 제2 루프필터(372)는 위상 락 루프를 형성할 수 있다.
상기 주파수 보정 루프는 사용자가 원하는 주파수에서 위상 락 루프가 검출할 수 있는 허용 오차 범위 내로 상기 주파수 발진기의 출력 주파수를 빠른 시간 내에 옮기는 역할을 할 수 있다. 상기 위상 락 루프는 상기 주파수 보정루프에 의해 옮겨진 주파수에서 사용자가 원하는 정확한 주파수로 락이 걸리는 역할을 할 수 있다.
본 실시형태에 따른 주파수 합성기의 동작원리를 설명하겠다.
사용자에 의해 주파수 채널 명령 워드(FCW)값이 변경되면, 상기 모드 변환 블록(380)은 상기 FCW 값의 변화를 인식하고, 주파수 보정 루프를 실행시키기 위해 상기 주파수 검출기(390)를 상기 제1 루프 필터(371)에 연결시킬 수 있다. 상기 제1 루프필터(371)는 빠른 주파수 보정 루프의 락을 위해서 루프필터의 대역폭이 넓게 설계될 수 있다. 상기 제1 루프필터의 출력 비트값(B[K])는 상기 주파수 발진기(310)의 입력으로 인가되어 상기 주파수 발진기의 출력 주파수를 제어할 수 있다.
상기 주파수 발진기(310)는 디지털 입력 비트에 의해 출력 주파수가 제어되는 발진기이며, 발진 파형의 주파수는 상기 입력 제어비트에 선형적인 특성을 가질 수 있다. 상기 주파수 발진기의 출력 신호(f_dco)는 프로그래머블 분주기(320)에 인가될 수 있다.
상기 프로그래머블 분주기(320)는 n 분주부터 2n-1 분주까지 정수 값을 분주할 수 있는 분주기이며, 상기 주파수 발진기의 출력신호(f_dco)를 입력받아 분주 신호(f_div)를 출력할 수 있다. 상기 프로그래머블 분주기(320)의 분주는 아래식으로 나타낼 수 있다.
floor(FCW) = (p-1)n + (n+c)
= n×p + c
여기서, FCW는 주파수 발진기(310)에서 원하는 출력 주파수를 얻기 위해 입력해주는 값이며, 상기 주파수 채널 명령 워드(FCW)값은 정수 값과 소수 값으로 구성될 수 있으며, floor(FCW)는 상기 정수값이다. 상기 c는 상기 FCW 값의 정수 값을 최소 분주비(n)로 나누었을 때 나머지를 나타낸다.
즉, 상기 프로그래머블 분주기(320)에서는 기준 주파수의 한 주기 내에서 주파수 발진기의 출력 신호를 n+c의 분주비로 한번 분주를 하고, 나머지는 n 의 분주비로 분주를 할 수 있다.
상기 카운터부(330)에서는 상기 기준 주파수 신호(f_ref)를 D-플립플롭(332)의 D 단자에 입력시키고, 프로그래머블 분주기(320)의 출력 신호(f_div)를 클럭으로 사용하여 기준 주파수 신호의 리-타임된 리셋신호(f_reset)를 생성할 수 있다.
상기 카운터부(330)의 카운터(331)는 상기 리셋 신호(f_reset)의 라이징 에지 시간에 리셋될 수 있다. 상기 카운터(331)는 리셋 신호의 한 주기 내에서 상기 프로그래머블 분주기의 출력신호(f_div)의 클럭 수를 카운팅할 수 있다. 상기 카운터의 출력값(cnk)은 기준 주파수의 라이징 에지 시간에 맞추어 카운팅값(cnk[K])을 주파수 검출기(390)로 출력할 수 있다. 상기 카운팅값(cnk[K])은 상기 기준 주파수의 한 주기 내에서 상기 분주기의 출력신호(f_div)의 라이징 에지 수를 카운팅한 값이 될 수 있다.
상기 주파수 검출기(390)에서는 상기 FCW 값의 정수값을 최소 분주비(n)로 나눈 값의 정수값(p)과 상기 카운팅값(cnk[K])를 비교하여 그 차이를 제1 루프필터(371)로 출력할 수 있다. 상기 정수값(p)과 카운팅값(cnk[K])의 비교를 통해 주파수 검출기는 그 차이만큼을 제1 제어 비트(ΦF[K])로 출력할 수 있다.
상기 제1 제어 비트(ΦF[K])값이 양의 값이면, 루프 필터를 통해 주파수 발진기로 입력되는 비트(B[K])그 그 양의 값 차이만큼 재조정되어 상기 주파수 발진기의 출력 주파수는 상승하게 된다. 반대로 상기 제1 제어 비트(ΦF[K])값이 음의 값을 갖는다면, 상기 입력 비트(B[K])는 그 음의 값 차이만큼 재조정되어 상기 주파수 발진기의 출력 주파수는 하강하게 된다. 이와 같은 루프를 반복하게되면 결국 카운팅값(cnk[K])이 상기 정수값(p)과 같아지게 되고, 주파수 검출기의 출력(ΦF[K])값은 0이 되어 상기 주파수 발진기의 출력 주파수는 고정될 수 있다.
상기 모드 변환 블록(380)은 상기 주파수 합성기를 주파수 보정 루프에서 위상 락 루프로 모드를 변경시킬 수 있다. 상기 모드 변환 블록(380)에서는 기준 주파수의 클럭마다 상기 주파수 검출기의 출력(ΦF[K])값이 연속하여 0이 나오는 횟수를 카운팅할 수 있다. 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수를 Δf 라 하고, 기준 주파수를 f_ref, 프로그래머블 분주기의 최소 분주비 n, 기준 주파 수 클럭마다 연속하여 0이 나오는 횟수를 N_F0 이라고 할 때, N_F0 는 다음과 같이 계산될 수 있다.
N_F0 = n × f_ref/ Δf
만일 최소 분주비가 4이고, 위상 락 루프에서 락을 걸수 있는 허용 가능한 오차 주파수 범위 Δf 가 기준 주파수 만큼이라면, 모드 변경을 위해서 주파수 검출기의 출력(ΦF[K])값은 기준 주파수 클럭마다 연속해서 4번 0의 값을 가져야 한다. 기준 주파수의 라이징 에지 시간에서 연속하여 4번 이상 p 값과 cnk[K] 값이 같다는 의미는 도 2b의 A-B 구간이 n1 구간의 1/4 보다 작음을 의미하며 주파수 발진기의 출력 주파수가 사용자가 원하는 주파수에서 허용 오차 주파수 범위 내로 들어갔음을 의미하는 것이다.
상기 모드 변환 블록(380)에서는 기준 주파수 클럭에 맞추어 주파수 검출기의 출력값이 0 이 연속해서 나오는 횟수를 카운팅하고, 상기 카운팅된 값이 설정된 N_F0 값과 같아지면 주파수 보정 루프에서 위상 락 루프로 변경하기 위한 신호를 발생시킬 수 있다.
상기 모드 변환 블록(380)에서 주파수 보정루프에서 위상 락 루프로 변경하기 위한 신호가 발생되면, 상기 주파수 검출기(390)와 제1 루프 필터(371)의 연결은 차단되고, 위상 검출기(380)와 제2 루프 필터(372)가 연결될 수 있다. 상기 제2 루프필터(372)는 상기 제1 루프필터(371)의 주파수 해상도보다 더 작은 주파수 해 상도를 가질 수 있다.
상기 주파수 발진기(310)는 상기 제2 루프필터(372)에서 출력되는 제어비트를 입력받아 출력신호(f_dco)를 생성할 수 있다. 상기 프로그래머블 분주기(320)는 상기 주파수 발진기의 출력신호(f_dco)를 입력받아 기준 주파수 한주기 내에서 한번은 n+c 분주비로 분주하고, 나머지는 n 분주비로 분주한 신호(f_div)를 출력할 수 있다.
상기 카운터부(330)에서는, 기준 주파수 한 주기 내에서 상기 프로그래머블 분주기의 출력신호(f_div)의 라이징 에지 클럭 수를 카운팅하여 기준 주파수 신호(f_ref)의 라이징 에지 시간에서 카운팅값(cnk[K])을 출력할 수 있다. 또한, 상기 기준 주파수 신호(f_ref)를 D-플립플롭의 D 단자에 입력하고, 분주기의 출력신호(f_div)를 클럭으로 사용하여 리-타임된 리셋신호(f_reset)를 생성할 수 있다. 상기 리셋신호(f_reset)의 라이징 에지에 리셋된 카운터(331)는 상기 카운팅값(cnk[K])이 1일 때 제1 히트신호(f_hit1)를 출력하고, 상기 카운팅값(cnk[K])이 2일 때 제2 히트신호(f_hit2)를 출력할 수 있다.
상기 시간-디지털 변환부(340)에서는 상기 기준 주파수 신호(f_ref), 제1 히트신호(f_hit1), 및 제2 히트신호(f_hit2)를 입력받아 상기 기준 주파수 신호(f_ref)와 제1 히트신호(f_hit1) 사이의 위상 차이값 및 상기 제1 히트신호(f_hit1)와 제2 히트신호(f_hit2) 사이의 위상 차이값을 각각 디지털 비트로 변 환하여 제1 디지털 비트(ΦPE[K]) 및 제2 디지털 비트(nTD)를 출력할 수 있다.
상기 프랙셔널 오차 정규화 블록(350)은 상기 시간-디지털 변환부(340)에서 입력되는 제1 디지털 비트(ΦPE[K])를 제2 디지털 비트(nTD)로 나눈 값(ΦPN[K])을 출력할 수 있다.
상기 위상 검출기(360)에서는 상기 카운터값 및 상기 오차 정규화 블록의 출력값을 입력받아 제2 제어 비트를 출력할 수 있다. 본 실시형태에서, 상기 위상검출기에서 출력되는 제2 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현되며, 여기서 p.f 는 상기 주파수 채널 워드 명령값을 최소 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 채널 워드 명령값을 최소 분주비로 나누었을때 나머지의 인테저 값을 상기 최소 분주비로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값일 수 있다.
상기 위상 검출기(360)의 출력값(ΦP[K])은 제2 루프필터(372)에 의해 평균화되어 주파수 발진기의 출력 주파수를 제어할 수 있다. 상기 위상 검출기의 출력 값이 양의 값이면 상기 주파수 발진기의 출력 주파수는 상승하고, 반대로 상기 위상 검출기의 출력값이 음의 값이면 상기 주파수 발진기의 출력 주파수는 하강하게 된다. 결국, 상기 위상 락 루프가 락이 걸렸을 때, 상기 위상검출기의 출력값은 0의 값을 갖게된다.
도 4는, 본 발명의 또 다른 실시형태에 따른 주파수 합성기의 구성도이다.
도 4를 참조하면, 본 실시형태에 따른 주파수 합성기는 주파수 발진기(410), 전치 분주기(420), 카운터부(430), 시간-디지털 변환부(440), 프랙셔널 오차 정규화 블록(450), 위상 검출기(460), 루프필터부(470), 모드 변환 블록(480), 및 주파수 검출기(490)를 포함할 수 있다.
본 실시형태에서, 상기 주파수 발진기(410), 전치 분주기(420), 카운터부(430), 주파수 검출기(490), 모드 변환 블록(480), 및 제1 루프필터(471)는 주파수 보정 루프를 형성하고, 상기 주파수 발진기(410), 전치 분주기(420), 카운터부(430), 시간-디지털 변환부(440), 프랙셔널 오차 정규화 블록(450), 위상 검출기(460), 모드 변환 블록(480), 및 제2 루프필터(472)는 위상 락 루프를 형성할 수 있다.
상기 주파수 보정 루프는 사용자가 원하는 주파수에서 위상 락 루프가 검출할 수 있는 허용 오차 범위 내로 상기 주파수 발진기의 출력 주파수를 빠른 시간 내에 옮기는 역할을 할 수 있다. 상기 위상 락 루프는 상기 주파수 보정루프에 의해 옮겨진 주파수에서 사용자가 원하는 정확한 주파수로 락이 걸리는 역할을 할 수 있다.
본 실시형태에 따른 주파수 합성기의 동작원리를 설명하겠다.
사용자에 의해 주파수 채널 명령 워드(FCW)값이 변경되면, 상기 모드 변환 블록(480)은 상기 FCW 값의 변화를 인식하고, 주파수 보정 루프를 실행시키기 위해 상기 주파수 검출기(490)를 상기 제1 루프 필터(471)에 연결시킬 수 있다. 상기 제1 루프필터(471)는 빠른 주파수 보정 루프의 락을 위해서 루프필터의 대역폭이 넓게 설계될 수 있다. 상기 제1 루프필터의 출력 비트값(B[K])는 상기 주파수 발진기(410)의 입력으로 인가되어 상기 주파수 발진기의 출력 주파수를 제어할 수 있다.
상기 주파수 발진기(410)는 디지털 입력 비트에 의해 출력 주파수가 제어되는 발진기이며, 발진 파형의 주파수는 상기 입력 제어비트에 선형적인 특성을 가질 수 있다. 상기 주파수 발진기의 출력 신호(f_dco)는 전치 분주기(420)에 인가될 수 있다.
상기 전치 분주기(420)는 분주비가 정수값(n)으로 고정된 분주기이며, 상기 주파수 발진기의 출력신호(f_dco)를 입력받아 분주 신호(f_div)를 출력할 수 있다.
상기 카운터부(430)에서는 상기 기준 주파수 신호(f_ref)를 D-플립플롭(432)의 D 단자에 입력시키고, 전치 분주기(420)의 출력 신호(f_div)를 클럭으로 사용하여 기준 주파수 신호의 리-타임된 리셋신호(f_reset)를 생성할 수 있다.
상기 카운터부(430)의 카운터(431)는 상기 리셋 신호(f_reset)의 라이징 에지 시간에 리셋될 수 있다. 상기 카운터(431)는 리셋 신호의 한 주기 내에서 상기 전치 분주기의 출력신호(f_div)의 클럭 수를 카운팅할 수 있다. 상기 카운터의 출력값(cnk)은 기준 주파수의 라이징 에지 시간에 맞추어 카운팅값(cnk[K])을 주파수 검출기(490)로 출력할 수 있다. 상기 카운팅값(cnk[K])은 상기 기준 주파수의 한 주기 내에서 상기 전치 분주기의 출력신호(f_div)의 라이징 에지 수를 카운팅한 값이 될 수 있다.
상기 주파수 검출기(490)에서는 상기 FCW 값의 정수값을 최소 분주비(n)로 나눈 값의 정수값(p)과 상기 카운팅값(cnk[K])를 비교하여 그 차이를 제1 루프필터(471)로 출력할 수 있다. 상기 정수값(p)과 카운팅값(cnk[K])의 비교를 통해 주파수 검출기는 그 차이만큼을 제1 제어 비트(ΦF[K])로 출력할 수 있다.
상기 제1 제어 비트(ΦF[K])값이 양의 값이면, 루프 필터를 통해 주파수 발진기로 입력되는 비트(B[K])그 그 양의 값 차이만큼 재조정되어 상기 주파수 발진기의 출력 주파수는 상승하게 된다. 반대로 상기 제1 제어 비트(ΦF[K])값이 음의 값을 갖는다면, 상기 입력 비트(B[K])는 그 음의 값 차이만큼 재조정되어 상기 주파수 발진기의 출력 주파수는 하강하게 된다. 이와 같은 루프를 반복하게 되면 결국 카운팅값(cnk[K])이 상기 정수값(p)과 같아지게 되고, 주파수 검출기의 출력(ΦF[K])값은 0이 되어 상기 주파수 발진기의 출력 주파수는 고정될 수 있다.
상기 모드 변환 블록(480)은 상기 주파수 합성기를 주파수 보정 루프에서 위상 락 루프로 모드를 변경시킬 수 있다. 상기 모드 변환 블록(480)에서는 기준 주파수의 클럭마다 상기 주파수 검출기의 출력(ΦF[K])값이 연속하여 0이 나오는 횟수를 카운팅할 수 있다. 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수를 Δf 라 하고, 기준 주파수를 f_ref, 전치 분주기의 분주비 n, 기준 주파수 클럭마다 연속하여 0이 나오는 횟수를 N_F0 이라고 할 때, N_F0 는 다음과 같이 계산될 수 있다.
N_F0 = n × f_ref/ Δf
만일 분주비가 4이고, 위상 락 루프에서 락을 걸수 있는 허용 가능한 오차 주파수 범위 Δf 가 기준 주파수 만큼이라면, 모드 변경을 위해서 주파수 검출기의 출력(ΦF[K])값은 기준 주파수 클럭마다 연속해서 4번 0의 값을 가져야 한다. 기준 주파수의 라이징 에지 시간에서 연속하여 4번 이상 p 값과 cnk[K] 값이 같다는 의미는 도 2b의 A-B 구간이 n1 구간의 1/4 보다 작음을 의미하며 주파수 발진기의 출력 주파수가 사용자가 원하는 주파수에서 허용 오차 주파수 범위 내로 들어갔음을 의미하는 것이다.
상기 모드 변환 블록(480)에서는 기준 주파수 클럭에 맞추어 주파수 검출기의 출력값이 0 이 연속해서 나오는 횟수를 카운팅하고, 상기 카운팅된 값이 설정된 N_F0 값과 같아지면 주파수 보정 루프에서 위상 락 루프로 변경하기 위한 신호를 발 생시킬 수 있다.
상기 모드 변환 블록(480)에서 주파수 보정루프에서 위상 락 루프로 변경하기 위한 신호가 발생되면, 상기 주파수 검출기(490)와 제1 루프 필터(471)의 연결은 차단되고, 위상 검출기(480)와 제2 루프 필터(472)가 연결될 수 있다. 상기 제2 루프필터(472)는 상기 제1 루프필터(471)의 주파수 해상도보다 더 작은 주파수 해상도를 가질 수 있다.
상기 주파수 발진기(410)는 상기 제2 루프필터(472)에서 출력되는 제어비트를 입력받아 출력신호(f_dco)를 생성할 수 있다. 상기 전치 분주기(420)는 상기 주파수 발진기의 출력신호(f_dco)를 입력받아 고정 분주비(n)로 분주한 신호(f_div)를 출력할 수 있다.
상기 카운터부(430)에서는, 기준 주파수 한 주기 내에서 상기 전치 분주기의 출력신호(f_div)의 라이징 에지 클럭 수를 카운팅하여 기준 주파수 신호(f_ref)의 라이징 에지 시간에서 카운팅값(cnk[K])을 출력할 수 있다. 또한, 상기 기준 주파수 신호(f_ref)를 D-플립플롭의 D 단자에 입력하고, 분주기의 출력신호(f_div)를 클럭으로 사용하여 리-타임된 리셋신호(f_reset)를 생성할 수 있다. 상기 리셋신호(f_reset)의 라이징 에지에 리셋된 카운터(331)는 상기 카운팅값(cnk[K])이 1일 때 제1 히트신호(f_hit1)를 출력하고, 상기 카운팅값(cnk[K])이 2일 때 제2 히트신호(f_hit2)를 출력할 수 있다.
상기 시간-디지털 변환부(440)에서는 상기 기준 주파수 신호(f_ref), 제1 히트신호(f_hit1), 및 제2 히트신호(f_hit2)를 입력받아 상기 기준 주파수 신호(f_ref)와 제1 히트신호(f_hit1) 사이의 위상 차이값 및 상기 제1 히트신호(f_hit1)와 제2 히트신호(f_hit2) 사이의 위상 차이값을 각각 디지털 비트로 변환하여 제1 디지털 비트(ΦPE[K]) 및 제2 디지털 비트(nTD)를 출력할 수 있다.
상기 프랙셔널 오차 정규화 블록(450)은 상기 시간-디지털 변환부(440)에서 입력되는 제1 디지털 비트(ΦPE[K])를 제2 디지털 비트(nTD)로 나눈 값(ΦPN[K])을 출력할 수 있다.
상기 위상 검출기(460)에서는 상기 카운터값 및 상기 오차 정규화 블록의 출력값을 입력받아 제2 제어 비트를 출력할 수 있다. 본 실시형태에서, 상기 위상검출기에서 출력되는 제2 제어 비트는,
Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
으로 표현되며, 여기서 p.f 는 상기 주파수 채널 워드 명령값을 고정 분주비(n)로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), cnk[K]는 기준 주파수의 한주기 동안에 상기 전치 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값일 수 있다.
상기 위상 검출기(460)의 출력값(ΦP[K])은 제2 루프필터(472)에 의해 평균화되어 주파수 발진기의 출력 주파수를 제어할 수 있다. 상기 위상 검출기의 출력값이 양의 값이면 상기 주파수 발진기의 출력 주파수는 상승하고, 반대로 상기 위상 검출기의 출력값이 음의 값이면 상기 주파수 발진기의 출력 주파수는 하강하게 된다. 결국, 상기 위상 락 루프가 락이 걸렸을 때, 상기 위상검출기의 출력값은 0의 값을 갖게된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
도 1은, 본 발명의 일실시 형태에 따른 주파수 합성기의 구성도이다.
도 2a 및 도 2b는, 상기 도 1의 실시형태에 따른 주파수 합성기에서의 주파수를 나타내는 도면이다.
도 3은, 본 발명의 다른 실시형태에 따른 주파수 합성기의 구성도이다.
도 4는, 본 발명의 또 다른 실시형태에 따른 주파수 합성기의 구성도이다.
<도면의 주요 부분에 대한 부호설명>
110: 주파수 발진기 120: 프로그래머블 분주기
130: 카운터부 140: 시간-디지털 변환부
150: 프랙셔널 오차 정규화 블록 160: 위상 검출기
170: 루프 필터

Claims (19)

  1. 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기;
    최소 분주비(n: n은 상수)가 기설정되고, 가변 분주비로 상기 주파수 발진기의 출력 주파수를 분주하는 프로그래머블 분주기;
    상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부; 및
    상기 카운터 값, 상기 제1 히트 신호, 및 상기 제2 히트 신호에 응답하여, 상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 프로그래머블 분주기의 출력신호의 프랙셔널 오차를 뺀 제어 비트를 출력하는 위상 검출부
    를 포함하는 주파수 합성기.
  2. 제1항에 있어서,
    상기 위상 검출부는,
    상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter);
    상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록; 및
    상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상 검출기
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  3. 제2항에서,
    상기 위상검출기에서 출력되는 제어 비트는,
    Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
    으로 표현되며, 여기서 p.f 는 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 주파수 채널 워드 명령값을 최소 분주비로 나누었을 때 나머지의 인테저 값을 상기 최소 분주비로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값
    을 나타내는 것을 특징으로 하는 주파수 합성기.
  4. 제1항에 있어서,
    상기 위상 검출부와 주파수 발진기 사이에 연결되어, 상기 위상 검출부에서 출력된 값을 평균화하여 상기 주파수 발진기로 출력하는 루프필터
    를 더 포함하는 것을 특징으로 하는 주파수 합성기.
  5. 제1항에 있어서,
    상기 프로그래머블 분주기는,
    상기 주파수 발진기의 출력 신호를
    상기 최소 분주비로 상기 기준 비교값의 인테저값-1 번 분주하고,
    원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나누었을 때 나머지의 정수값과 상기 최소 분주비를 더한 값으로 한번 분주하는 것을 특징으로 하는 주파수 합성기.
  6. 제1항에 있어서,
    상기 카운터부는,
    상기 기준 주파수 및 상기 프로그래머블 분주기의 출력신호를 입력신호로 입력받는 플립플롭;
    상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 프로그래머블 분주기의 출력신호를 클럭 신호로 입력받는 카운터; 및
    상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  7. 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기;
    최소 분주비(n: n은 상수)가 기설정되고, 가변 분주비로 상기 주파수 발진기의 출력 주파수를 분주하는 프로그래머블 분주기;
    상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부;
    원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나눈 값의 정수값에서 상기 카운터부에서 출력되는 카운터 값을 뺀 값을 제1 제어비트로 출력하는 주파수 검출기;
    상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 프로그래머블 분주기의 출력신호의 프랙셔널 오차를 뺀 제2 제어 비트를 출력하는 위상 검출부;
    상기 주파수 검출기와 위상 검출부에 각각 연결되어 상기 제1 제어 비트 또는 제2 제어비트를 선택적으로 출력하는 모드 변환 블록; 및
    상기 모드변환 블록과 주파수 발진기 사이에 연결되는 루프필터부
    를 포함하는 주파수 합성기.
  8. 제7항에 있어서,
    상기 위상 검출부는,
    상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter);
    상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록; 및
    상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상검출기
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  9. 제8항에 있어서,
    상기 위상검출기에서 출력되는 제어 비트는,
    Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
    으로 표현되며, 여기서 p.f 는 상기 주파수 채널 워드 명령값을 최소 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), 상기 mod c는 상기 주파수 채널 워드 명령값을 최소 분주비로 나누었을때 나머지의 인테저 값을 상기 최소 분주비로 나눈 값, cnk[K]는 기준 주파수의 한주기 동안에 상기 프로그래머블 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값인 것을 특징으로 하는 주파수 합성기.
  10. 제7항에 있어서,
    상기 모드변환 블록은,
    상기 기준 주파수 클럭에 맞추어 상기 주파수 검출기의 출력값이 0이 연속으로 나오는 횟수를 카운팅하고,
    상기 카운팅된 값이 기설정된 값과 같아지면 상기 주파수 검출기와 상기 루프필터부의 연결을 상기 위상 검출부와 루프필터부의 연결로 변경하며,
    상기 기설정된 값은 상기 기준 주파수(f_ref)에 최소 분주비(n)를 곱한 후 이를 상기 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수(Δf)로 나눈 값
    인 것을 특징으로 하는 주파수 합성기.
  11. 제7항에 있어서,
    상기 프로그래머블 분주기는,
    상기 주파수 발진기의 출력 신호를
    상기 최소 분주비로 상기 기준 비교값의 인테저값-1 번 분주하고,
    원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 최소 분주비로 나누었을 때 나머지의 정수값과 상기 최소 분주비 를 더한 값으로 한번 분주하는 것을 특징으로 하는 주파수 합성기.
  12. 제7항에 있어서,
    상기 카운터부는,
    상기 기준 주파수 및 상기 프로그래머블 분주기의 출력신호를 입력신호로 입력받는 플립플롭;
    상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 프로그래머블 분주기의 출력신호를 클럭 신호로 입력받는 카운터; 및
    상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  13. 제7항에 있어서,
    상기 루프 필터부는,
    상기 주파수 검출기에서 출력된 제1 제어비트 값을 평균화하는 제1 루프필터; 및
    상기 위상 검출부에서 출력된 제2 제어비트 값을 평균화하는 제2 루프필터
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  14. 입력되는 제어비트에 따라 출력 주파수를 조절하는 주파수 발진기;
    상기 주파수 발진기의 출력 주파수를 기설정된 분주비(n: n은 상수)로 분주하는 전치 분주기;
    상기 전치 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 전치 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값(cnk), 상기 카운터 값이 1일 때 하이상태인 제1 히트신호, 및 상기 카운터 값이 2일 때 하이상태인 제2 히트신호를 출력하는 카운터부;
    원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW)을 상기 분주비로 나눈 값의 정수값에서 상기 카운터부에서 출력되는 카운터 값을 뺀 값을 제1 제어비트로 출력하는 주파수 검출기;
    상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 전치 분주기의 출력신호의 프랙셔널 오차를 뺀 제2 제어 비트를 출력하는 위상 검출부;
    상기 주파수 검출기와 위상 검출부에 각각 연결되어 상기 제1 제어 비트 또는 제2 제어비트를 선택적으로 출력하는 모드 변환 블록; 및
    상기 모드변환 블록과 주파수 발진기 사이에 연결되는 루프필터부
    를 포함하는 주파수 합성기.
  15. 제14항에 있어서,
    상기 위상 검출부는,
    상기 기준 주파수와 상기 제1 히트신호의 위상 차이값을 디지털 비트로 변환 한 제1 디지털 비트 및 상기 제1 히트신호와 제2 히트신호의 위상 차이값을 디지털 비트로 변환한 제2 디지털 비트를 출력하는 시간-디지털 변환부(TDC: time to digital converter);
    상기 제1 디지털 비트를 제2 디지털 비트로 나눈 값을 출력하는 오차 정규화 블록; 및
    상기 카운터값 및 기준 주파수로부터 얻어진 고정위상에서의 프랙셔널 오차에서 상기 오차 정규화블록의 출력값을 뺀 제어 비트를 출력하는 위상검출기
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  16. 제15항에 있어서,
    상기 위상검출기에서 출력되는 제어 비트는,
    Φp[K]=(∑(p.f-(cnk[K]+mod c )))- ΦPN[K]
    으로 표현되며, 여기서 p.f 는 상기 채널 워드 명령값을 분주비로 나눈 기준 비교값(p는 인테저(integer) 값, f는 프랙셔널(fractional) 값), cnk[K]는 기준 주파수의 한주기 동안에 상기 전치 분주기의 출력신호의 라이징 에지를 카운팅하는 카운터 값, ΦPN[K]은 상기 오차 정규화 블록의 출력값인 것을 특징으로 하는 주파수 합성기.
  17. 제14항에 있어서,
    상기 모드변환 블록은,
    상기 기준 주파수 클럭에 맞추어 상기 주파수 검출기의 출력값이 0이 연속으로 나오는 횟수를 카운팅하고,
    상기 카운팅된 값이 기설정된 값과 같아지면 상기 주파수 검출기와 상기 루프필터부의 연결을 상기 위상 검출부와 루프필터부의 연결로 변경하며,
    상기 기설정된 값은 상기 기준 주파수(f_ref)에 최소 분주비(n)를 곱한 후 이를 상기 위상 락 루프에서 락을 걸수 있는 허용 오차 주파수(Δf)로 나눈 값
    인 것을 특징으로 하는 주파수 합성기.
  18. 제14항에 있어서,
    상기 카운터부는,
    상기 기준 주파수 및 상기 전치 분주기의 출력신호를 입력신호로 입력받는 플립플롭;
    상기 플립플롭의 출력신호를 리셋신호로 입력받고 상기 전치 분주기의 출력신호를 클럭 신호로 입력받는 카운터; 및
    상기 카운터에서 출력되는 카운터 값 및 상기 기준 전압을 입력받아 클럭수를 출력하는 래치회로
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  19. 제14항에 있어서,
    상기 루프 필터부는,
    상기 주파수 검출기에서 출력된 제1 제어비트 값을 평균화하는 제1 루프필터; 및
    상기 위상 검출부에서 출력된 제2 제어비트 값을 평균화하는 제2 루프필터
    를 포함하는 것을 특징으로 하는 주파수 합성기.
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