CN101079632B - 低抖动的扩频时钟发生器 - Google Patents

Abstract

一种扩频时钟发生器包括：相位频率检测器，根据接收的分频信号与具有参考频率的参考信号产生相位差信号；电荷泵，接收相位差信号并产生输出电流；环路滤波器，接收输出电流并转换为电压控制信号；电压控制振荡器，接收电压控制信号并产生具有固定相位差的多个压控输出信号，且多个压控输出信号都具有相同的压控频率；分频单元，可接收多个压控输出信号并产生分频信号；和三角积分调变器，受控于分频信号并产生控制数值用以控制分频单元使得该分频单元的等效分频值为(N+b)S+(N-a)(P-S)；其中，N、P、S为整数，且a、b为分数，并且三角积分调变器可以调整S。该扩频时钟发生器用以提高压控频率的精确度并降低抖动值。

Description

低抖动的扩频时钟发生器

技术领域

本发明是有关于一种时钟产生器，且特别是有关于一种低抖动的扩频时钟发生器。

背景技术

请参照图1(a)，其是示出公知小数分频锁相环(Fractional-N PLL)示意图。该锁相环包括相位频率检测器(Phase Frequency Detector)10、电荷泵(ChargePump)20、环路滤波器(Loop Filter)30、电压控制振荡器(Voltage ControlledOscillator)40与分频单元(Frequency Dividing Unit)45。其中，具有一参考频率Fref的参考信号例如由一参考振荡器(Reference Oscillator，未示出)所产生，并且参考信号与分频单元45所输出的一分频信号(Frequency divided signal)同时输入该相位频率检测器10。该相位频率检测器10可检测该参考信号与该分频信号之间的相位与频率的差异，之后，输出一相位差信号(PhaseDifference Signal)至该电荷泵20。接着，电荷泵20根据该相位差信号的大小产生相关于该相位差信号的一输出电流至该环路滤波器30。接着，该环路滤波器30平滑化(Smooth)该输出电流，并转换为一电压控制信号至该电压控制振荡器40。该电压控制振荡器40可以根据该电压控制信号产生一压控输出信号，且该压控输出信号具有一压控频率Fvco。

再者，该分频单元45包括一双模分频器(Dual Modulus Divider)50、与一分频控制电路48。而分频控制电路48则包括一第一分频器60、一第二分频器70与一RS正反器80。其中，双模分频器50又称为预调分频器(Pre-ScaledDivider)，该双模分频器50接收具有压控频率Fvco的压控输出信号并且根据控制端的信号进行压控频率Fvco除以(N+1)或者N的操作，其中，N为整数。而双模分频器50的控制端连接至RS正反器80的输出端(Q)，也就是说，根据RS正反器80的输出逻辑准位来确定双模分频器50进行压控频率Fvco分频的分频系数。而双模分频器50输出的信号输入至分频控制电路48中的第一分频器60与第二分频器70。第一分频器60又被称为程序计数器(ProgramCounter)，该第一分频器60可将双模分频器50输出的信号进行频率除以P的操作并产生该分频信号并输入RS正反器80的重置输入端(R)。第二分频器70又称为抑制计数器(Swallow Counter)，该第二分频器70可将双模分频器50输出的信号进行频率除以S的操作并将第二分频器70的输出信号输入至RS正反器80的设定输入端(S)。其中，P与S都为整数且P大于S。再者，RS正反器80的输出端(Q)连接至第二分频器70的重置端(reset)。

根据双模分频器50输出的信号，于P个计数周期(Cycle)之中的前S个计数周期，RS正反器80设定端(S)未被第二分频器70设定，因此RS正反器80输出端(Q)为低准位使得双模分频器50的分频系数为N；于P个计数周期之中的第S个计数周期至第P个计数周期之间，RS正反器80设定端(S)被第二分频器70设定，因此RS正反器80输出端(Q)为高准位使得双模分频器50的分频系数为(N+1)；于第P个计数周期时，RS正反器80重置端(R)被第一分频器60重置，因此RS正反器80输出端(Q)为低准位使得双模分频器50的分频系数为N并且再次重复P个计数周期。

根据上述说明，图1(a)的小数分频锁相环可以导出F_vco＝[(N+1)S+N(P-S)]F_ref。因此，

也就是说，分频单元45的等效分频系数(Equivalent Divided Value)即为

再者，分频单元45中由第一分频器60、第二分频器70与RS正反器80所组成的分频控制电路48也可以仅由第一分频器、第二分频器所完成。请参照图1(b)，其是示出公知小数分频锁相环示意图。其分频控制电路49包括第一分频器62、第二分频器72。同理，于P个计数周期(Cycle)之中的前S个计数周期，第二分频器72尚未计数至S，因此第二分频器72输出一低准位至双模分频器50的控制端使得双模分频器50选择的除数为N；于P个计数周期之中的第S个计数周期至第P个计数周期之间，第二分频器72已计数至S，因此第二分频器72输出一高准位至双模分频器50的控制端使得双模分频器50选择的分频系数为(N+1)；于第P个计数周期时，第二分频器72重置端(reset)被第一分频器62重置，因此第二分频器72输出低准位使得双模分频器50的分频系数为N并且再次重复P个计数周期。

根据上述说明，图1(b)的小数分频锁相环也可以导出

也就是说，分频单元45的等效分频系数即为

再者，由于图1(a)与图1(b)中的第二分频器70、72的分频系数S可搭配三角积分调变器，也可以称为戴而塔-辛格马调变器(Delta-Sigma Modulator)，来控制并改变S值，因此，压控输出信号的压控频率Fvco可以被控制并且改变，使得小数分频锁相环可成为一扩频时钟发生器。

请参照图2，其是示出公知扩频时钟发生器的压控输出信号的压控频率Fvco调变示意图。由于双模分频器50选择的分频系数为整数的N或者(N+1)，所以压控输出信号于频率改变时，其相位跳跃(Phase Jump)为360度的整数倍。也就是说，压控输出信号的压控频率Fvco在改变时其准确度较差，也会造成扩频时钟发生器的抖动值(Jitter Value)较大。再者，由于上述架构的扩频时钟发生器频率调整的分辨率(Resolution)较差，以3GHz且2500ppm的扩频时钟发生器为例，其压控频率Fvco无法精确被控制。因此，如何改进公知扩频时钟发生器的问题即为本发明的主要目的。

发明内容

本发明的目的在于提出一种扩频时钟发生器，用以提高压控频率的精确度以及降低抖动值。

因此，本发明提出一种扩频时钟发生器，包括：一相位频率检测器，根据接收的分频信号与具有参考频率的参考信号产生一相位差信号；一电荷泵，接收该相位差信号并产生输出电流；一环路滤波器，接收该输出电流并转换为一电压控制信号；一电压控制振荡器，接收该电压控制信号并产生具有固定相位差的多个压控输出信号，且所述多个压控输出信号都具有相同的压控频率；一分频单元，该分频单元可接收所述多个压控输出信号并产生分频信号；以及，一三角积分调变器，受控于该分频信号以及产生一控制数值用以控制该分频单元使得该分频单元的等效分频值为(N+b)S+(N-a)(P-S)；其中，N、P、S为整数，且a、b为分数，并且该三角积分调变器可以调整S。

在上述扩频时钟发生器中，该分频单元包括：一双分数分频器，可接收所述多个压控输出信号以及一控制信号将该压控频率进行频率除以(N-a)或者(N+b)的操作后成为一第一信号；一分频控制电路，可输出该控制信号至该双分数分频器使得该分频单元的该等效分频值为(N+b)S+(N-a)(P-S)。

在上述扩频时钟发生器中，该分频控制电路包括：一第一分频器，可接收该第一信号并将该第一信号的频率除以整数P后成为该分频信号；一第二分频器，可接收该第一信号并将该第一信号的频率除以整数S后成为一第二信号；一RS正反器，具有一设定端、一重置端、与一输出端，其中该设定端可接收该第二信号，该重置端可接收该分频信号，该输出端的信号即为该双分数分频器的该控制信号。

在上述扩频时钟发生器中，该第一分频器为一程序计数器，该第二分频器为一抑制计数器。

在上述扩频时钟发生器中，该三角积分调变器连接至该第二分频器用以调整S。

在上述扩频时钟发生器中，该分频控制电路包括：一程序计数器，可接收该第一信号并输出该分频信号；其中，该程序计数器可计数该第一信号使得该第一信号的频率是该分频信号的频率P倍；一抑制计数器，可接收并计数该第一信号；其中，当该第一信号计数到S之前，该抑制计数器输出一第一电平作为该控制信号，当该第一信号计数到S之后，该抑制计数器输出一第二准位做为该控制信号；其中，当该程序计数器计数该第一信号至P时，重置该抑制计数器使得该抑制计数器输出该第一准位。

在上述扩频时钟发生器中，该三角积分调变器连接至该第二分频器用以调整S。

在上述扩频时钟发生器中，该双分数分频器包括：一数值控制单元，该数值控制单元接收该控制信号用以提供一第一数值或者一第二数值；2补码加法器，该2补码加法器具有一第一输入端、一第二输入端、与一加总输出端，该第一输入端可接收该数值控制单元输出的该第一数值或该第二数值；一D型正反器，该D型正反器的一时钟输入端接收该第一信号，该D型正反器的一输入端连接至该2补码加法器的该加总输出端，该D型正反器的一输出端连接至该2补码加法器的该第二输入端；以及一相位选择单元，该相位选择单元连接至该D型正反器的该输出端，且根据该D型正反器的该输出端输出的数值选择性地输出所述多个压控输出信号其中之一；以及一第三分频器，该第三分频器可接收该相位选择单元输出的所述多个压控输出信号其中之一并进行频率除以N的操作后成为该第一信号。

为了使更进一步了解本发明特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明，并非用来对本发明加以限制。

附图说明

图1(a)是示出公知小数分频锁相环示意图。

图1(b)是示出公知另一小数分频锁相环示意图。

图2是示出公知扩频时钟发生器的压控输出信号的压控频率Fvco调变示意图。

图3是示出本发明扩频时钟发生器的示意图。

图4是示出本发明的双分数分频器示意图。

图5是示出本发明扩频时钟发生器的压控输出信号的压控频率Fvco调变示意图。

其中，附图标记说明如下：

10相位频率检测器       20电荷泵

30环路滤波器           40电压控制振荡器

45分频单元             48、49分频控制电路

50双模分频器           60、62第一分频器

70、72第二分频器       80 RS正反器

110相位频率检测器      120电荷泵

130环路滤波器          140电压控制振荡器

145分频单元            148分频控制电路

150双分数分频器        152 2补码加法器

154第三分频器          156 D型正反器

158相位选择单元        159数值控制单元

160第一分频器

170第二分频器          180 RS正反器

190三角积分调变器

具体实施方式

请参照图3，其是示出本发明扩频时钟发生器的示意图。该扩频时钟发生器包括相位频率检测器110、电荷泵120、环路滤波器130、电压控制振荡器140、分频单元145与三角积分调变器190。其中，具有一参考频率Fref的参考信号例如由一参考振荡器所产生，并且，参考信号与分频单元145所输出的一分频信号同时输入该相位频率检测器110。该相位频率检测器110可检测该参考信号与该分频信号之间的相位与频率的差异，之后，输出一相位差信号至该电荷泵120。接着，电荷泵120根据该相位差信号的大小产生相关于该相位差信号的一输出电流至该环路滤波器130。接着，该环路滤波器130平滑化(Smooth)该输出电流，并转换为一电压控制信号至该电压控制振荡器140。该电压控制振荡器140可以根据该电压控制信号产生具有固定相位差的多个压控输出信号，且所述多个压控输出信号都有一压控频率Fvco。根据本发明的实施例，八个压控输出信号Fvco[1:8]的相位依序为0度、45度、90度、135度、180度、225度、270度、315度。

再者，该分频单元145包括一双分数分频器(Dual Fractional ModulusDivider)150、与一分频控制电路148。而分频控制电路148则包括一第一分频器160、一第二分频器170与一RS正反器180。其中，双分数分频器150接收具有压控频率Fvco的所述多个压控输出信号并且根据控制端的信号进行压控频率Fvco除以(N-a)或者(N+b)的操作，其中，N为整数而a与b为分数。而双分数分频器150的控制端连接至RS正反器180的输出端(Q)，也就是说，根据RS正反器180的输出逻辑准位来确定双分数分频器150进行压控频率Fvco分频的分频系数。而双分数分频器150输出的信号输入至分频控制电路148中的第一分频器160与第二分频器170。第一分频器160可将双分数分频器150输出的信号进行频率除以P的操作并产生该分频信号并输入RS正反器180的重置输入端(R)。第二分频器170可将双分数分频器150输出的信号进行频率除以S的操作并将第二分频器170的输出信号输入RS正反器180的设定输入端(S)。其中，P与S都为整数且P大于S。再者，RS正反器180的输出端(Q)连接至第二分频器170的重置端(reset)。因此，该分频单元145的等效分频系数即为(N+b)S+(N-a)(P-S)。

再者，根据本发明实施例，扩频时钟发生器的三角积分调变器190的大小(Size)为M位(bit)，且该三角积分调变器190接收的控制数值(Control Word)为K。而该三角积分调变器190的时钟输入端接收该分频单元145所输出的分频信号，且该三角积分调变器190输出的数值即为第二分频器170的分频系数S。因此，本发明扩频时钟发生器中压控频率Fvco与参考频率Fref之间的等效分频数值也可以表示为：

$\frac{F_{\mathrm{vco}}}{F_{\mathrm{ref}}}=\stackrel{\‾}{n}+\frac{K}{2^M}\·\frac{{\mathrm{\φ}}_{\mathrm{step}}}{2}$

其中，

为该分频单元145中的平均分频值(Average Value of DivisionRatio)，φ_step为相位跳跃数值，K为三角积分调变器190的控制数值，M为三角积分调变器190的大小。根据本发明的实施例，本发明扩频时钟发生器的压控频率Fvco的操作范围为2.985GHz～3GHz，且参考频率Fref为50MHz。因此，分频单元145中的等效分频系数的范围为59.7～60。

假设，三角积分调变器190的控制数值为K1时，分频单元145的分频值为60；三角积分调变器190的控制数值为K2时，分频单元145的分频值为59.7。因此：

$\stackrel{\‾}{n}+\frac{K1}{2^M}\·\frac{{\mathrm{\φ}}_{\mathrm{step}}}{2}=60......\left(1\right)$

$\stackrel{\‾}{n}+\frac{K2}{2^M}\·\frac{{\mathrm{\φ}}_{\mathrm{step}}}{2}=59.7......\left(2\right)$

$(\frac{K1}{2^M}-\frac{K2}{2^M})\·\frac{{\mathrm{\φ}}_{\mathrm{step}}}{2}=0.3......\left(3\right).$

由于

且

所以，

综合(3)、(4)可得φ_step≥0.3

也就是说，当φ_step选择0.3时，会使得三角积分调变器190操作在边界的极限范围(Bounding Edge)，容易导致三角积分调变器190产生失真(Distortion)现象。因此，理想状况φ_step可选择稍微大于0.3。

根据φ_step选择稍微大于0.3，本发明的双分数分频器150的分频值(N-a)与(N+b)必须符合[(N+b)-(N-a)]＞0.3。因此，根据本发明的实施例，双分数分频器150可以选择a＝1/8，b＝2/8；使得b+a＝3/8＝0.375＞0.3。也就是双分数分频器150的分频值为(N-1/8)以及(N+2/8)。

根据本发明的实施例，N可以选择4，P可以选择15，S可由三角积分调变器190控制产生1～8之间的数值。因此，

即为59.8125。

请参照图4，其示出本发明的双分数分频器示意图。双分数分频器150包括：一2补码加法器(2’ Complement Adder)152、一第三分频器154、一D型正反器156、一相位选择单元(Phase Select Unit)158、与一数值控制单元159。其中，相位选择单元158接收电压控制振荡器所输出的八个压控输出信号Fvco[1:8]，并且选择八个压控输出信号Fvco[1:8]其中之一输入至该第三分频器154。而第三分频器154将接收的信号进行频率除以N的操作之后即成为双分数分频器150的输出信号，并且，D型正反器156的时钟输入端接收双分数分频器150的输出信号。再者，数值控制单元159的控制端即为双分数分频器150的控制端，也就是说，当控制端的信号为第一电平(例如高电平)时，数值控制单元159可输出“111”至2补码加法器152的第一输入端；当控制端的信号为第二准位(例如低准位)时，数值控制单元159可输出“010”至2补码加法器152的第一输入端。其中“111”即为-1，而“010”即为+2。再者，2补码加法器152的加总输出端连接至D型正反器156的输入端，D型正反器156的输出端连接至2补码加法器152的第二输入端与相位选择单元158。当然，数值控制单元159输出的数字也可以任意更改，本发明并不限定于数值控制单元159输出的数字。

当控制端的信号为第一准位时，D型正反器156的输出端会随着时钟输入端的信号递减1，因此，使得相位选择单元158会根据D型正反器156输出端的递减而后向(Backward Direction)选择八个压控输出信号Fvco[1:8]其中之一。也就是说，相位选择单元158会依序输出相位少45度的Fvco[8]、Fvco[7]、Fvco[6]、Fvco[5]、Fvco[4]、Fvco[3]、Fvco[2]、Fvco[1]、Fvco[8]、Fvco[7]...的压控输出信号并经由第三分频器154进行频率除以N的操作后输出，亦即，双分数分频器150的分频值即为(N-1/8)。

同理，当控制端的信号为第二准位时，D型正反器156的输出端会随着时钟输入端的信号递增2，因此，使得相位选择单元158会根据D型正反器156输出端的递增而前向(Forward Direction)选择八个压控输出信号Fvco[1:8]其中之一。也就是说，相位选择单元158会依序输出相位多90度的Fvco[1]、Fvco[3]、Fvco[5]、Fvco[7]、Fvco[1]、Fvco[3]...或者Fvco[2]、Fvco[4]、Fvco[6]、Fvco[8]、Fvco[2]、Fvco[4]...的压控输出信号并经由第三分频器154进行频率除以N的操作后输出，亦即，双分数分频器150的分频值即为(N+2/8)。

请参照图5，其是示出本发明扩频时钟发生器的压控输出信号的压控频率Fvco调变示意图。由于双分数分频器150选择的分频系数为分数的(N-1/8)或者(N+2/8)，所以压控输出信号于频率改变时，其相位跳跃(Phase Jump)只有135度略大于360度的三分之一。因此，压控输出信号的压控频率Fvco在改变时其准确度较高，并且扩频时钟发生器的抖动值较低。再者，由于本发明的扩频时钟发生器频率调整的分辨率(Resolution)较高，使得扩频时钟发生器的压控频率Fvco可以精确被控制。

若有需要的话，本发明也可搭配一倍频器使用。例如，在图3的实施例中，电压控制振荡器140输出的Fvco可以利用一二倍频倍频器使其频率增为2倍。若原本的Fvco是3GHz以及2500ppm的展频频率，利用二倍频倍频器就能提供6GHz、5000ppm的展频频率。

综上所述，虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，对于所属领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种改动与润饰，因此本发明的保护范围由随后所附的权利要求书来限定。

Claims (7)

1.一种扩频时钟发生器，包括：

一相位频率检测器，根据接收的一分频信号与具有一参考频率的一参考信号产生一相位差信号；

一电荷泵，接收该相位差信号并产生一输出电流；

一环路滤波器，接收该输出电流并转换为一电压控制信号；

一电压控制振荡器，接收该电压控制信号并产生具有固定相位差的多个压控输出信号，且所述多个压控输出信号都具有相同的一压控频率；

一分频单元，包括：

一双分数分频器，可接收所述多个压控输出信号以及一控制信号将该压控频率进行频率除以(N-a)或者(N+b)的操作后成为一第一信号，

一分频控制电路，可输出该控制信号至该双分数分频器使得该分频单元的该等效分频值为(N+b)S+(N-a)(P-S)，

该分频单元可接收所述多个压控输出信号并产生该分频信号；以及

一三角积分调变器，接收该分频信号以及一控制数值用以控制该分频单元使得该分频单元的一等效分频值为(N+b)S+(N-a)(P-S)；

其中，N、P、S为整数，且a、b为分数，并且该三角积分调变器可以调整S。

2.如权利要求1所述的扩频时钟发生器，其中该分频控制电路包括：

一第一分频器，可接收该第一信号并将该第一信号的频率除以整数P后成为该分频信号；

一第二分频器，可接收该第一信号并将该第一信号的频率除以整数S后成为一第二信号；

一RS正反器，具有一设定端、一重置端、与一输出端，其中该设定端可接收该第二信号，该重置端可接收该分频信号，该输出端的信号即为该双分数分频器的该控制信号。

3.如权利要求2所述的扩频时钟发生器，其中该第一分频器为一程序计数器，该第二分频器为一抑制计数器。

4.如权利要求2所述的扩频时钟发生器，其中该三角积分调变器连接至该第二分频器用以调整S。

5.如权利要求1所述的扩频时钟发生器，其中该分频控制电路包括：

一程序计数器，可接收该第一信号并输出该分频信号；其中，该程序计数器可计数该第一信号使得该第一信号的频率是该分频信号的频率P倍；

一抑制计数器，可接收并计数该第一信号；其中，当该第一信号计数到S之前，该抑制计数器输出一第一准位做为该控制信号，当该第一信号计数到S之后，该抑制计数器输出一第二准位做为该控制信号；

其中，当该程序计数器计数该第一信号至P时，重置该抑制计数器使得该抑制计数器输出该第一准位。

6.如权利要求5所述的扩频时钟发生器，其中该三角积分调变器连接至该第二分频器用以调整S。

7.如权利要求1所述的扩频时钟发生器，其中该双分数分频器包括：

一数值控制单元，该数值控制单元接收该控制信号用以提供一第一数值或者一第二数值；

2补码加法器，该2补码加法器具有一第一输入端、一第二输入端、与一加总输出端，该第一输入端可接收该数值控制单元输出的该第一数值或该第二数值；

一D型正反器，该D型正反器的一时钟输入端接收该第一信号，该D型正反器的一输入端连接至该2补码加法器的该加总输出端，该D型正反器的一输出端连接至该2补码加法器的该第二输入端；以及

一相位选择单元，该相位选择单元连接至该D型正反器的该输出端，且根据该D型正反器的该输出端输出的数值选择性地输出所述多个压控输出信号其中之一；以及

一第三分频器，该第三分频器可接收该相位选择单元输出的所述多个压控输出信号其中之一并进行频率除以N的操作后成为该第一信号。

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