CN101520672B - 用于sata的全数字扩频时钟发生器 - Google Patents
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Abstract
本发明公开了一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。其结构包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、Δ-∑调制器和地址产生电路，相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S计数器、P计数器和4/5预分频器。本发明用于串行ATA发送器的1.5GHz全数字低抖动扩频时钟发生器是基于分频器调制方式进行设计，采用Δ-∑调制器改变全数字锁相环的反馈分频系数，达到对输出时钟的扩频调制，从而获得5000ppm的扩频时钟。本发明易于实现，面积小，与数字基带易于集成，对电源电压波动不敏感。
Description
技术领域
本发明涉及一种扩频时钟发生器，尤其涉及一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。
背景技术
当前，高速串行数据通信已成为处理器与外设互连、多芯片间互连、处理器-存储器互连、串行网络接口等的重要组成部分，数据处理与传输的速率达到Gbps的水平，集成电路内部的电磁干扰(EMI)的危害变得越来越严重。在减小EMI的各种方法中，扩频时钟技术是有效的低成本片内解决方法，它通过将集中在某一频点的能量分散到具有一定宽度的频带上，有效地抑制辐射峰值，减轻电磁辐射对电子系统的干扰。
SATA是一种高速串行接口标准，正在逐渐成为下一代内部存储互联的重要技术，它的数据传输速率在Gen1时就已经达到1.5Gbps，EMI的危害非常严重。SATA规范采用5000ppm的扩频时钟来降低峰值能量，从而减小EMI的影响。目前文献中研究的用于SATA发送端的扩频时钟发生器一般都是基于电荷泵锁相环进行设计，传统的电荷泵锁相环中包含大量模拟电路，存在着固有的缺点和局限，比如工艺敏感、易受噪声影响、有大的无源元件等。到目前为止，尚没有出现全数字扩频时钟发生器的相关报道。
发明内容
本发明要解决的技术问题是在传统的基于电荷泵锁相环扩频时钟发生器的基础上提出一种用于SATA的全数字扩频时钟发生器。
一种用于SATA的全数字扩频时钟发生器，包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、数字Δ-∑调制器和地址产生电路，其中：相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S吞咽计数器、P可编程计数器和4/5预分频器，参考时钟信号FREF输入鉴频/鉴相器，鉴频/鉴相器、时数转换器、数字环路滤波器和数控振荡器依次串接，数控振荡器输出端输出扩频时钟信号FDCO并连接4/5预分频器的输入端，4/5预分频器的输出端分别连接S吞咽计数器和P可编程计数器的输入端，S吞咽计数器输出端输出置数脉冲信号reload给其自身和P可编程计数器并分别连接鉴频/鉴相器和地址产生电路的输入端，地址产生电路串接数字Δ-∑调制器后连接P可编程计数器的输入端，P可编程计数器的输出端连接4/5预分频器的输入端。
本发明用于SATA发送端的全数字扩频时钟发生器采用分频器调制方式，利用Δ-∑调制改变全数字锁相环的反馈分频系数，获得5000ppm的扩频时钟，有效地降低系统的EMI；本发明核心是一个全数字锁相环，采用的数字环路滤波器是建立全数字锁相环的动态特性，同时噪声和信号的高频分量也会被低通的环路滤波器所抑制；全数字锁相环具有可移植性，易于实现，采用其来代替电荷泵锁相环简化了电路设计，提高了电路的抗噪性能，同时减小了扩频时钟发生器的面积。
附图说明
图1是本发明的电路结构框图。
图2(a)是本发明中鉴频/鉴相器电路结构示意图，图2(b)是鉴频/鉴相器工作波形示意图。
图3(a)是本发明中时数转换器电路结构示意图，图3(b)是时数转换器工作波形示意图。
图4(a)是本发明中数控振荡器电路结构示意图，图4(b)是数控振荡器中压控振荡器的差分反相单元电路结构示意图，图中标号名称：401-数控电流源，403-两个交叉的NMOS。
图5(a)是本发明中4/5预分频器电路结构示意图，图5(b)是基于((DP)2)高速寄存器的4/5预分频器电路示意图，图中标号名称：505、506、507均是基于((DP)2)的高速寄存器。
图6是本发明中地址产生电路的电路结构示意图。
图7是本发明的仿真结果图，其中(a)是时钟发生器输出频率随时间的变化结果图，(b)是扩频时钟发生器在扩频模式和非扩频模式下的频率谱图。
具体实施方式
如图1所示，用于SATA的全数字扩频时钟发生器，包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、数字Δ-∑调制器和地址产生电路，其中：相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S吞咽计数器、P可编程计数器和4/5预分频器，参考时钟信号FREF输入鉴频/鉴相器，鉴频/鉴相器、时数转换器、数字环路滤波器和数控振荡器依次串接，数控振荡器输出端输出扩频时钟信号FDCO并连接4/5预分频器的输入端，4/5预分频器的输出端分别连接S吞咽计数器和P可编程计数器的输入端，作为S吞咽计数器和P可编程计数器的时钟，S吞咽计数器输出端输出置数脉冲信号reload给其自身和P可编程计数器并分别输出反馈给鉴频/鉴相器和地址产生电路，地址产生电路串接数字Δ-∑调制器后连接P可编程计数器的输入端，P可编程计数器的输出端连接4/5预分频器的输入端。
如图2(a)所示鉴频/鉴相器电路，它是在IV类鉴相器的基础上做适当的修改。利用原始的输出信号UP和DN进行处理产生新的信号Start，Stop和Sign，Start和Stop之间上升沿的时间差值代表FREF和FDIV之间的模拟相位误差，Sign表示该相位误差的符号。当UP＝1’b1，DN＝1’b0时，Sign为1’b0，表示FREF的相位超前于FDIV，相位误差为负，必须减小振荡器的频率；当UP＝1’b0，DN＝1’b1时，Sign为1’b1，FREF的相位滞后于FDIV，相位误差为正，必须提高振荡器的频率；当信号UP和DN相同时，Sign保持不变，电路中的仲裁器就是实现这种功能，由两级RS触发器级联形成。鉴频/鉴相器电路波形如图2(b)所示。
如图3(a)所示时数转换器电路。Start信号经过单端-差分转换器转换成差分信号DP和DN，DN经过一个反相器，产生滞后于DP的一个反相器传输延时的DPD，DP和DPD分别通过两条非反相的延时链(两级反相器的级联)进行传输，路径II中的信号D[2n+1]全都滞后于路径I中的D[2n](n取0，1，2…31)，所有延时信号被采样时钟Stop(DFF的时钟端)的上升沿捕获，形成一个温度计码格式的数字相位误差，温度计码经过优先权编码器转换成二进制码，作为数字环路滤波器的输入，时数转换器波形如图3(b)所示。
数字环路滤波器一般由积分通路和比例通路构成，数字环路滤波器的系数必须根据整个锁相环路的设计指标进行设计。数字环路滤波器的处理结果对数控振荡器的输出频率进行控制，数控振荡器的频率步进直接影响到时钟发生器的输出时钟抖动，因此必须仔细设计数控振荡器，减小由于数控振荡器的量化特性带来的误差，提高时钟发生器的性能。
如图4(a)所示数控振荡器电路结构，本发明采用基于数模转换单元和压控振荡器的数控振荡器结构。数模转换单元主要由数控电流源401与电阻构成，数字量通过控制开关电流源形成数控电流源，电阻R完成电流到电压的转换，数模转换单元的输出作为压控振荡器的控制电压。压控振荡器由三级差分反相单元构成，差分反相单元结构如图4(b)所示。差分反相单元中包含两个交叉的NMOS 403构成正反馈，提高了增益，加速了压控振荡器的振荡。
多模分频器将数控振荡器的扩频时钟信号FDCO进行分频，多模分频器采用吞咽结构，由N/N+1双模预分频器配合一个P可编程计数器和一个S吞咽计数器组成的“三模块”结构来实现，本发明中为4/5预分频器。当分频器工作开始以后，4/5预分频器进行5分频，P可编程计数器和S吞咽计数器随着预分频器的输出一起工作，P可编程计数器与S吞咽计数器分别以初始状态P和S进行递减计数。当吞咽计数器计数至S个脉冲后，即经过了预分频器输入信号的5×S个周期之后，停止计数，同时改变模式控制电平Mode，使预分频器的分频模数转变为4。由于可编程计数器已计数了S个时钟脉冲信号，则它会继续对剩下P-S个脉冲进行计数，即等效为将预分频器的输入信号进行(P-S)×4个脉冲计数，并在计数结束时通过组合逻辑输出一个高电平脉冲作为整个可编程分频器的输出，同时产生一个置数脉冲信号reload给其自身和吞咽计数器重新置数，开始重复前面的分频过程。至此，可编程分频器完成一个完整的分频周期，它包含5×S+4×(P-S)＝4×P+S个预分频器输入信号周期。多模分频器的输出分频时钟反馈给鉴频/鉴相器，完成一次环路过程。
如图5(a)所示4/5预分频器电路，Mode信号为4/5分频的选择控制信号，当Mode信号为“0”时，DFF0输出常为“0”，预分频器等效为DFF1的输出经反相后输入到DFF2的数据输入端，此时预分频器为4分频；当Mode信号为“1”时，预分频器表现为5分频。同时该电路还具有自启动功能，避免错误工作。本发明采用高速伪动态NMOS((DP)2)结构的寄存器，电路实现如图5(b)所示，高速寄存器505和507已经将与门吸收进电路中。
数字Δ-∑调制器不像模拟Δ-∑调制器，不存在任何非理想特性，只要调制器是稳定的，就不会存在过载问题，同时级联数字调制器也不存在前级的失配和噪声泄漏等问题。由于对有限阶数的环路滤波器，四阶或更高阶的调制器难以压缩高频处的相位噪声，因此在实际应用中很少使用，而二阶和三阶调制器在分数频率综合器中应用较为广泛。
地址产生电路实际上就是一个数字三角波发生器，主要由分频器、递增递减计数器、上限和下限控制逻辑及RS触发器组成。电路工作原理为：电路复位以后，地址产生电路开始递增计数，当计数值达到上限控制值时，RS触发器的复位端R置为1，RS触发器输出为0，递增递减计数器开始递减计数，当计数值减小到下限控制值的时候，产生RS触发器的置位信号S，RS触发器输出为1，计数器开始递增计数，依次反复，计数器不断产生递增计数和递减计数，形成三角波。这样，地址产生电路的输出作为数字Δ-∑调制器的输入，形成分频系数的小数部分，对多模分频器的分频系数进行调制，进而对时钟发生器的输出频率进行调节，产生5000ppm的扩频时钟。
图7是用于SATA的全数字扩频时钟发生器的仿真结果，其中图7(a)是时钟发生器的输出频率随时间的变化，由该图可以看出，时钟发生器的输出频率随着时间的推移发生变化，大概形成了7.5MHz(5000ppm)的频率变化范围；图7(b)是扩频时钟发生器在扩频模式和非扩频模式下频率谱，在扩频模式下，可以清楚地看出7.5MHz宽度的频带，这刚好是SATA规范要求的5000ppm扩频比，由此验证了本发明设计思想的正确性。
Claims (1)
1.一种用于SATA的全数字扩频时钟发生器，其特征在于：包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、数字Δ-∑调制器和地址产生电路，其中：相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S吞咽计数器、P可编程计数器和4/5预分频器，参考时钟信号FREF输入鉴频/鉴相器，鉴频/鉴相器、时数转换器、数字环路滤波器和数控振荡器依次串接，数控振荡器输出端输出扩频时钟信号FDC0并连接4/5预分频器的输入端，4/5预分频器的输出端分别连接S吞咽计数器和P可编程计数器的输入端，S吞咽计数器输出端输出置数脉冲信号reload给其自身和P可编程计数器并分别连接鉴频/鉴相器和地址产生电路的输入端，地址产生电路串接数字Δ-∑调制器后连接P可编程计数器的输入端，P可编程计数器的输出端连接4/5预分频器的输入端。
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