CN102769462A - 直接数字频率锁相倍频器电路 - Google Patents

Abstract

本发明提出的一种微型原子钟直接数字频率锁相倍频器电路，旨在提供一种频谱纯度高，高频信号稳定，频率转换时间短，输出波形失真小，能有效抑制杂散分量，且结构简单，成本低，易于集成的锁相倍频器电路。它主要包括，插于锁相环（PLL）内的sigma-delta调制器和集成鉴相器，PLL通过微控制器7对整数/小数分频器进行整数和小数组合分频，并将来自压控晶振输出的和经预分频器A分频产生的两路输入比相信号，经加减运算后送入集成鉴相器鉴相输出相位误差信号，用鉴相结果控制压控振荡器输出所需信号，把压控振荡器输出信号锁定在铷原子的跃迁频率上，同时由微控制器7对sigma-delta调制器的相位误差信号进行方波调频，馈入原子钟微波腔进行多次阶跃倍频，激发原子跃迁输出微波信号。

Description

直接数字频率锁相倍频器电路

技术领域

 本发明是关于原子钟锁相倍频器，尤其是用于微型原子钟的数字锁相倍频电路。更具体地说，本发明是关于于微型原子钟射频倍频电路系统的数字锁相环（PLL）倍频电路，特别是用于原子钟锁相倍频器。

背景技术

根据构成单元的功能，微型原子钟可以简单地分为物理系统和电路系统，而电路系统又射频倍频电路和同步鉴相电路。射频倍频电路作用是把标准压控晶振（如10M压控晶振）的输出频率倍频到更高频率后，与直接数字频率合成器（DDS，Digital Direct Synthesis）的产生尾数同时输入铷钟的物理系统，进行阶越倍频和混频，而得到铷钟的钟跃迁频率微波信号。

在现有技术中，利用锁相环电路和分频器来实现锁相倍频是常用方法。通常，锁相环采用74HC4046芯片，而分频器采用一般计数器或具有微机接口功能的定时计数器（如8253等）。这种结构硬件电路复杂，参数选择困难，不利于嵌入式系统应用。在微控制器应用系统中，也可利用微控制器内部定时器和软件来实现数字锁相倍频，但这种将倍频功能嵌入到系统应用程序的作法使得系统程序设计复杂化。    传统的倍频器则是由一个压控振荡器和相串联的相位比较器、低通滤波器控制环路构成的。它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率f ₁的倍乘值f ₀＝nf ₁上。其射频倍频方式是采用晶体管组成的差分对管，把10M压控晶振的输出信号9次倍频到90M，同时10M信号输入到尾数综合电路产生5.3125M尾数频率，90M与5.3125M两个信号同时输入到铷钟物理系统进行阶跃倍频到原子频率钟跃迁频率。这种方式的优点是电路采用分离器件制作，成本较低；但该方案采用整数与小数在物理系统中混频方式，进物理系统微波腔的信号频谱不纯，容易造成干扰，倍频系统中无反馈环节，没有去杂散能力。实验中也发现采用该方案制作的铷钟容易出现由杂散干扰引起的输出频率跳动导致杂波分布广泛，易产生过多的杂散分量，当落入输出频带内，则无法滤除。频谱纯度不高，合成的正弦波的幅度、相位等参数难以控制。杂散主要是由于数字器件的非理想特性而带来的幅度量化误差、相位截断误差以及DAC非线性等因素所致。而且，这种方式的倍频链只能够输出10M信号的整数频率，要得到带尾数的激励原子跃迁的原子频率微波信号，还需要专门制作一个综合电路来产生5.3125M的小数频率信号，使电路的复杂程度增加；后来，国外也有人去掉综合电路，采用一个尾数晶振直接倍频来简化倍频电路系统，但是精确的尾数晶振的制作成本高，且调节频标标准输出信号的准确度比较困难。传统的倍频电路采用分立模拟器件制作，还具有参数优化工作繁杂，很难进行精确设置的缺点。

申请号为200720083601的中国专利公开了一种原子钟数字锁相倍频器。该倍频器（如图2所示），包括数字锁相环（11）、微波放大器（８）、阶跃匹配电路（９）、微控制器（７），其特征是外部10MHz压控晶振输出信号连接到数字锁相环（11）的输入端，数字锁相环（11）的输出端连接微波放大器（８）的输入端，微波放大器（８）的输出端连接阶跃匹配电路（９）的输入端，阶跃匹配电路（９）的输出端为倍频器的输出端。数字锁相环的输入端作为本倍频器的输入端连接原子钟10MHz压控晶振的输出端、数字锁相环的输出端连接到微波放大器的输入端、微波放大器的输出端连接阶跃匹配电路的输出端、阶跃匹配电路的输出端作为本倍频器的输出端连接原子钟微波腔的输入端。AD9956集成了鉴相器和数字频率综合器。虽然该倍频器结构简单、信号频谱纯度高、相位噪声低、杂散小、易于调试。但它的电压控制端受外界控制，控制电压的升高将导致输出频率的降低。输入信号首先到达由左侧CH7555定时器组成的单稳态电路，其输出宽度由R1C1设定而保持不变。因此输入信号频率越高，单稳输出的占空比将越大。

随着应用频率和精度要求的不断提高，传统的晶体振荡器直接输出频率已不能满足要求。因此，大量的频率合成（FS，Frequency Synthesis）技术得以广泛的使用。频率合成通过对一个或多个高稳定度和精确度的参考频率源进行加、减、乘、除运算得到所需的频率。     频率合成（FS）的方法很多，按其工作模式可以分为：模拟合成和数字合成两种；按其实现的手段可以大致分为：直接合成和锁相环合成两种。目前应用较多的频率合成方式主要有：直接模拟合成，锁相环合成（PLL，phase Locked Loop）和直接数字合成（DDS，Digital Direct Synthesis）。而直接数字频率合成（DDS）则是近年来随着数字集成电路和微电子技术的快速发展，而迅速兴起的一种新的频率合成技术。它将先进的数字信号处理（DSP，Digital Signal Processing）理论和方法引入到频率合成领域中，从而有效解决许多模拟合成技术无法解决的问题。

直接数字频率合成（DDS）是采用数字化技术，通过控制频率控制字直接产生所需的各种不同频率信号。DDS主要由参考频率源、相位累加器、正弦ROM表、D/A转换器和滤波器等组成。直接数字频率合成器的相位噪声基本上来源于参考时钟。     由于全数字结构，导致DDS的致命缺陷即杂波分布广泛，当落入输出频带内，则无法滤除。杂散主要是由于数字器件的非理想特性而带来的幅度量化误差、相位截断误差以及DAC非线性等因素所致。在频率合成（FS）技术发展的历史中，直接模拟合成技术是早期使用的一种较为广泛的技术。直接模拟合成利用倍频（乘法）、分频（除法）、混频（加减法）和滤波技术，从一个或多个高稳定度和精确度的参考频率源产生所需的频率。该方法的优点是频率转换时间短（小于100ns），载频相位噪声好等。但缺点是实现设备体积大、功耗大且易产生过多的杂散分量，频谱纯度不高，合成的正弦波的幅度、相位等参数难以控制。因此，直接模拟合成已逐渐不再使用。      目前使用最为广泛的频率合成技术就是锁相环（PLL）合成技术。该技术利用锁相环完成对参考频率源的加、减、乘、除运算，从而得到预期的频率。锁相技术具有良好的窄带跟踪特性，可以根据需要选择频率信号。相对于直接模拟频率合成而言，锁相环具有频谱纯度高，能有效抑制杂散分量且结构简单、易于集成等特点。但是，锁相环存在高分辨率和快速转换速度之间的矛盾，故而一般用于大步进频率合成技术中。     相对于以上两种传统的合成技术而言，直接数字频率（DDS）由于采用了数字处理技术，因而能够避免许多传统技术的不足。相对于直接模拟合成和锁相环而言，直接数字频率（DDS）主要就有以下特点：   有较高的输出分辨率： 当参考时钟频率和相位累加器的位宽满足一定的要求时，输出分辨率可以非常小。当频率控制字位48bit时，输出分辨率可以达到1uHz。而传统的频率合成技术通常只能够达到1KHz。    频率转换时间小： 直接数字频率合成是一个开环系统，无任何反馈环节，故DDS的频率转换时间主要是DDS的数字处理延时，通常仅为ns量级。而一个模拟锁相环的频率转换时间则主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于20～30us。因而DDS可以有效克服PLL的高分辨率和快速转换速度之间的矛盾。      较大的输出相对带宽：由于DDS不受稳定性的影响，因此，在满足奈奎斯特抽样定理的前提下，输出一般可以达到时钟频率的40％。     输出相位连续：DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。     正因为直接数字频率合成技术有许多无法替代的优点，其使用也越来越受到工程人员的重视。当然DDS也有其固有的缺点，DDS价格昂贵、功耗大（达Watt级）、DAC器件转换速率不高，杂散分布广，同时由于受当前集成电路工艺以及材料的限制，DDS目前的最高工作频率被限制在1GHz左右，同时也存在功耗偏大的劣势等等。

Sigma-delta 调制器技术具体DDS高频率分辨率，且功耗仅为其几分之一的是替代DDS在低功耗场合应用的新技术。     从上述的比较中,可以看到：作为新一代的Sigma-delta 调制器技术和目前广泛使用的PLL技术各有利弊。因此，如何将二者有机的结合起来，扬长避短得到高稳定和高分辨率的高频（HF）、超高频（VHF）、甚高频（UHF）甚至是微波波段的信号的倍频器是本发明的任务。

发明内容

本发明的目的针对上述现有技术存在的问题，提供一种频谱纯度高，高频信号稳定，频率转换时间短，输出波形失真小，能有效抑制杂散分量且结构简单，功耗低、易于集成的直接数字频率锁相倍频器电路。

本发明的上述目的可以通过以下措施来实现：一种直接数字频率锁相倍频器电路，包括：串联在同一电路上的锁相环芯片、环路滤波器、集成压控振荡器、微波功率检波器、微控制器，以及一个连接原子钟倍频器输入端并输出频标信号的压控晶振；一个插于锁相环芯片内的整数/小数分频器、预分频器A和预分频器B，其特征在于，它还包括，一个插于锁相环（PLL）内的sigma-delta 调制器和与所述微控制器进行通讯的集成鉴相器，所述PLL通过微控制器，对整数/小数分频器进行整数和小数组合分频，将来自压控晶振输出和经预分频器A分频产生的两路输入比相信号，经加减运算后送入集成鉴相器，鉴相输出相位误差信号，用鉴相结果控制压控振荡器输出所需信号，把压控振荡器输出信号锁定在铷原子的跃迁频率上，由微控制器对sigma-delta 调制器的相位误差信号进行方波调频，同时对sigma-delta 调制器的输出信号进行频移键控（FSK）调制，调制微波信号经数字功率衰减器和微波功率放大后，馈入原子钟微波腔进行多次阶跃倍频，激发原子跃迁输出微波信号。

本发明相比于现有技术的有益效果在于：

（1）本发明把sigma-delta 调制器内插于锁相环（PLL），使系统具有PLL和sigma-delta 调制器共有的优点。使用的sigma-delta 调制器技术有效提高了系统的频率分辨率，缩短了系统的频率转换时间。

2）AD9854结合混频器替代了锁相环路中原有的分频器，用加减运算代替分频器的乘除运算，从而可以有效降低环路输出的相噪和杂散。

3)将混频器输出送入鉴相器，用鉴相结果控制压控振荡器输出所需信号，比用F3和F2直接混频输出的好处在于可以提高输出高频信号的稳定度。

4）利用锁相技术的方案简单、杂波性能好的特点，使整个方案在保持高指标的同时最大限度的实现低成本和低杂波。

（5）电路集成度高，易于调试。用微控制器对sigma-delta 调制器进行FSK实现对输出微波的方波调频，可省掉专门的调频电路。

本发明避免了以往原子钟倍频器所必须采用的温度系数大、倍频效率低、谐波抑制差的阶跃倍频链路以及功率较大的直接频率合成器DDS，进而降低了原子钟的功耗，以及设计和生产难度，更利于批量生产。

附图说明

图1是本发明的直接数字频率锁相倍频器电路框图。

图2是申请号为200720083601中国专利公开的一种锁相倍频器电路图。

图中：1压控晶振器，2环路滤波器，3环路低通滤波器，4压控振荡器，5衰减器，6微波功率检波器，7微控制器。

具体实施方式

参阅图1。本发明提出的一种直接数字频率锁相倍频器电路，包括；串联在同一电路上的集成鉴相器、环路滤波器2和10M微波集成压控振荡器4；一个连接原子钟输入端输出频标信号的10MHz 压控晶振（VCXOs）；一个插于锁相环（PLL）内的sigma-delta 调制器，放大隔离电路，数字功率衰减器5，微波功率检波器6，以及由微控制器7构成的直接数字频率锁相倍频器。在铷钟物理系统和压控晶振器（VCXO）之间的电路上串联有微控制器7和放大隔离电路。在压控晶振和微控制器7的并联电路上串联有数字功率衰减器5和微波功率检波器6。

锁相环PLL是由LMX2487E和相互串联的环路滤波器2、微波集成压控振荡器4组成的。

sigma-delta调制器和与集成鉴相器插入在锁相环（PLL）内。PLL对尾数频率直接倍频微波信号到原子频率。

预分频器A、预分频器B和整数/小数分频器内置于锁相环芯片LMX2487E。所述环路滤波器2是环路低通滤波器3。环路低通滤波器3可以采用三阶无源超前－滞后滤波器，环路低通滤波器3对鉴相器的输出信号进行滤波，得到微波集成压控振荡器4的压控信号。鉴相器和sigma-delta调制器集成在芯片LMX2487E中。通过对sigma-delta调制器的行频移键控（FSK）调制来实现对微波集成压控振荡器4输出的方波调频。它还包括，一个与微控制器7进行通讯并集成鉴相器和SIGMA-DELTA 调制器的LMX2487E集成电路IC芯片，LMX2487E集成电路IC芯片集成了鉴相器和sigma-delta调制器。该PLL中的LMX2487E芯片通过内置的整数/小数分频器和预分频器B和微控制器7进行整数和小数组合分频，并将来自压控晶振输出的和经预分频器A分频产生的两路输入比相信号，经加减运算后送入集成鉴相器鉴相输出相位误差信号，用鉴相结果控制压控振荡器4输出所需信号，把压控振荡器4输出信号锁定在铷原子的跃迁频率上；由微控制器7对sigma-delta调制器相位误差信号进行方波调频，同时对sigma-delta调制器的输出信号进行频移键控（FSK）调制。对原子频率的调制是微控制器7通过周期地更改整数/小数分频比来实现的。

微控制器7通过实时改变上述的分频比来实现对该原子频率的频率调制。调制微波信号经数字功率衰减器5和微波功率放大后，馈入原子钟微波腔进行多次阶跃倍频，激发原子跃迁输出微波信号。

10M压控晶振器1作为PLL的输入参考频率信号，与低通滤波器6输出的10M信号在LMX2487E内的鉴相器上比相。10MHz压控晶振器的输出信号通过PLL，直接把带尾数的倍频信号输入到铷钟的物理系统内。

设置sigma-delta调制器的小数分频比来得到10M输出信号，并同时对sigma-delta调制器的10M输出信号进行频移键控FSK调制来实现对微波集成压控振荡器4输出的微波信号进行调频。可以调节数字功率衰减器5的控制电压来调整馈入原子钟原子物理系统的原子频率的信号功率和采集来自微波功率检波器6的检波幅度。

LMX2487E与微控制器7通讯。微控制器7可以采用16位超低功耗微控制器，信号型号可以选用M32F103，用于FSK调制的键控信号和对LMX2487E进行相关设置和输出。微波集成压控振荡器4输出信号范围为6.7～7.4GHz。10M压控晶振器1作为PLL的输入参考频率信号，与低通滤波器6输出的10M信号在LMX2487E内的鉴相器上比相。压控晶振器输出微波信号，并通过低通滤波器微波分为两路信号，一路反馈给sigma-delta调制器进行小数分频得到微波信号，另一路经微波放大器放大，送入铷钟物理系统进行阶跃倍频。该微波信号一路反馈给锁相环芯片LMX2487E，并经该芯片内置预分频器B进行预分频后，再经整数/小数分频器进行整数和小数组合分频，最后作为集成鉴相器一路输入信号。压控晶振器的输出信号通过LMX2487E芯片内置预分频器A进行预分频后也作为集成鉴相器一路输入信号。通过环路滤波器2、微波集成压控振荡器4组成的锁相环PLL，组成PLL锁相环带尾数的频率直接倍频微波信号到压控振荡器4。两路输入比相信号经集成鉴相器进行鉴相后输出相位误差信号，得到直流误差信号将微波集成压控振荡器4输出信号锁定在铷原子的跃迁频率上。对原子频率的调制则是微控制器7通过周期地更改整数/小数分频比来实现。该信号微波功率检波器6进行微波功率放大调制后的原子频率微波信号，通过数字功率衰减器5后，馈入原子钟物理系统内的微波腔中，进行7次阶跃倍频，得到激发原子跃迁的原子频率的微波信号。

经微波功率放大调制后的原子频率微波信号，通过数字功率衰减器5后，馈入原子钟物理系统内的微波腔中，进行7次阶跃倍频，得到激发原子跃迁的原子频率的微波信号。

Claims (10)

1.一种直接数字频率锁相倍频器电路，包括：串联在同一电路上的锁相环芯片、环路滤波器、集成压控振荡器、微波功率检波器、微控制器，以及一个连接原子钟倍频器输入端并输出频标信号的压控晶振；一个插于锁相环芯片内的整数/小数分频器、预分频器A和预分频器B，其特征在于，它还包括，一个插于锁相环（PLL）内的sigma-delta 调制器和与所述微控制器进行通讯的集成鉴相器，所述PLL通过微控制器，对整数/小数分频器进行整数和小数组合分频，将来自压控晶振输出和经预分频器A分频产生的两路输入比相信号，经加减运算后送入集成鉴相器，鉴相输出相位误差信号，用鉴相结果控制压控振荡器输出所需信号，把压控振荡器输出信号锁定在铷原子的跃迁频率上，由微控制器对sigma-delta 调制器的相位误差信号进行方波调频，同时对sigma-delta 调制器的输出信号进行频移键控（FSK）调制，调制微波信号经数字功率衰减器和微波功率放大后，馈入原子钟微波腔进行多次阶跃倍频，激发原子跃迁输出微波信号。

2.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，所述环路滤波器是环路低通滤波器，环路低通滤波器（3）对鉴相器的输出信号进行滤波，得到微波集成压控振荡器（4）的压控信号。

3.如权利要求2所述的直接数字频率锁相倍频器电路，其特征在于，所述低通滤波器将微波分为两路信号，一路反馈给sigma-delta 调制器进行小数分频得到微波信号，另一路经微波放大器放大，送入铷钟物理系统进行阶跃倍频；该微波信号一路反馈给锁相环芯片，并经该芯片内置预分频器B进行预分频后，再经整数/小数分频器进行整数和小数组合分频，最后作为集成鉴相器一路输入信号。

4.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，所述鉴相器和sigma-delta 调制器集成在芯片LMX2487E中，且sigma-delta 调制器包含于整数/小数分频器内部。

5.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，所述锁相环PLL是由LMX2487E和相互串联的环路滤波器、微波集成压控振荡器组成的。

6.如权利要求5所述的直接数字频率锁相倍频器电路，其特征在于，调节数字功率衰减器的控制电压，调整馈入原子钟原子物理系统的原子频率的信号功率和采集来自微波功率检波器的检波幅度。

7.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，调制微波信号经数字功率衰减器和微波功率放大后，馈入原子钟微波腔进行多次阶跃倍频，激发原子跃迁输出微波信号。

8.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，压控晶振器的输出信号通过LMX2487E芯片内置预分频器A，进行预分频后也作为集成鉴相器一路输入信号。

9.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，在原子物理系统和压控晶振器（VCXO）之间的电路上，串联有微控制器和放大隔离电路。

10.如权利要求1所述的直接数字频率锁相倍频器电路，其特征在于，在压控晶振和微控制器的并联电路上，串联有数字功率衰减器和微波功率检波器。

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