CN111697967A - 一种自适应数字化驯服时钟的系统 - Google Patents

Abstract

本发明公开了一种自适应数字化驯服时钟的系统，先通过输入信号倍频单元对外部输入信号进行数字倍频，提高系统精度；再通过数字鉴相器进行数字鉴相，其鉴相结果送入误差统计单元计算出频率、相位误差，并通过进行统计与暂存；然后通过多级柔性防失锁分频控制电路实现柔性大动态范围可跟踪式分频处理，并结合任意小数分频单元进行数字分频，同时再反馈至数字鉴相器进闭环调节控制，以达到与目标信号频率同步。

Description

一种自适应数字化驯服时钟的系统

技术领域

本发明属于时钟驯服技术领域，更为具体地讲，涉及一种自适应数字化驯服时钟的系统。

背景技术

在自动控制、AD采样、DA合成等诸多电子系统都需要高精度时钟。目前，高精度时钟一般需要采用原子钟，不但获得成本昂贵，而且体积大，系统复杂。

为了降低高精度时钟的成本和体积，逐步发展出了卫星授时技术和驯服时钟技术。通过卫星授时技术，可以获得高精度的1PPS信号，信号的误差可以小于10^-11～10^-12，再通过驯服技术，实现本地输出高精度10MH_Z或5MH_Z的高精度时钟，一般精度可以达到10^-10～10^-11。

数字时钟的驯服方法，只有锁定和解锁两种状态，不但对被驯服时钟的精度要求较高，而且驯服速度慢，容易失锁，如果要求输出时钟(一般为5MH_Z)精度达到10^-10～10^-11，监控时间门限高达2×10³～2×10⁴S，驯服时间至少10⁵～10⁶S，被驯服时钟需要采用恒温晶振(精度10^-8～10^-9)，一旦解锁又需要长时间驯服才能重新锁定。

发明内容

本发明的目的在于克服现有技术的不足，提供一种自适应数字化驯服时钟的系统，在外部同步信号的同步驯服下，对目标采样时钟信号进行同步驯服，使其收敛至与外部信号同频同步，具备自适应跟踪、快速、高稳定性等优点。

为实现上述发明目的，本发明一种自适应数字化驯服时钟的系统，其特征在于，包括：信号数字倍频单元、数字鉴相器、误差统计单元、多级柔性防失锁分频控制电路、任意小数数字分频单元和反馈单元；

所述信号数字倍频单元包括前级倍频单元和后级倍频单元；其中，前级倍频单元采样采用锁相倍频结构，后级倍频单元采用等相位平移倍频结构；输入时钟Clk-in通过PLL锁相倍频结构倍频处理，得到的放大m倍频率的clk_m；再将clk_m作为等相位平移倍频结构的输入，等相位平移倍频结构根据需要的倍频数n，将时钟clk_m进行n等分相位的平移输出，得到平移后的n个时钟：0°，360°/n，360°*2/n，…，360°*(n-1)/n，最后再将这n个时钟叠加成的m×n倍频时钟，并作为时钟同步输入信号Clk_mn；

所述数字鉴相器包括相频计算单元和相频比较单元；在外接的秒脉冲信号pps的时间阈内，利用相频计算单元中频率计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk的频率，然后通过频率比较强计算出频率差值Δf；同时，利用相频计算单元中相位计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk_mn的相位，然后通过相位比较强计算出相位差值Δp；最后将频率差Δf和相位差Δp输入至误差统计单元；

所述误差统计单元包括频率误差，主要用于对频率误差Δf与相位误差Δp进行统计与暂存；

所述多级柔性防失锁分频控制电路，主要作用是调节分频控制字，为后级任意小数数字分频单元提供分频控制字；多级柔性防失锁分频控制单元根据误差统计单元暂存的频率误差Δf和相位误差Δp确定误差Δf所在的抖动范围，然后依据抖动范围确定分频系数，最后依据分频系数利用控制字调节器计算出分频控制字，再输入给任意小数数字分频单元；

所述任意小数数字分频单元，根据分频系数和分频控制字对反馈信号clk_d的频率进行升频或降频操作，从而实现与期望的时钟同步输出信号Clk-out同步输出；

所述反馈单元包括频率反馈单元和相位反馈单元；用于提取时钟同步输出信号Clk-out的频率与相位值，再反馈至数字鉴相器。

本发明的发明目的是这样实现的：

本发明一种自适应数字化驯服时钟的系统，先通过输入信号倍频单元对外部输入信号进行数字倍频，提高系统精度；再通过数字鉴相器进行数字鉴相，其鉴相结果送入误差统计单元计算出频率、相位误差，并通过进行统计与暂存；然后通过多级柔性防失锁分频控制电路实现柔性大动态范围可跟踪式分频处理，并结合任意小数分频单元进行数字分频，同时再反馈至数字鉴相器进闭环调节控制，以达到与目标信号频率同步。

同时，本发明一种自适应数字化驯服时钟的系统还具有以下有益效果：

(1)、本发明可以自适应驯服低精度本地时钟，扩大了驯服时钟的应用范围，降低了驯服时钟的成本和设计难度；

(2)、采用自反馈设计，多级门限控制，自适应跟踪驯服方法来设计驯服数字时钟系统，监控时间门限从10^-1逐步提高到2×10⁴S，即使驯服到10^-10～10^-11，驯服时间也只有10⁴～10⁵S；其状态具有多级输出，不会直接解锁，一旦遇到时钟波动，只会退到上一级驯服状态，稳定性能更优；

(3)、本发明采用的基于相位累加器的任意小数分频技术可实现任意小数比的分频输出，且占空比可调，输出精度高稳定度好；

(4)、相对于传统的单一的频率锁定范围F_s以及固定的频率控制字F_c，本发明采用多级的锁定范围，不同的锁定范围对应不同的误差范围，针对于特定的锁定范围，随之设置与之匹配的频率控制字，锁定范围越大，对应的频率控制也相应较大。

附图说明

图1是本发明一种自适应数字化驯服时钟的系统原理图；

图2是锁相倍频结构原理图；

图3是等相位平移四倍频结构原理图；

图4是四倍频逻辑时序图；

图5是数字鉴相器结构原理图；

图6是16分频的相位累加原理图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种自适应数字化驯服时钟的系统原理图。

在本实施例中，如图1所示，本发明一种自适应数字化驯服时钟的系统，包括：信号数字倍频单元、数字鉴相器、误差统计单元、多级柔性防失锁分频控制电路、任意小数数字分频单元和反馈单元；

信号数字倍频单元包括前级倍频单元和后级倍频单元；其中，如图2所示，前级倍频单元采样采用锁相倍频结构，主要由预分频计数器N，鉴相器(PFD)，回路滤波器(LF)，压控振荡器(VCO)，反馈除法器M，VCO相位选择器，后置分频器C构成；前级倍频方案是一种基于输入信号与反馈信号之间相位差的闭环频率控制系统；

后级倍频单元采用等相位平移倍频结构；输入时钟Clk-in通过PLL锁相倍频结构倍频处理，得到的放大m倍频率的clk_m；再将clk_m作为等相位平移倍频结构的输入，等相位平移倍频结构根据需要的倍频数n，将时钟clk_m进行n等分相位的平移输出，得到平移后的n个时钟：0°，360°/n，360°*2/n，…，360°*(n-1)/n，最后再将这n个时钟叠加成的m×n倍频时钟，并作为时钟同步输入信号Clk_mn；在本实施例中，如图3所示，若想实现输入时钟的四倍频率输出，则可将输入时钟进行四等分相位的平移输出，即输出四个等频率但不同相位的时钟，其相位分别对应0°、90°、180°、270°。后级倍频单元以此四个时钟的上升沿作为触发信号，即相当于将四个时钟叠加的四倍频时钟，以此实现二级倍频，在本实施例中，如图4所示，四倍频的逻辑时序图；

下面我们对信号数字倍频单元进行信号倍频的具体过程进行详细描述，具体为：

(1)、初始频率F_in的输入时钟Clk_in经过预分频计数器分频处理后得到频率大小为F_REF的参考时钟；

(2)、鉴相器检测反馈时钟与参考时钟之间的频率差和相位差，当检测到参考时钟与反馈时钟之间的频率和相位不一致时，会产生一个“up”或者“down”的控制信号，这个控制信号表征着反馈信号是超前还是滞后于参考时钟，这两种信号决定了压控振荡器是需要提高频率或者降低频率；其中，若检测到反馈时钟超前于参考时钟，则输出“up”控制信号，若检测到反馈时钟滞后于参考时钟，则输出“down”控制信号；

(3)、控制信号通过环路滤波器转换为电压信号传递给压控振荡器；

(4)、若压控振荡器接收到“up”转换的控制电压信号后则提高输出时钟频率F_VCO，直到F_VCO为输入时钟频率Clk_in的m倍；若压控振荡器接收到“down”转换的控制电压信号后则降低输出时钟频率F_VCO，直到F_VCO为输入时钟频率Clk_in的m倍；在本实施例中，压控振荡器提高或者降低频率直到参考时钟与反馈时钟信号具有相同的振荡频率及相位，当参考时钟与反馈时钟的频率一致的时候，锁相倍频结构锁定；最后将压控振荡器的输出时钟输入至VCO相位选择器，同时反馈给反馈除法器；

(5)、反馈除法器对压控振荡器的输出时钟再进行m倍分频操作，再反馈给鉴相器；根据设定的相位要求，压控振荡器的输出时钟选定到指定的一路选择器与后置分频器通道，并进行相位与频率的调整，得到放大m倍频率且相位合适的输出信号clk_m；

(6)、将放大m倍频率的clk_m输入至等相位平移倍频结构，等相位平移倍频结构再根据需要的倍频数n，将时钟clk_m进行n等分相位的平移输出，得到平移后的n个时钟：0°，360°/n，360°*2/n，…，360°*(n-1)/n，最后再将这n个时钟叠加成的m×n倍频时钟Clk_mn。

如图5所示，数字鉴相器包括相频计算单元和相频比较单元；在外接的秒脉冲信号pps的时间阈内，利用相频计算单元中频率计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk的频率，然后通过频率比较强计算出频率差值Δf；同时，利用相频计算单元中相位计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk_mn的相位，然后通过相位比较强计算出相位差值Δp；最后将频率差Δf和相位差Δp输入至误差统计单元；

误差统计单元包括频率误差，主要用于对频率误差Δf与相位误差Δp进行统计与暂存；

多级柔性防失锁分频控制电路，主要作用是调节分频控制字，为后级任意小数数字分频单元提供分频控制字；多级柔性防失锁分频控制单元根据误差统计单元暂存的频率误差Δf和相位误差Δp确定误差Δf所在的抖动范围，然后依据抖动范围确定分频系数，最后依据分频系数利用控制字调节器计算出分频控制字，再输入给任意小数数字分频单元；

在本实施例中，传统的分频控制电路只有单一的频率锁定范围F_s以及固定的频率控制字F_c。频率锁定范围确定了最终输出时钟的抖动范围，即最终锁定的输出时钟与期望的输出时钟之间的误差小于频率锁定范围F_s。频率锁定范围F_s越大，系统越容易锁定输出，但是抖动会更大，精度更低；频率锁定范围F_s越小，系统输出精度更高，但是系统稳定时间更长，且更容易失锁。频率控制字F_c是指频率每次变动时所走的步伐大小，在调整输出时钟频率时，F_c越大，频率变化越快，越容易快速接近期望时钟，但是也更难在锁定范围F_s内上锁，或者更容易在锁定范围内跳出失锁；F_c越小，在锁定后系统更稳定，抖动更小，但是在误差较大时频率变化慢，上锁时间长。因此，合理的F_s和F_c是分频控制系统的难点与重点。

在本发明中，采用的是具有多级柔性防失锁功能分频控制电路，其分频控制的具体过程为：

1)、设置期望输出频率f_{ref_out}；依据f_{ref_out}初始化多级柔性防失锁分频控制电路的每级频率锁定范围为：F_s1、F_s2、F_s3…F_sn、F_sn+1…，其中，F_s1<F_s2<F_s3<…<F_sn<F_sn+1…；初始化频率锁定范围为：F_s1、F_s2、F_s3…F_sn、F_sn+1…输出的分频系数为K，对应的取值为：F_c1、F_c2、F_c3…F_cn、F_cn+1…，其中，F_c1<F_c2<F_c3<…<F_cn<F_cn+1…；

2)、查询频率误差Δf处于对应的锁定范围，若F_sn<Δf<F_sn+1，则记作当前输出频率锁定于F_sn+1范围，失锁于F_sn范围，同时锁定该时刻的分频系数K的大小为F_cn+1；若0<Δf<F_s1，则记作当前输出频率锁定于稳定范围，同时锁定该时刻的分频系数K的大小为F_c1；每次锁定范围后向小数分频单元输出此刻的分频系数K；

3)、依据当前时刻的分频系数K，利用控制字调节器调节分频控制字，记当前时刻的分频系数K对应的分频控制字为M，然后调节输出时钟，使调节后的输出时钟趋于稳定；

4)、反馈输出调节后的输出时钟，再返回步骤3)，进行下一轮的误差单位锁定于分频系数的确定，直到Δf趋于零，实现多级柔性防失锁分频控制电路锁定输出。

综上，当判断频率误差Δf处于相应的误差范围内，则控制电路依据Δf的大小调整分频系数从而实现不同程度的调节状态。当频率误差所处锁定范围较大时，频率控制字大，系统处于粗调状态，调节速度快，更快速的进入前级锁定范围。但是频率控制字较大时，超调量较大，稳态误差较大，所以在稳定到误差范围较小时，需要设定较小的频率控制字，细调以稳定同步输出，而且较小的超调量不易使时钟溢出失锁，实现系统的高稳定性。

任意小数数字分频单元，根据分频系数和分频控制字对反馈信号clk_d的频率进行升频或降频操作，从而实现与期望的时钟同步输出信号Clk-out同步输出；

在本实施例中，传统分频技术多为整数分频，部分小数分频也是基于多个整数分频的结合，抖动较大，占空比不可控。本发明采用的基于相位累加器的任意小数分频技术可实现任意小数比的分频输出，且占空比可调，输出精度高稳定度好。该技术主要通过相位累加器循环叠加计数，当计数达到控制字饱和(计数器总步数的一半)，即输出相应的波形，从而达到与输入信号固定分频倍数的波形数据。

任意小数分频单元进行信号分频的具体过程为：

(1.1)、预置累加器位数为N位累加器，初始化计数器大小count＝0，其中，M＝2^N/K，K为分频系数和M为分频控制字；

(1.2)、检测clk_d信号的上升沿，每次clk_d到来时，将累加器的计数值加1，累加长度为M；当累加器的计数值小于2^N/2时，任意小数分频单元输出低电平信号；当累加器的计数值大于于或等于2^N/2且小于2^N时，任意小数分频单元输出高电平信号；

(1.3)、上述输出信号为clk_d的K分频信号，再通过滤波后的输出与Clk-out相频一致的输出信号。

在本实施例中，假设系统时钟为F_c，输出频率为F_out。每次转动一个角度360°/2^N，则可以产生一个频率为F_c/2^N的相位递增量。那么只要选择恰当的频率控制字M，使得F_out/F_c＝M/2^N，就可以得到所需要的输出频率F_out，F_out＝F_c*M/2^N，相位幅度转换通过相位累加器，我们已经得到了合成Fout频率所对应的相位信息。

如图6所示，当K＝16、累加器位数N＝10时，总计数位为2¹⁰＝1024，所以在512计数位时改变波形(实现占空比50％)。输入为clk，输出为clk_out，累加控制字为T＝2^N/K＝64，及计数器每次累计步长为64，当计数器计数值小于512时，输出低电平，高于512时输出高电平，即可产生分频比为16的信号。

反馈单元包括频率反馈单元和相位反馈单元；用于提取时钟同步输出信号Clk-out的频率与相位值，再反馈至数字鉴相器。在本实施例中，分频技术产生的输出信号与需要的外同步信号进行相位频率比较，并计算出频率误差。根据误差的大小来进一步进行粗调或微调选择。若误差较大，则选择重新计算控制字并实现分频输出。若误差较小，则可直接将上一次计算好的控制字进行加/减一个适当的调节量，误差越大，调节量越大，误差越小，调节量越小，但更趋于稳定，最终实现与外同步信号同频输出。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (4)

1.一种自适应数字化驯服时钟的系统，其特征在于，包括：信号数字倍频单元、数字鉴相器、误差统计单元、多级柔性防失锁分频控制电路、任意小数数字分频单元和反馈单元；

所述信号数字倍频单元包括前级倍频单元和后级倍频单元；其中，前级倍频单元采样采用锁相倍频结构，后级倍频单元采用等相位平移倍频结构；输入时钟Clk-in通过PLL锁相倍频结构倍频处理，得到的放大m倍频率的clk_m；再将clk_m作为等相位平移倍频结构的输入，等相位平移倍频结构根据需要的倍频数n，将时钟clk_m进行n等分相位的平移输出，得到平移后的n个时钟：0°，360°/n，360°*2/n，…，360°*(n-1)/n，最后再将这n个时钟叠加成的m×n倍频时钟，并作为时钟同步输入信号Clk_mn。

所述数字鉴相器包括相频计算单元和相频比较单元；在外接的秒脉冲信号pps的时间阈内，利用相频计算单元中频率计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk的频率，然后通过频率比较强计算出频率差值Δf；同时，利用相频计算单元中相位计数器分别计算时钟同步输出信号Clk-out与时钟同步输入信号Clk_mn的相位，然后通过相位比较强计算出相位差值Δp；最后将频率差Δf和相位差Δp输入至误差统计单元；

所述误差统计单元包括频率误差，主要用于对频率误差Δf与相位误差Δp进行统计与暂存；

所述多级柔性防失锁分频控制电路，主要作用是调节分频控制字，为后级任意小数数字分频单元提供分频控制字；多级柔性防失锁分频控制单元根据误差统计单元暂存的频率误差Δf和相位误差Δp确定误差Δf所在的抖动范围，然后依据抖动范围确定分频系数，最后依据分频系数利用控制字调节器计算出分频控制字，再输入给任意小数数字分频单元；

所述任意小数数字分频单元，根据根据分频系数和分频控制字对反馈信号clk_d的频率进行升频或降频操作，从而实现与期望的时钟同步输出信号Clk-out同步输出；

所述反馈单元包括频率反馈单元和相位反馈单元；用于提取时钟同步输出信号Clk-out的频率与相位值，再反馈至数字鉴相器。

2.根据权利要求1所述的一种自适应数字化驯服时钟的系统，其特征在于，所述信号数字倍频单元进行信号倍频的具体过程为：

(2.1)、初始频率F_in的输入时钟Clk_in经过预分频计数器分频处理后得到频率大小为F_REF的参考时钟；

(2.2)、鉴相器检测反馈时钟与参考时钟之间的频率差和相位差，当检测到参考时钟与反馈时钟之间的频率和相位不一致时，会产生一个“up”或者“down”的控制信号；其中，若检测到反馈时钟超前于参考时钟，则输出“up”控制信号，若检测到反馈时钟滞后于参考时钟，则输出“down”控制信号；

(2.3)、控制信号通过环路滤波器转换为电压信号传递给压控振荡器；

(2.4)、若压控振荡器接收到“up”转换的控制电压信号后则提高输出时钟频率F_VCO，直到F_VCO为输入时钟频率Clk_in的m倍；若压控振荡器接收到“down”转换的控制电压信号后则降低输出时钟频率F_VCO，直到F_VCO为输入时钟频率Clk_in的m倍；最后将压控振荡器的输出时钟输入至VCO相位选择器，同时反馈给反馈除法器；

(2.5)、反馈除法器对压控振荡器的输出时钟再进行m倍分频操作，再反馈给鉴相器；根据设定的相位要求，压控振荡器的输出时钟选定到指定的一路选择器与后置分频器通道，并进行相位与频率的调整，得到放大m倍频率且相位合适的输出信号clk_m；

(2.6)、将放大m倍频率的clk_m输入至等相位平移倍频结构，等相位平移倍频结构再根据需要的倍频数n，将时钟clk_m进行n等分相位的平移输出，得到平移后的n个时钟：0°，360°/n，360°*2/n，…，360°*(n-1)/n，最后再将这n个时钟叠加成的m×n倍频时钟Clk_mn。

3.根据权利要求1所述的一种自适应数字化驯服时钟的系统，其特征在于，所述多级柔性防失锁分频控制电路计算分频控制字的具体过程为：

(3.1)、设置期望输出频率f_{ref_out}；依据f_{ref_out}初始化多级柔性防失锁分频控制电路的每级频率锁定范围为：F_s1、F_s2、F_s3…F_sn、F_sn+1…，其中，F_s1<F_s2<F_s3<…<F_sn<F_sn+1…；初始化频率锁定范围为：F_s1、F_s2、F_s3…F_sn、F_sn+1…输出的分频系数为K，对应的取值为：F_c1、F_c2、F_c3…F_cn、F_cn+1…，其中，F_c1<F_c2<F_c3<…<F_cn<F_cn+1…；

(3.2)、查询频率误差Δf处于对应的锁定范围，若F_sn<Δf<F_sn+1，则记作当前输出频率锁定于F_sn+1范围，失锁于F_sn范围，同时锁定该时刻的分频系数K的大小为F_cn+1；若0<Δf<F_s1，则记作当前输出频率锁定于稳定范围，同时锁定该时刻的分频系数K的大小为F_c1；每次锁定范围后向小数分频单元输出此刻的分频系数K；

(3.3)、依据当前时刻的分频系数K，利用控制字调节器调节分频控制字，记当前时刻的分频系数K对应的分频控制字为M，然后调节输出时钟，使调节后的输出时钟趋于稳定；

(3.4)、反馈输出调节后的输出时钟，再返回步骤(3.2)，进行下一轮的误差单位锁定于分频系数的确定，直到Δf趋于零，实现多级柔性防失锁分频控制电路锁定输出。

4.根据权利要求1所述的一种自适应数字化驯服时钟的系统，其特征在于，所述任意小数分频单元进行信号分频的具体过程为：

(4.1)、预置累加器位数为N位累加器，初始化计数器大小count＝0，其中，M＝2^N/K，K为分频系数和M为分频控制字；

(4.2)、检测clk_d信号的上升沿，每次clk_d到来时，将累加器的计数值加1，累加长度为M；当累加器的计数值小于2^N/2时，任意小数分频单元输出低电平信号；当累加器的计数值大于于或等于2^N/2且小于2^N时，任意小数分频单元输出高电平信号；

(4.3)、上述输出信号为clk_d的K分频信号，再通过滤波后的输出与Clk-out相频一致的输出信号。

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