CN201008145Y - 一种铷原子频标数字锁相倍频器 - Google Patents

Abstract

本实用新型公开了一种铷原子频标数字锁相倍频器。数字锁相环的输入端作为本倍频器的输入端连接铷原子频标10MHz压控晶振的输出端、数字锁相环的输出端连接到微波放大器的输入端、微波放大器的输出端连接阶跃匹配电路的输出端、阶跃匹配电路的输出端作为本倍频器的输出端连接铷原子频标微波腔的输入端。AD9956集成了鉴相器和数字频率综合器。本实用新型中，采用数字综合器作为小数分频器内插于数字锁相环，通过单片机对数字综合器进行小数分频比设置和调制，使倍频器能够直接小数倍频和调频。结构简单、集成度高、信号频谱纯度高、相位噪声低、杂散小、数字化程度高、易于调试，可用于制作小型化铷原子频标。

Description

一种铷原子频标数字锁相倍频器

技术领域

本实用新型涉及到铷原子频标，更具体地说是涉及一种铷原子频标数字锁相环(PLL)射频倍频器，可适用于制作小型化商用铷原子频标。

背景技术

原子频标是利用原子的跃迁谱线锁定压控晶振而提供高稳时频信号的设备，在通信、导航等领域有广泛用途。铷原子频标具有体积小、重量轻、功耗低的特点，是目前使用最广泛的原子频标，其发展趋势是高性能和小型化。根据构成单元的功能，铷原子频标可以简单地分为微波腔和电路系统两部分。电路系统一般由射频倍频器、频率综合器、调制器和同步检波器组成。射频倍频器作用是把标准压控晶振10MHz输出频率变换到90MHz，与综合器产生的小数频率信号同时输入到量子系统的微波腔进行阶跃倍频和混频而得到激励铷原子跃迁的微波频率信号(6834MHz)。因为在微波腔需要进行高达76次的高次阶跃倍频和下变频的混频，导致效率低下，故要求输入微波腔的射频信号功率比较大，这样会增加射频倍频器制作难度。

传统射频倍频器的技术手段是采用晶体管组成的差分对管将10MHz压控晶振的输出信号9次倍频到90MHz，同时10MHz信号输入到小数综合器产生5.3125MHz小数频率，90MHz与5.3125MHz两个信号同时输入到铷原子频标内量子系统的微波腔进行阶跃倍频到6834MHz钟跃迁频率。这种方式的优点是电路采用分离器件制作，成本较低。但由于采用整数频率与小数频率在微波腔中混频方式，微波腔内存在5.3125MHz间隔的旁频。另外由于还需要专门制作一个综合器来产生5.3125MHz的小数频率信号，使电路的复杂程度增加。针对这种情况，国外出现了一种改进的电路方案，它采用对小数晶振信号直接倍频得到6834MHz信号，可去掉综合器。但精确的小数晶振的制作成本高，且调节频标标准输出频率信号的准确度比较困难。

发明内容

本实用新型的目的在于提供一种铷原子频标数字锁相倍频器，该倍频器具有结构简单、数字化程度高、参数优化简单易行的特点。

为了实现上述目的，本实用新型采用的技术方案是：

外部10MHz压控晶振的输出端连接到数字锁相环(PLL)的输入端，数字锁相环(PLL)的输出端连接到微波放大器的输入端，微波放大器的输出端连接阶跃匹配电路的输入端，阶跃匹配电路的输出端为倍频器的输出端。数字锁相环(PLL)由AD9956、环路低通滤波器、压控振荡器(VCO)、微波功分器、10MHz低通滤波器组成，AD9956集成了鉴相器和数字频率综合器(DDS)。鉴相器的输出端通过环路低通滤波器连接到压控振荡器(VCO)的输入端，压控振荡器(VCO)通过微波功分器分为两路，一路连接微波放大器的输入端，另一路连接数字频率综合器(DDS)的输入端，数字频率综合器(DDS)输出端连接10MHz低通滤波器，10MHz低通滤波器输出端连接鉴相器的输入端。

其中，鉴相器和数字频率综合器(DDS)集成在AD9956中，单片机与AD9956通过SPI通讯来设置数字频率综合器(DDS)的小数分频比，可以对一个含有小数的输入频率信号进行小数分频而得到一个整数频率输出信号；同时单片机还对数字频率综合器(DDS)的输出信号进行FSK(频移键控)调制来实现对压控振荡器(VCO)输出信号进行调频。这样，10MHz压控晶振的输出信号通过由AD9956、环路低通滤波器、压控振荡器(VCO)、10MHz低通滤波器、功分器组成的数字锁相环(PLL)直接倍频到带小数的976.3839MHz，该信号进行微波功率放大，再经阶跃匹配电路进行阻抗匹配，最后输入到铷原子频标的微波腔内进行七次阶跃倍频到6834MHz微波信号去激励铷原子跃迁。

本数字式PLL倍频器系统与传统铷原子频标模拟倍频器相比具有如下优点：

1、具有良好的动态性能。因为采用了锁相环(PLL)倍频，可通过设计适当的环路低通滤波器通带，有效地抑制原子频标系统因杂散引起的频标标准输出频率跳动。

2、具有分辨率很高的小数频率输出能力。本倍频器系统把数字频率综合器(DDS)内插于数字锁相环(PLL)，倍频输出信号的分辨率由数字频率综合器(DDS)的频率数据位宽决定，而48位的位宽使输出频率的分辨率达微赫兹水平。

3、硬件电路精简。因为本倍频器中采用了集成的分辨率很高的数字频率综合器(DDS)，故省掉了传统门电路构成的小数综合器；利用单片机对数字频率综合器(DDS)进行FSK来实现对数字锁相环输出的976.3839MHz微波调频，可省掉传统的专用调频电路和调制频率产生电路。

4、参数软件设置，调试简单易行。本倍频器通过单片机内软件设定输入到微波腔的6834MHz微波调频信号的调制信号大小和调制深度大小；还通过软件给数字频率综合器(DDS)设置不同的小数分频比来调节铷原子频标标准输出频率的准确度。

5、输入到铷原子频标微波腔的信号纯度高。因为本倍频器把压控晶振输出的10MHz信号倍频到带小数频率的976.3839MHz信号，则该信号可直接进行七次阶跃倍频到6834MHz而无需传统的混频，故输入到铷原子频标微波腔的信号只有976.3839MHz单一频率。

6、倍频效率高。本倍频器把压控晶振输出的10MHz信号直接倍频到带小数频率的976.3839MHz微波频段信号，该信号输入到微波腔后只需进行七次阶跃倍频则可得到激励铷原子跃迁的6834MHz微波信号，故倍频次数低、倍频效率高。

7、便于铷原子频标小型化。本倍频器系统还具有集成度高、体积小、数字化程度高、易于调试等特点，故易于生产小型化铷原子频标。

附图说明

图1为一种铷原子频标数字锁相环(PLL)射频倍频器方框图

图2为一种铷原子频标数字锁相环(PLL)射频倍频器软件流程图

具体实施方式

下面结合附图对本实用新型作进一步说明：

如图1可知，压控晶振的10MHz信号连接到AD9956内集成的鉴相器1的一个输入端，且该10MHz信号作为PLL的输入参考频率信号，与10MHz低通滤波器6输出的10MHz信号在AD9956内的鉴相器1上比相，鉴相器1的另一个输入端连经过一个10MHz低通滤波器6连接数字频率综合器5(DDS)的输出端，鉴相器1的输出端连接到环路低通滤波器2的输入端，环路低通滤波器2的输出端连接到压控振荡器3(VCO)的压控输入端，环路低通滤波器2采用三阶无源超前一滞后滤波器对鉴相器1的输出信号进行滤波，得到压控振荡器3(VCO)的压控信号，压控振荡器3(VCO)的输出端连接到微波功分器4的输入端，压控振荡器3(VCO)输出的976.3839MHz微波信号通过微波功分器4分为两路信号，一路反馈给数字频率综合器5(DDS)进行小数分频得到10MHz信号，另一路经微波放大器8放大并经过阶跃匹配电路9进行匹配后，即得到本倍频器的输出信号。

10MHz信号作为本倍频器的输入信号源连接到鉴相器1的参考输入端，鉴相器1的两个输入端均为差分输入形式，鉴相器1和数字频率综合器5(DDS)集成在芯片AD9956中，通过对数字频率综合器5(DDS)的FSK(频移键控)调制来说实现对压控振荡器3(VCO)输出的调频，数字频率综合器5(DDS)输出端为差分输出形式；数字频率综合器5(DDS)的输出信号中的噪声主要是10MHz鉴相信号的倍频镜像频率和杂散，七阶椭圆滤波器可以有效地把这些噪声和杂散去除，故10MHz低通滤波器6采用两路七阶椭圆滤波器分别对数字频率综合器5(DDS)输出的10MHz信号进行滤波，10MHz低通滤波器6的输出连接到鉴相器1的反馈输入端。

AD9956内部鉴相器1的输出级集成了电荷泵，输出信号为反映鉴相器1的两路10MHz输入信号相位差的脉冲电流信号，有较强的负载驱动能力，故环路低通滤波器2采用无源三阶超前滞后滤波器滤掉鉴相器1输出信号中的高频成分，剩余的慢速信号输入到压控振荡器3(VCO)的电压调谐端，去调制压控振荡器3(VCO)的输出频率。压控振荡器3(VCO)采用ZCOMM公司的CLV980E，其本振频率在976.3839MHzHz附近，且拥有较低的相位噪声，可满足本系统的设计需要。压控振荡器3(VCO)输出连接的微波功分器4，微波功分器4采用MINI公司的SCN-2-11，它为一路输入二路输出形式，输入输出阻抗均为50欧姆。微波功分器4的一路输出作为数字锁相环11(PLL)的反馈信号输入到数字频率综合器5(DDS)的输入端，即作为数字频率综合器5(DDS)的时钟信号；微波功分器4的另一路输出作为PLL的输出端连接到微波放大器8进行放大。微波放大器8采用MINI公司的ERA-5SM，它具有最大为20dB的增益，且可通过调节其偏置电压来调节其增益，实际使用时可用以此方法调节本倍频器最终输出信号的幅度大小。阶跃匹配电路对放大后的微波信号进行阻抗匹配，其的输出端作为本倍频器的最终输出端连接到铷原子频标微波腔。

本倍频器的直接小数倍频和调频采用微控制器对AD9956进行软件控制来实现。微控制器采用单片机7，它为TI公司的16位超低功耗单片机MSP430F169，负责对AD9956进行相关设置和输出用于FSK调制的键控信号。AD9956由ADI公司生产，单片机与AD9956进行SPI通讯，即单片机7的SPI0口连接到AD9956的SPI口，单片机7则可对设置AD9956内部寄存器的值来设定数字频率综合器5(DDS)的小数分频比。本倍频器中，给数字频率综合器5(DDS)的时钟信号是来自压控振荡器3(VCO)的反馈信号，它是带有小数频率的976.3839MHz微波信号。该信号通过给数字频率综合器5(DDS)设置小数分频得到10MHz频率信号，小数分频比为97.63839，即该分频比换算成AD9956所要求格式的数字值并可通过单片机7的SPI0发送到AD9956内对应的寄存器。同时单片机7还对数字频率综合器5(DDS)的输出信号进行FSK(频移键控)调制来实现对压控振荡器3(VCO)输出的976.3839MHz信号进行调频。实现的方法是，单片机7在AD9956内部的两个寄存器分别设定两个相近的小数分频比来得到10MHz附近的两个频率值，单片机7同时输出PWM方波信号，该信号连接到AD9956的PS0口则可使数字频率综合器5(DDS)的输出频率在上述设定的两个频率点交替切换输出，这样数字频率综合器5(DDS)输出的10MHz就被单片机7输出的PWM信号调制。数字频率综合器5(DDS)输出的10MHz调频信号经10MHz低通滤波器滤波6后与10MHz信号输出信号在鉴相器1进行鉴相，鉴相器1输出的信号经过环路低通滤波器2进行滤波，滤除信号中的高频成分，得到的输出电压对压控振荡器3(VCO)直接调频。通过上述方法，  压控晶振的10MHz输出信号通过由AD9956、环路低通滤波器2、压控振荡器3(VCO)、10MHz低通滤波器6、微波功分器4组成的数字锁相环11(PLL)直接倍频到带小数的976.3839MHz信号，并进行了直接调频。该信号进行微波功率放大后输入铷原子频标的微波腔进行七次阶跃倍频，得到去激励铷原子跃迁的6834MHz微波信号。

为实现上述功能，需要在单片机MSP430F169中完成如附图2所示的程序，具体为；

(1)主程序开始；

(2)设置系统时钟；

(3)配置SPI0和PWM；

(4)发送小数分频系数；

(5)主程序结束。

其中，单片机系统时钟采用铷原子频标标准10MHz输出频率的2分频信号，可保证控制的高精度，PWM信号采用单片机的硬件PWM产生，PWM输出信号连接到AD9956的频率值选择输入端PS0，PS0引脚上电平则随PWM信号“高-低”跳变，DDS的输出频率就跟随着在两个频率直接跳变，即可实现对DDS的FSK键控频移调制。本单片机7中所采用的程序，普通技术人员根据附图2和AD9956产品数据表不付出任何创造性劳动均能设计程序。

采用该发明的数字锁相环(PLL)倍频器系统制作的铷原子频标，经过简单调试后即可实现闭环锁定。初步测试其标准输出频率指标，短稳达到3E-11/s，达到一般商品铷原子频标水平。

Claims (2)

1.一种铷原子频标数字锁相倍频器，它包括数字锁相环(11)、微波放大器(8)、阶跃匹配电路(9)、单片机(7)，其特征在于：外部10MHz压控晶振输出信号连接到数字锁相环(11)的输入端，数字锁相环(11)的输出端连接微波放大器(8)的输入端，微波放大器(8)的输出端连接阶跃匹配电路(9)的输入端，阶跃匹配电路(9)的输出端为倍频器的输出端。

2.根据权利要求1所述的一种铷原子频标数字锁相倍频器，其特征在于：所述的数字锁相环(11)由AD9956(10)、环路低通滤波器(2)、压控振荡器(3)、微波功分器(4)、10M低通滤波器(6)组成，AD9956(10)集成了鉴相器(1)和数字频率综合器(5)，鉴相器(1)的输出端通过环路低通滤波器(2)连接压控振荡器(3)的输入端，压控振荡器(3)连接微波功分器(4)的输入端，微波功分器(4)有两路输出，一路连接微波放大器(8)的输入端，另一路连接AD9956(10)内集成的数字频率综合器(5)的输入端，数字频率综合器(5)输出端连接10MHz低通滤波器(6)，10MHz低通滤波器(6)输出端连接鉴相器(1)的输入端。