CN201608704U - 一种锁相环频率综合器 - Google Patents
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Abstract
本实用新型公开了一种锁相环频率综合器，采用多个工作在不同频段的压控振荡器，通过频段自动切换模块使得在不同的工作频率下有且只有相应频段的一个压控振荡器处于正常工作状态，并使用选择器选择该正常工作的压控振荡器的输出信号作为频率综合器的输出信号，从而在不同频段使用不同的压控振荡器进行频率综合，进而实现了低抖动、宽频率范围输出的频率综合器。
Description
技术领域
本实用新型涉及无线收发电路技术领域，特别涉及一种锁相环频率综合器。
背景技术
自锁相的概念被提出以来，在电子和通讯领域得到了广泛的应用。锁相环(Phase Locked Loop，PLL)广泛应用于时钟生成电路和通信电子线路的频率综合。通常，锁相环频率综合器由五个基本部件组成：鉴频鉴相器11、电荷泵12、环路滤波器13、压控振荡器(Voltage Controlled Oscillator，VCO)14以及分频器15，如图1所示。其中，鉴频鉴相器11用于检测外部参考信号CLKref和内部反馈信号CLKfb之间的相位差并输出正比于该相位差的电压信号，即一个上升脉冲信号UP或下降脉冲信号DN。电荷泵12用于放大鉴频鉴相器11输出的电压信号。环路滤波器13具有低通滤波特性，用于滤除鉴频鉴相器11输出的电压信号中的高频分量，起到滤波平滑作用，以保证环路稳定以及改善环路跟踪性能和噪声特性。压控振荡器14根据传输过来的电压信号(即控制电压)改变其输出信号CLKvco的频率和相位。分频器15用于对压控振荡器14的输出信号CLKvco进行分频(例如N分频)，并输出内部反馈信号CLKfb。由此，整个锁相环频率综合器就形成了反馈，最终压控振荡器14的输出信号CLKvco锁定在外部参考信号CLKref的相位和N倍频率上，而压控振荡器14的输出信号CLKvco即为锁相环频率综合器的输出信号。
尽管锁相技术经过几十年的发展已经变得非常成熟，但是随着电子产品的复杂化和多样化，对锁相环频率综合器的设计提出了一个又一个的挑战。其中一个重要的课题就是如何进一步提高锁相环频率综合器的输出信号的频率变化范围。目前存在的方法有如下三种：
(1)提高压控振荡器的输出中心频率，然后利用可编程的输出分频器来实现各种频率输出。然而，这种方法需要提高压控振荡器的输出中心频率很容易受到电源、地上的噪声影响，且集成电路工艺本身也限制了可达到的中心频率大小。这种频率综合器的数字电路部分无法用通常结构实现。
(2)利用单个环形振荡器的高增益来实现，尽可能利用或提高压控振荡器的控制电压。然而，这种方法受实际集成电路工作电压的限制，压控振荡器的控制电压的变化范围不可能非常大。例如，要实现2～200Mhz的输出频率，即输出频率变化了100倍，这意味着压控振荡器的控制电压的变化范围也需要1～100倍的变化。压控振荡器的最小控制电压接近流片工艺的阈值电压，这意味着压控振荡器的最大控制电压需要达到100倍的阈值电压，这基本无法实现。
(3)通过改变环形振荡器中延迟级的个数来调宽输出频率范围。然而，这种方法的缺点在于延迟级的个数会从很大程度上影响环路相位噪声。为了优化相位噪声，延迟级不能很多。因此输出频率范围在考虑噪声性能限制下不可能很宽。
实用新型内容
本实用新型的目的在于提供一种锁相环频率综合器，可将输出频率范围分成多个增益相同且具有高线性度的频段，并在这些频段内自动进行切换，从而实现频率综合器的宽频率范围输出，并具有低抖动的特点。
本实用新型提供一种锁相环频率综合器，其特征在于，包括：鉴频鉴相器，用于检测外部参考信号和内部反馈信号之间的相位差；电荷泵，连接所述鉴频鉴相器，用于放大所述鉴频鉴相器的输出信号，并输出控制电压信号；环路滤波器，连接所述电荷泵，用于对所述电荷泵输出的控制电压信号进行低通滤波；压控振荡器组，连接所述环路滤波器，其具有n个工作在不同频段的压控振荡器，所述每个压控振荡器用于根据所述环路滤波器的输出信号输出相应频率和相位的信号，其中n为自然数；频段自动切换模块，连接所述压控振荡器组，用于根据所述外部参考信号和所述锁相环频率综合器的输出信号控制所述环路滤波器的输出信号传输到所述压控振荡器组中的一个压控振荡器以使其正常工作；选择器，连接所述压控振荡器组和所述频段自动切换模块，用于选择所述正常工作的压控振荡器的输出信号作为所述锁相环频率综合器的输出信号并将其输出到所述频段自动切换模块；以及分频器，连接所述选择器，用于对所述锁相环频率综合器的输出信号进行分频以输出所述内部反馈信号。
优选的，所述频段自动切换模块包括计数器判别单元以及n个传输门，所述n个传输门由所述环路滤波器的输出端分别连接到一个所述压控振荡器，所述计数器判别电路用于根据所述外部参考信号输出n个控制信号以控制所述n个传输门的导通和关断。
优选的，所述计数器判别单元包括计数器以及输出信号译码电路，所述计数器在所述外部参考信号的一个时钟周期内对所述锁相环频率综合器的输出信号的时钟周期进行计数，并输出计数值，所述输出信号译码电路根据所述计数值输出所述n个控制信号。
优选的，所述计数器由m个半加器和m个D触发器组成，其中m为大于1的自然数，一个半加器和一个D触发器形成一级，所述m个半加器级联，最低位的半加器的被加数端A输入所述锁相环频率综合器的输出信号，每个半加器的输出进位端Co与高一位的半加器的被加数端A相连；所述m个D触发器并联，每个D触发器的时钟信号端输入所述锁相环频率综合器的输出信号，每个D触发器的反相复位端Rd输入所述外部参考信号，每个D触发器的输出端Q与同级的半加器的加数端B相连，每个D触发器的输入端D与同级的半加器的输出和端S相连；所述计数器并行输出所述m个D触发器的输出端Q的信号。
与现有技术相比，本实用新型提供的一种锁相环频率综合器，采用多个工作在不同频段的压控振荡器，通过频段自动切换模块使得在不同的工作频率下有且只有相应频段的一个压控振荡器处于正常工作状态，并使用选择器选择该正常工作的压控振荡器的输出信号作为频率综合器的输出信号，从而在不同频段使用不同的压控振荡器进行频率综合，进而实现了低抖动、宽频率范围输出的频率综合器。
附图说明
图1为现有技术的锁相环频率综合器的结构示意图；
图2为根据本实用新型的锁相环频率综合器的结构示意图；
图3为根据本实用新型的锁相环频率综合器的一个实施例中划分的频段分布示意图；
图4为根据本实用新型的锁相环频率综合器的一个实施例的结构示意图；
图5为根据本实用新型的锁相环频率综合器的一个实施例中计数器判别单元的结构示意图；
图6为根据本实用新型的锁相环频率综合器的一个实施例中计数器的电路原理图；
图7为根据本实用新型的锁相环频率综合器的一个实施例中计数器在外部参考信号的一个时钟周期内对锁相环频率综合器的输出信号的时钟周期进行计数的时序图。
具体实施方式
为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明。
图2为根据本实用新型的锁相环频率综合器的结构示意图。图2中，锁相环频率综合器包括鉴频鉴相器21、电荷泵22、环路滤波器23、压控振荡器组24、频段自动切换模块26、选择器27以及分频器25。其中，鉴频鉴相器21用于检测外部参考信号CLKref和内部反馈信号CLKfb之间的相位差。电荷泵22用于放大所述鉴频鉴相器21的输出信号，并输出控制电压信号。环路滤波器23用于对所述电荷泵22输出的控制电压信号进行低通滤波。压控振荡器组24具有n个工作在不同频段的压控振荡器，所述每个压控振荡器用于根据所述环路滤波器23的输出信号输出相应频率和相位的信号，其中n为自然数。频段自动切换模块26用于根据所述外部参考信号CLKref和所述锁相环频率综合器的输出信号CLKout控制所述环路滤波器23的输出信号传输到所述压控振荡器组24中的一个压控振荡器以使其正常工作。选择器27用于选择所述正常工作的压控振荡器的输出信号作为所述锁相环频率综合器的输出信号CLKout并将其输出到所述频段自动切换模块26。分频器25用于对所述锁相环频率综合器的输出信号CLKout进行分频以输出所述内部反馈信号CLKfb。
在本实施例中，n选为3，即压控振荡器组具有3个工作在不同频段的压控振荡器。请参考图2和图3，其中，图2为划分的频段分布示意图，图3为根据本实用新型的锁相环频率综合器的一个实施例的结构示意图。图2中，三个频段增益相同且具有高线性度。频段自动切换模块使得在不同的工作频率下有且只有相应频段的一个压控振荡器处于正常工作状态，并使用选择器选择该正常工作的压控振荡器的输出信号作为频率综合器的输出信号。图3中，频段自动切换模块26包括计数器判别单元261以及3个传输门262、263、264。3个传输门262、263、264由环路滤波器的输出端分别连接到压控振荡器1、2、3。计数器判别单元261用于根据外部参考信号CLKref输出3个控制信号Ctrl1、Ctrl2、Ctrl3以控制3个传输门262、263、264的导通和关断。其中，Ctrl1B、Ctrl2B、Ctrl3B分别是控制信号Ctrl1、Ctrl2、Ctrl3的逻辑非信号。
在本实施例中，计数器判别单元261包括计数器2611以及输出信号译码电路2612，如图5所示。计数器2611在所述外部参考信号CLKref的一个时钟周期内对所述锁相环频率综合器的输出信号CLKout的时钟周期进行计数，并输出计数值。其中，该计数值以m位并行信号Dout输出，m为大于1的自然数。输出信号译码电路2612根据所述计数值输出所述3个控制信号Ctrl1、Ctrl2、Ctrl3，其为一简单的数字逻辑转换电路。
在本实施例中，设定Dout为8位信号(即m为8)。当信号CLKref的时钟周期小于或等于信号CLKout的时钟周期的8倍时，Dout的值小于或等于“00001000”，输出信号译码电路2612接收Dout输入并输出Ctrl1＝“1”，Ctrl1B＝“0”；Ctrl2＝“0”，Ctrl2B＝“1”；Ctrl3＝“0”，Ctrl3B＝“1”。此时压控振荡器1导通而正常工作，其他压控振荡器关断。
当信号CLKref的时钟周期大于信号CLKout的时钟周期的8倍且小于信号CLKout的时钟周期的32倍时，Dout的值大于“00001000”且小于“00100000”，输出信号译码电路2612接收Dout输入并输出Ctrl1＝“0”，Ctrl1B＝“1”；Ctrl2＝“1”，Ctrl2B＝“0”；Ctrl3＝“0”，Ctrl3B＝“1”。此时压控振荡器2导通而正常工作，其他压控振荡器关断。
当信号CLKref的时钟周期大于信号CLKout的时钟周期的32倍时，Dout值大于“00100000”，输出信号译码电路2612接收Dout输入并输出Ctrl1＝“0”，Ctrl1B＝“1”；Ctrl2＝“0”，Ctrl2B＝“1”；Ctrl3＝“1”，Ctrl3B＝“0”。此时压控振荡器3导通而正常工作，其他压控振荡器关断。
图6显示了本实施例中计数器2611的电路原理图。其中，计数器2611由m个半加器(Half adder)和m个D触发器组成，一个半加器和一个D触发器形成一级。由于设定Dout为8位信号，m为8。图7中，8个半加器级联，最低位的半加器的被加数端A输入外部参考信号CLKref，每个半加器的输出进位端Co与高一位的半加器的被加数端A相连。8个D触发器并联，每个D触发器的时钟信号端输入所述锁相环频率综合器的输出信号，而反相复位端Rd输入外部参考信号CLKref，每个D触发器的输出端Q与同级的半加器的加数端B相连，而输入端D与同级的半加器的输出和端S相连。计数器2611并行输出该8个D触发器的输出端Q的信号。图7显示了计数器2611进行计数的时序图。当CLKref为1时，计数器对CLKout进行计数，当CLKref为0时，对计数清零。在参考信号CLKref的一个时钟周期内锁相环频率综合器的输出信号CLKout的时钟周期为15个，这说明参考信号CLKref的时钟周期为锁相环频率综合器的输出信号CLKout的时钟周期的15倍。此时，Dout＝“00001111”，而Ctrl1＝“0”，Ctrl1B＝“1”；Ctrl2＝“1”，Ctrl2B＝“0”；Ctrl3＝“0”，Ctrl3B＝“1”，压控振荡器2导通而正常工作，其他压控振荡器关断。
在本实用新型的其它实施例中，本领域中的技术人员将能够实现输出频率范围划分为三个或三个以上频段并实现自动切换的具体应用。
综上所述，本实用新型提供的锁相环频率综合器，采用多个工作在不同频段的压控振荡器，通过频段自动切换模块使得在不同的工作频率下有且只有相应频段的一个压控振荡器处于正常工作状态，并使用选择器选择该正常工作的压控振荡器的输出信号作为频率综合器的输出信号，从而在不同频段使用不同的压控振荡器进行频率综合，进而实现了低抖动、宽频率范围输出的频率综合器。
显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
Claims (4)
1.一种锁相环频率综合器，其特征在于，包括：
鉴频鉴相器，用于检测外部参考信号和内部反馈信号之间的相位差；
电荷泵，连接所述鉴频鉴相器，用于放大所述鉴频鉴相器的输出信号，并输出控制电压信号；
环路滤波器，连接所述电荷泵，用于对所述电荷泵输出的控制电压信号进行低通滤波；
压控振荡器组，连接所述环路滤波器，其具有n个工作在不同频段的压控振荡器，所述每个压控振荡器用于根据所述环路滤波器的输出信号输出相应频率和相位的信号，其中n为自然数；
频段自动切换模块，连接所述压控振荡器组，用于根据所述外部参考信号和所述锁相环频率综合器的输出信号控制所述环路滤波器的输出信号传输到所述压控振荡器组中的一个压控振荡器以使其正常工作；
选择器，连接所述压控振荡器组和所述频段自动切换模块，用于选择所述正常工作的压控振荡器的输出信号作为所述锁相环频率综合器的输出信号并将其输出到所述频段自动切换模块；以及
分频器，连接所述选择器，用于对所述锁相环频率综合器的输出信号进行分频以输出所述内部反馈信号。
2.如权利要求1所述的锁相环频率综合器，其特征在于，所述频段自动切换模块包括计数器判别单元以及n个传输门，所述n个传输门由所述环路滤波器的输出端分别连接到一个所述压控振荡器，所述计数器判别电路用于根据所述外部参考信号输出n个控制信号以控制所述n个传输门的导通和关断。
3.如权利要求2所述的锁相环频率综合器，其特征在于，所述计数器判别单元包括计数器以及输出信号译码电路，所述计数器在所述外部参考信号的一个时钟周期内对所述锁相环频率综合器的输出信号的时钟周期进行计数，并输出计数值，所述输出信号译码电路根据所述计数值输出所述n个控制信号。
4.如权利要求3所述的锁相环频率综合器，其特征在于，所述计数器由m个半加器和m个D触发器组成，其中m为大于1的自然数，一个半加器和一个D触发器形成一级，所述m个半加器级联，最低位的半加器的被加数端A输入所述锁相环频率综合器的输出信号，每个半加器的输出进位端Co与高一位的半加器的被加数端A相连；所述m个D触发器并联，每个D触发器的时钟信号端输入所述锁相环频率综合器的输出信号，每个D触发器的反相复位端Rd输入所述外部参考信号，每个D触发器的输出端Q与同级的半加器的加数端B相连，每个D触发器的输入端D与同级的半加器的输出和端S相连；所述计数器并行输出所述m个D触发器的输出端Q的信号。
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