CN114244357A - 用于soc的全数字频率综合器及芯片 - Google Patents

Abstract

本申请公开了一种用于SOC的全数字频率综合器，属于集成电路技术领域。该综合器包括：数控振荡器，其输出差分信号；时间数字转换器，其与注入锁定缓冲器连接，接收其输出差分信号，并进行处理；分频器；数据选择器；调制器；多位计数器；第一锁存器；第二锁存器；周期性归一化模块；频率控制字单元；第一叠加单元；前馈多路激励抵消单元；第二叠加单元；滤波器，其与第二叠加单元连接，对第二叠加单元输出的叠加信号进行滤波处理，并将经过滤波处理的信号输出到调制器和数控振荡器中。本申请采用全数字工艺，设计一种全数字锁相环的结构，可以更好的发挥先进工艺的优势，产品设计时间周期短，复用率高，性能优异，可以更好的降低功耗，节约成本。

Description

用于SOC的全数字频率综合器及芯片

技术领域

本申请涉及集成电路技术领域，尤其涉及一种用于SOC的全数字频率综合器及芯片。

背景技术

现有技术中，模拟锁相环和数模混合锁相环随着工艺的不断进步，其性能提升有限，且占用芯片面积较大。虽说模拟电荷泵型锁相环的电路性能有所提高，但受限于模拟电路模块的匹配性、非理想性以及较差的工艺移植性，其芯片面积无法随着工艺的进步而不断减小，故使其芯片成本变得越来越高。另外由于CMOS工艺的特征尺寸越来越小，芯片的电源电压也越来越低，因此在电荷泵型锁相环中模拟模块的设计难度将变得越来越高，设计周期也变得越来越长。

发明内容

针对现有技术中，模拟锁相环的电路结构中，绝大多数的芯片面积将被其模拟电路模块所占据，芯片的使用成本越来越高，电荷泵型锁相环中模拟模块的设计难度变得越来越高的问题，本申请提出一种用于SOC的全数字频率综合器及芯片。

在本申请的一个技术方案中，提供一种用于SOC的全数字频率综合器，其包括：数控振荡器，其输出差分信号；缓冲器，其与数控振荡器连接，接收差分信号，进行放大处理后，输出；时间数字转换器，其与缓冲器连接，接收其输出差分信号，并进行处理；分频器，其与时间数字转换器连接，接收其输出的差分信号，并按照预设分频比对信号进行处理并输出；数据选择器，其分别与分频器的第一输出口、第二输出口连接，接收其对应输出的分频信号，并进行信号选择；调制器，其与数据选择器连接，接收其输出的数据选择信号进行处理，并将处理后的信号输出到数控振荡器的第一输入接口中；多位计数器，其与分频器的第一输出口连接，接收其对应输出的分频比信号，并进行计数；第一锁存器，其与时间数字转换器连接；第二锁存器，其与多位计数器连接；周期性归一化模块，其分别与第一锁存器和第二锁存器连接，对接收的信号进行同步处理，并输出；频率控制字单元，其输出频率控制字信号；第一叠加单元，其分别连接频率控制字单元和周期性归一化模块，对周期性归一化模块和频率控制字单元的输出信号进行叠加，并输出前馈多路激励抵消单元，其接收第一叠加单元的叠加信号进行处理；第二叠加单元，其分别与前馈多路激励抵消单元和第一叠加单元连接，对前馈多路激励抵消单元的输出信号和第一叠加单元的叠加信号进行叠加；低通滤波器，其与第二叠加单元连接，对第二叠加单元输出的叠加信号进行滤波处理，并将经过滤波处理的信号输出到调制器和数控振荡器中。

在本申请的一个技术方案中，提供一种SOC处理芯片，其包括方案一中的全数字频率综合器。

本申请的有益效果是：本申请使用全数字工艺，设计一种全数字锁相环的结构，可以更好的发挥先进工艺的优势，全数字锁相环ADPLL产品设计时间周期短，复用率高，性能优异，可以更好的降低功耗，节约成本。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1示出了现有技术中数模混合锁相环的电路示意图；

图2示出了本申请全数字频率综合器的电路示意图；

图3示出了本申请数控振荡器内部电路的一个实例；

图4示出了本申请注入锁定时间数字转换器中单级延迟单元的电路结构图的一个实例。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的产品或设备不必限于清楚地列出的哪些单元，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它单元。

现有技术中，模拟锁相环和数模混合锁相环随着工艺的不断进步，其性能提升有限，且占用芯片面积较大。虽说模拟电荷泵型锁相环的电路性能有所提高，但受限于模拟电路模块的匹配性、非理想性以及较差的工艺移植性，其芯片面积无法随着工艺的进步而不断减小，故使其芯片成本变得越来越高。另外由于CMOS工艺的特征尺寸越来越小，芯片的电源电压也越来越低，因此在电荷泵型锁相环中模拟模块的设计难度将变得越来越高，设计周期也变得越来越长。

因此，针对上述技术问题，本申请设计了一种全数字频率综合器，通过全数字的处理，能够使得芯片的集成度越来越高，提高数据的处理速度，并且能够最大程度的使用先进的技术工艺，进行产品的进一步优化和升级。

图1示出了现有技术中数模混合锁相环的电路示意图。

如图一所示为数模混合锁相环，通过在基本环路上添加控制模块来增加锁相环系统的功能、提高系统的性能，如自动频率控制模块、小数分频控制模块、锁定检测模块等。其中，各个单元的名称解释如下：MUX：数据选择器；PFD&CP&LPF：鉴频鉴相器、电荷泵、低通滤波器单元；VCO：压控振荡器；AFC：Automatic Frequency Control自动频率控制单元；PLL-GAIN：锁相环增益单元；DAC：数字模拟转换器；TSPC：True Single Phase Clock单向时钟；MMD：多模分频器；SDM：调制器。

如图1所示，参考频率32MHz，输出中心频率范围为4.8GHz～5.0GHz，整个频率可调范围为4.0GHz～6.0GHz，小数分频通过三阶SDM调制MMD多模分频器来实现。AFC环路用来选择目标频率对应的VCO子带，PLL_GAIN环路调制VCO的变容管时，使输出频率变化峰峰值达到设定值。

针对图1这种现有技术中的电荷泵锁相环系统架构，模拟电路模块的数量要远远大于数字电路模块的数量，因此在通常情况下频率综合器中绝大多数的芯片面积将被其模拟电路模块所占据。然而，近十年以来，随着CMOS工艺的不断更新换代，虽说模拟电荷泵型锁相环的电路性能有所提高(能够满足所有无线通信标准的性能要求)，但受限于模拟电路模块的匹配性、非理想性以及较差的工艺移植性，其芯片面积无法随着工艺的进步而不断减小，故使其芯片成本变得越来越高。另外由于CMOS工艺的特征尺寸越来越小，芯片的电源电压也越来越低，例如TSMC 65nm RF CMOS工艺，电源电压为1V，但MOS管的阈值电压却在0.4V左右，因此在电荷泵型锁相环中模拟模块的设计难度将变得越来越高，设计周期也变得越来越长。

制造工艺的持续更新不仅导致全数字锁相环芯片的集成度变得越来越高，而且由于互连寄生的不断减小，使数字电路模块的处理速度也变的越来越快。因此，为了最大程度地利用先进工艺的优势，模拟锁相环将渐渐地、不可避免地演变成全数字锁相环。

图2示出了本申请全数字频率综合器的电路示意图。

如图2所示，本申请的全数字频率综合器包括：数控振荡器，其输出差分信号；缓冲器，其与数控振荡器连接，接收差分信号，进行放大处理后，输出；时间数字转换器，其与缓冲器连接，接收其输出差分信号，并进行处理；分频器，其与时间数字转换器连接，接收其输出的差分信号，并按照预设分频比对信号进行处理并输出；数据选择器，其分别与分频器的第一输出口、第二输出口连接，接收其对应输出的分频信号，并进行信号选择；调制器，其与数据选择器连接，接收其输出的数据选择信号进行处理，并将处理后的信号输出到数控振荡器的第一输入接口中；多位计数器，其与分频器的第一输出口连接，接收其对应输出的分频比信号，并进行计数；第一锁存器，其与时间数字转换器连接；第二锁存器，其与多位计数器连接；周期性归一化模块SYNC，其分别与第一锁存器和第二锁存器连接，对接收的信号进行同步处理，并输出；频率控制字单元，其输出频率控制字信号；第一叠加单元，其分别连接频率控制字单元和周期性归一化模块，对周期性归一化模块和频率控制字单元的输出信号进行叠加，并输出；前馈多路激励抵消单元FMSC(Feedward Muti-tone spurcancellation)，其接收第一叠加单元的叠加信号进行处理；第二叠加单元，其分别与前馈多路激励抵消单元和第一叠加单元连接，对前馈多路激励抵消单元的输出信号和第一叠加单元的叠加信号进行叠加；低通滤波器，其与第二叠加单元连接，对第二叠加单元输出的叠加信号进行滤波处理，并将经过滤波处理的信号输出到调制器和数控振荡器中。

在图2所示的实施方式中，在数控振荡器DCO中，采用频率控制字单元输出的频率控制字信号来进行振荡器的频率调节，在数控振荡器中，调节过程可分为粗调和细调，在数控振荡器的整个电容阵列中，粗调阵列拥有尺寸最大的MOS变容管，因此数控振荡器的整个电容阵列的Q值、对称性以及寄生电容大小将完全取决于粗调阵列。其中，图3示出了本申请数控振荡器内部电路的一个实例。如图3所示，数控振荡器接收调制器△∑M发出的高质量的信号，进行细调；直接接收低通滤波器输出的较为粗糙信号，进行信号的粗调处理。

时间数字转换器TDC，其是基于延迟链的时间数字转换器的一种经典的高精度全数字结构，注入锁定时间数字转换器的时间量化精度完全取决于单级延迟单元的延迟时间。通常，单级延迟单元都由单个非反向的缓冲器构成，即由两个反相器构成。其中，图4示出了注入锁定时间数字转换器中单级延迟单元的电路结构图的一个实例。可选的，本申请的全数字频率综合器可选择七级注入锁定时间数字转换器。

具体的，时间数字转换器的差分输入信号来源于数控振荡器的差分输出信号CKV_P和CKV_N，其中，差分信号经过数控振荡器后的缓冲器后输出。并且该差分信号在输入至，时间数字转换器中的反相器延迟链(Inverter Delay Line)之前，会通过时间数字转换器内部设置的边沿对准(Edge Aligner)模块将差分信号的上升沿和下降沿的交点校准到中间电平。例如，如果电源电压是1V的话，通过边沿对准模块将上升沿和下降沿的交点校准到中间电平，也就是0.5V。

在该实例中，本申请的全数字频率综合器中，整个时间数字转换器设置有两路，共40级反相器，每级反相器的输出都会被一个差分输入的D触发器(D Flip Flop)进行采样，从而实现对差分信号时间差的量化。

本申请的时间数字转换器采用两路反相器延迟链而不采用一路反相器延迟链来量化时间差的主要原因在于：如果只采用一路反相器延迟链，那么对于单个反相器而言，其上升至下降和下降至上升延迟的不同会使时间数字转换器量化输出的积分非线性(Integral nonlinearity，INL)信号和微分非线性(Differential nonlinearity，DNL)信号变的很差。同时在采用一路反向器时，单端输入到D触发器的亚稳态(Metastability)的时间区间要比采用两路反相器的差分输入的D触发器大的多；如果采用差分两路反相器延迟链，那时间数字转换器最小单位延迟就变为前级反相器差分输出信号的交点与后级反相器差分输出信号的交点之间的延迟，从而使每一级的最小单位延迟在理想情况下完全相等，不会受到其上升或下降时间的影响。

可选的，本申请用于SOC的全数字频率综合器，还包括I/O驱动单元，其与数控振荡器连接，接收差分信号，进行处理后输出。

可选的，本申请用于SOC的全数字频率综合器，还包括译码器Decoder，其与分频器的第三输出口连接，接收其输出信号并进行解析；第三叠加单元，其分别与多位计数器和译码器连接，对译码器和多位计数器的输出信号进行叠加，并将叠加后的信号输出到第二锁存器中。

可选的，本申请用于SOC的全数字频率综合器，还包括参考时钟单元，其分别与第一锁存器、第二锁存器、前馈多路激励抵消单元以及低通滤波器连接，为其提供参考时钟信号。

可选的，第一锁存器输出小数值信号，第二锁存器输出整数值信号，周期性归一化模块对小数值信号和整数值信号进行同步。

可选的，本申请用于SOC的全数字频率综合器，还包括第四叠加单元，其用于对周期性归一化模块输出两路信号进行叠加后输出。

本申请的用于SOC的全数字频率综合器，通过不断比较参考时钟单元输入的参考时钟信号FREF与分频反馈信号FDIV的相位或者频率，来检测出两者之间的相位误差。经过环路滤波器例如，低通滤波器滤波后，在数控振荡器输入端产生一个正比于两者相位差的数控信号，来改变数控振荡器的输出频率，从而使参考时钟信号FREF与分频反馈信号FDIV之间的相位误差不断减小。当系统进入锁定状态时，数控振荡器便会产生一个CKV＝(N+n)×FREF的输出信号，其中N为分频比的整数位，n则为分频比的分数位。其中，整个系统的分数分频功能则主要依靠ΣΔ调制器动态控制可编程分频器的分频比来完成。在数控振荡器中还可设置另一个ΣΔ调制器，其主要用途在于提高数控振荡器的有效频率精度。

在本申请的全数字频率综合器中，还可设置基准相位累加器(Reference PhaseAccumulator，RPA)和可变相位累加器(Variable Phase Accumulator，VPA，即高速计数器)，用以分别对频率控制字单元输入的频率控制字(Frequency Command Word，FCW)以及数控振荡器输出的CKV信号的周期进行累加和计数，从而得到参考时钟信号FREF以及CKV信号各自的相位信息。其中，频率控制字FCW实际为全数字锁相环的分频比。

在具体的电路处理过程中，参考时钟信号FREF与数控振荡器输出的CKV信号的相邻上升沿之间的相位误差ε[k]则由时间数字转换器和周期归一化模块(DCO PeriodNormalization)来估算，当ε[k]被估算出来后，通过鉴相器便可计算出参考时钟信号FREF与数控振荡器输出的CKV信号之间实际的相位误差，再加上数字环路滤波器以及数控振荡器等模块组成一个最为基本的锁相环路。

下面结合图2所示的电路图吗，对本申请的全数字频率综合器的工作原理和工作流程进行进一步说明，具体如下：

数控振荡器通过谐振产生一个差分的高频本征频率信号，该高频本征频率信号经过缓冲器后，进行一个摆幅的放大处理，同时缓冲器也起到将该高频信号与下一级信号的隔离作用。该高频本征频率信号经过缓冲器后进入时间数字转换器，并转换成一定的数字代码后进入第一锁存器，然后和参考时钟信号进行比较后进入周期性归一化模块SYNC。同时时间数字转换器内的高频本征频率信号进入分频器，进行分频。按照预设分频比分频后，分频器产生两路高频信号进入数据选择器，为后续调制器提供一个可选择的高频信号。同时，分频器的信号也进入多位计数器，例如5-bit计数器进行计数，其产生的计数值与译码器的译码值在编号3的单元中进行累加，然后进入第二锁存器。而后，该累加的数值与参考时钟信号REF进行比较后，比较的结果也进入周期性归一化模块SYNC中。在周期性归一化模块内，第一锁存器和第二锁存器各自输出的结果进行一个误差比较，在误差积累后计入下一级。频率控制字FCW实际为全数字锁相环的分频比，输入的参考时钟信号的频率和频率控制字在相位累加器中进行相位误差的估算，最终计算出来的误差值进入下一级的滤波器，经过环路滤波器滤波后，在数控振荡器的输入端产生一个正比于滤波器的输出信号和调制器输出信号的两者相位差的数控信号，来改变数控振荡器的输出频率，从而使参考时钟信号与分频器输出信号之间的相位误差不断减小。当系统进入锁定状态时，便会产生一个CKV＝(N+n)×REF的输出信号，其中N为分频比的整数位，n则为分频比的分数位。

具体的，在数控振荡器中还可设置一个ΣΔ调制器，其主要用途在于提高数控振荡器的有效频率精度。为了进一步提高数控振荡器的频率调谐精度，通常会在数控振荡器的精调电容阵列中加入一个具有高速时钟频率的ΣΔ调制器。根据ΣΔ调制器输入的高频时钟信号OTWF_F，其输出将随机抖动精调电容阵列中的若干个变容管，随机抖动所产生的平均电容变化量将缩小至OTWF_F×ΔCF/2N(其中ΔCF为精调阵列中单个变容管的电容变化量，N则为ΣΔ调制器的输入位数)，从而实现了数控振荡器更高的频率调谐精度，即KFDCO/2N(KFDCO为精调模式中的频率调谐增益，与ΔCF相互等效)。

本申请的用于SOC的全数字频率综合器相比于模拟电荷泵型锁相环，全数字锁相环的设计难度相对较低，设计周期相对较短，并且工艺移植性要好很多。在系统集成度方面，由于模拟电荷泵型锁相环中包含有许多模拟模块，并且其环路滤波器一般都由无源器件组成，例如电阻和电容，并且数值较大，不能集成。而在全数字锁相环中，除了数控振荡器中的电感电容面积较大，其他环路模块都为面积较小的数字模块。同时，由于数字环路滤波器代替了模拟锁相环中的无源滤波器，从而大大减少了片外器件以及芯片PAD的使用。因此，相比于模拟电荷泵型锁相环，全数字锁相环的系统集成度要高得多。

在系统可配置性方面，由于在模拟电荷泵型锁相环的环路中，很多被处理的信号为模拟信号，模拟信号的完整性通常都会受到开关沟道电荷注入以及开关时钟馈通等非理想因素的影响，从而不利于实现模块可配置性。而在全数字锁相环中，由于时间数字转换器和高速计数器如基准相位累加器已将模拟相位信息数字化，并且在整个环路中都以数字信号的形式进行处理、控制和传播，因此，相比于模拟电荷泵型锁相环，全数字锁相环的系统可配置性要强得多。

在本申请的一个实施方式中，提供一种SOC处理芯片，其特征在于，包括任一实施例描述的全数字频率综合器。

在本申请所提供的实施方式中，应该理解到，所揭露的装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种用于SOC的全数字频率综合器，其特征在于，包括：

数控振荡器，其输出差分信号；

缓冲器，其与所述数控振荡器连接，接收所述差分信号，进行缓冲处理后输出；

时间数字转换器，其与所述缓冲器连接，接收其输出所述差分信号，并进行处理；

分频器，其与所述时间数字转换器连接，接收其输出的所述差分信号，并按照预设分频比对信号进行处理并输出；

数据选择器，其分别与所述分频器的第一输出口、第二输出口连接，接收其对应输出的分频信号，并进行信号选择；

调制器，其与所述数据选择器连接，接收其输出的数据选择信号并进行处理，并将处理后的信号输入到所述数控振荡器的第一输入接口中；

多位计数器，其与所述分频器的所述第一输出口连接，接收其对应输出的分频比信号，并进行计数；

第一锁存器，其与所述时间数字转换器连接；

第二锁存器，其与所述多位计数器连接；

周期性归一化模块，其分别与所述第一锁存器和所述第二锁存器连接，对接收的信号进行同步处理，并输出；

频率控制字单元，其输出频率控制字信号；

第一叠加单元，其分别连接所述频率控制字单元和所述周期性归一化模块，对所述周期性归一化模块和频率控制字单元的输出信号进行叠加并输出；

前馈多路激励抵消单元，其接收所述第一叠加单元的叠加信号并进行处理；

第二叠加单元，其分别与所述前馈多路激励抵消单元和所述第一叠加单元连接，对所述前馈多路激励抵消单元的输出信号和所述第一叠加单元的叠加信号进行叠加；

低通滤波器，其与所述第二叠加单元连接，对所述第二叠加单元输出的叠加信号进行滤波处理，并将经过滤波处理的信号输出到所述调制器和所述数控振荡器中。

2.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，还包括：

I/O驱动单元，其与所述数控振荡器连接，接收所述差分信号，进行处理后输出。

3.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，还包括：

译码器，其与所述分频器的第三输出口连接，接收其输出信号并进行解析；

第三叠加单元，其分别与所述多位计数器和所述译码器连接，对所述译码器和所述多位计数器的输出信号进行叠加，并将叠加后的信号输出到所述第二锁存器中。

4.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，还包括：

参考时钟单元，其分别与所述第一锁存器、所述第二锁存器、所述前馈多路激励抵消单元、所述相位累加器以及所述低通滤波器连接，为其提供参考时钟信号。

5.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，所述第一锁存器输出小数值信号，所述第二锁存器输出整数值信号，所述周期性归一化模块对所述小数值信号和所述整数值信号进行同步。

6.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，还包括：

第四叠加单元，其用于对所述周期性归一化模块输出两路信号进行叠加后输出。

7.根据权利要求1所述的用于SOC的全数字频率综合器，其特征在于，还包括：

相位累加器，其与所述频率控制字单元连接，对所述频率控制字单元的输出信号进行计数。

8.一种SOC处理芯片，其特征在于，包括如权利要求1-7任一项所述的全数字频率综合器。

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