CN116846384B - 双环路的高速延迟锁定环电路 - Google Patents

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Abstract

本公开提供了一种双环路的高速延迟锁定环电路，该高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路；延迟链模块与第一控制电路电连接形成第一环电路；延迟链模块与第二控制电路电连接形成第二环电路；第一控制电路用于生成第一目标控制信号；第二控制电路用于生成第二目标控制信号；延迟链模块用于基于第一目标控制信号对第一输入时钟信号的上升沿进行调节，基于第二目标控制信号对第一输入时钟信号的下降沿进行调节，以得到平衡占空比后的目标输出时钟信号。本公开通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到平衡占空比后的目标输出时钟信号，不需要额外增加占空比误差校准电路，减少了电路开销。

Description

双环路的高速延迟锁定环电路
技术领域
本公开涉及芯片设计技术领域，尤其涉及一种双环路的高速延迟锁定环电路。
背景技术
目前的延迟锁定环电路通过相位检测电路和调节电路的环路，使得经过延迟链模块后的输出时钟信号与输入时钟信号正好相差一个周期，从而实现了“延迟锁定”的效果。这种延迟锁定环电路一般用于对低速输入时钟信号进行调节，仅存在一个校准环路用于对上升沿进行调节，而并未检测下降沿，由于PMOS（Positive channel Metal OxideSemiconductor，P型金属氧化物半导体）管和NMOS（Negative channel Metal OxideSemiconductor，N型金属氧化物半导体）管上拉下拉的能力不同，所以输出时钟信号的下降沿并不一定能准确延迟一个周期，换句话说，此时输出时钟信号的占空比并不是百分之五十。
对高速输入时钟信号而言，其时钟周期很小，如果不对其进行额外处理，其上升沿和下降沿的延迟误差会被逐级放大，很小的延迟误差即等效于很大的占空比误差，如果误差过大，甚至可能导致最终无法得到输出时钟信号，那么需要在后级额外增加占空比误差校准电路来保证输出时钟信号满足要求，从而增加了电路开销。
发明内容
本公开要解决的技术问题是为了克服现有技术中延迟锁定环电路只对输入时钟信号的上升沿进行调节，导致输出时钟信号的占空比误差较大，需要额外增加占空比校准电路以保证输出时钟信号满足要求，从而增加了电路开销等缺陷，提供一种双环路的高速延迟锁定环电路。
本公开是通过下述技术方案来解决上述技术问题：
本公开提供一种双环路的高速延迟锁定环电路，所述高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路；
所述延迟链模块与所述第一控制电路电连接形成第一环电路；
所述延迟链模块与所述第二控制电路电连接形成第二环电路；
所述第一控制电路用于接收第一输入时钟信号，基于所述第一输入时钟信号生成第一目标控制信号，并输出至所述延迟链模块；
所述第二控制电路用于接收所述第一输入时钟信号，基于所述第一输入时钟信号生成第二目标控制信号，并输出至所述延迟链模块；
所述延迟链模块用于基于所述第一目标控制信号对所述第一输入时钟信号对应的第一上升沿进行调节，且基于所述第二目标控制信号对所述第一输入时钟信号对应的第一下降沿进行调节，以得到平衡占空比后的目标输出时钟信号；
其中，所述目标输出时钟信号对应的目标上升沿与所述第一上升沿相差一个周期，所述目标输出时钟信号对应的目标下降沿与所述第一下降沿相差一个周期。
较佳地，所述延迟链模块还用于基于所述第一输入时钟信号，生成第一反馈时钟信号，并输出至所述第一控制电路；
所述第一控制电路还用于基于所述第一输入时钟信号和所述第一反馈时钟信号，生成所述第一目标控制信号。
较佳地，所述第一控制电路包括第一分频器，以及，依次电连接的第一鉴相器、第一滤波器和第一数模转换器；
所述第一分频器与所述第一滤波器电连接；
所述第一鉴相器用于对所述第一输入时钟信号和所述第一反馈时钟信号进行相位误差比较，以得到第一相位误差信号并输出至所述第一滤波器；
所述第一分频器用于对所述第一输入时钟信号进行分频处理，以得到第三输入时钟信号并输出至所述第一滤波器；
所述第一滤波器用于接收所述第一相位误差信号和所述第三输入时钟信号，对所述第一相位误差信号进行积分滤波处理，以得到第一中间控制信号并输出至所述第一数模转换器；
所述第一数模转换器用于对所述第一中间控制信号进行数模转换处理，以得到所述第一目标控制信号。
较佳地，所述延迟链模块还用于输出所述第一反馈时钟信号至所述第二控制电路；
所述第二控制电路包括第一反相器、第二反相器和控制模块；
所述第一反相器和所述第二反相器分别与所述控制模块电连接；
所述第一反相器用于对所述第一反馈时钟信号进行取反处理，以得到第二反馈时钟信号；
所述第二反相器用于对所述第一输入时钟信号进行取反处理，以得到第二输入时钟信号；
所述控制模块用于接收所述第二输入时钟信号和所述第二反馈时钟信号，并基于所述第二输入时钟信号和所述第二反馈时钟信号生成所述第二目标控制信号。
较佳地，所述控制模块包括第二分频器，以及，依次电连接的第二鉴相器、第二滤波器和第二数模转换器；
所述第二分频器与所述第二滤波器电连接；
所述第二鉴相器用于对所述第二输入时钟信号和所述第二反馈时钟信号进行相位误差比较，以得到第二相位误差信号并输出至所述第二滤波器；
所述第二分频器用于对所述第二输入时钟信号进行分频处理，以得到第四输入时钟信号并输出至所述第二滤波器；
其中，所述第二分频器的分频倍数大于所述第一分频器的分频倍数；
所述第二滤波器用于接收所述第二相位误差信号和所述第四输入时钟信号，对所述第二相位误差信号进行积分滤波处理，以得到第二中间控制信号并输出至所述第二数模转换器；
所述第二数模转换器用于对所述第二中间控制信号进行数模转换处理，以得到所述第二目标控制信号。
较佳地，所述延迟链模块包括若干个串联的延迟链单元；
每个所述延迟链单元用于接收所述第一目标控制信号和所述第二目标控制信号；
后一级的所述延迟链单元用于基于所述第一目标控制信号和所述第二目标控制信号，对前一级的所述延迟链单元输出的中间输出时钟信号进行调节，以得到对应的所述中间输出时钟信号；
其中，第一级的所述延迟链单元用于基于所述第一目标控制信号和所述第二目标控制信号，对接收的所述第一输入时钟信号进行调节，以得到对应的所述中间输出时钟信号；
最后一级的所述延迟链单元对应的所述中间输出时钟信号作为所述第一反馈时钟信号，并输出至所述第一控制电路和所述第二控制电路；
所述目标输出时钟信号包括所述延迟链单元输出的所述中间输出时钟信号。
较佳地，所述延迟链单元包括第三反相器、第四反相器、第一开关管和第二开关管；
所述第三反相器的第一端与所述第一开关管的第一端电连接，所述第三反相器的第二端与所述第四反相器的第二端电连接；
所述第四反相器的第一端与所述第二开关管的第一端电连接；
所述第一开关管用于接收所述第一目标控制信号，并基于所述第一目标控制信号控制所述第三反相器对所述第一输入时钟信号，或，前一级的所述延迟链单元对应的所述中间输出时钟信号进行调节，以得到第一输出时钟信号；
所述第二开关管用于接收所述第二目标控制信号，并基于所述第二目标控制信号控制所述第四反相器对接收的所述第一输出时钟信号进行调节，以得到对应的所述中间输出时钟信号。
较佳地，所述第一开关管和所述第二开关管均为PMOS管，所述第一开关管的第二端和第二开关管的第二端分别与电源电连接；
所述第三反相器的第三端、所述第四反相器的第三端分别接地；
或，
所述第一开关管和所述第二开关管均为NMOS管，所述第一开关管的第二端和所述第二开关管的第二端分别接地。
较佳地，所述延迟链单元还包括第五反相器和第六反相器；
所述第五反相器的第一端用于接收所述第一输入时钟信号，或，前一级的所述延迟链单元对应的所述中间输出时钟信号，所述第五反相器的第二端与所述第三反相器的第四端电连接，所述第五反相器的第三端接地；
所述第六反相器的第一端与所述第四反相器的第四端电连接，所述第六反相器的第二端用于输出对应的所述中间输出时钟信号，所述第六反相器的第三端接地；
所述第五反相器和所述第六反相器用于对对应的所述中间输出时钟信号进行恢复处理，以增大对应的所述中间输出时钟信号的输出电压。
较佳地，所述延迟链单元还包括第七反相器和第八反相器；
所述第七反相器的第一端与所述第六反相器的第二端电连接，所述第七反相器的第二端与所述第八反相器的第一端电连接，所述第七反相器的第三端接地；
所述第八反相器的第二端接地；
所述第七反相器和所述第八反相器用于对对应的所述中间输出时钟信号进行隔离处理，以得到所述目标输出时钟信号。
较佳地，所述延迟链单元还包括若干个并联的电容组；
每个所述电容组包括串联的预设电容和第三开关管；
每个所述预设电容分别与所述第三反相器的第二端、所述第四反相器的第二端电连接；
所述第三开关管与控制单元电连接；
所述控制单元用于输出第三目标控制信号对对应的所述第一输出时钟信号进行调节，以得到第二输出时钟信号；
其中，所述第一目标控制信号的相位调节范围和所述第二目标控制信号的相位调节范围，均小于所述第三目标控制信号的相位调节范围；
所述第二开关管还用于基于所述第二目标控制信号，控制所述第四反相器对所述第二输出时钟信号进行调节，以得到对应的所述中间输出时钟信号。
在符合本领域常识的基础上，所述各优选条件，可任意组合，即得本公开各较佳实例。
本公开的积极进步效果在于：
本公开通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到目标输出时钟信号，目标输出时钟信号的上升沿与第一输入时钟信号的上升沿相差一个周期，目标输出时钟信号的下降沿与第一输入时钟信号的下降沿相差一个周期，保证了目标输出时钟信号的占空比的平衡，适用于高速时钟领域，不需要额外增加占空比误差校准电路，减少了电路开销。
附图说明
图1为本公开实施例1的双环路的高速延迟锁定环电路的结构示意图。
图2为本公开实施例2的双环路的高速延迟锁定环电路的第一结构示意图。
图3为本公开实施例2的双环路的高速延迟锁定环电路的第一个延迟链单元的结构示意图。
具体实施方式
下面通过实施例的方式进一步说明本公开，但并不因此将本公开限制在所述的实施例范围之中。
实施例1
本实施例提供一种双环路的高速延迟锁定环电路，如图1所示，该高速延迟锁定环电路包括延迟链模块1、第一控制电路2和第二控制电路3；
延迟链模块1与第一控制电路2电连接形成第一环电路；
延迟链模块1与第二控制电路3电连接形成第二环电路；
第一控制电路2用于接收第一输入时钟信号，基于第一输入时钟信号生成第一目标控制信号，并输出至延迟链模块1；
第二控制电路3用于接收第一输入时钟信号，基于第一输入时钟信号生成第二目标控制信号，并输出至延迟链模块1；
延迟链模块1用于基于第一目标控制信号对第一输入时钟信号对应的第一上升沿进行调节，且基于第二目标控制信号对第一输入时钟信号对应的第一下降沿进行调节，以得到平衡占空比后的目标输出时钟信号；
其中，目标输出时钟信号对应的目标上升沿与第一上升沿相差一个周期，目标输出时钟信号对应的目标下降沿与第一下降沿相差一个周期。
本实施例中，通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到目标输出时钟信号，目标输出时钟信号的上升沿与第一输入时钟信号的上升沿相差一个周期，目标输出时钟信号的下降沿与第一输入时钟信号的下降沿相差一个周期，保证了目标输出时钟信号的占空比的平衡，适用于高速时钟领域，不需要额外增加占空比误差校准电路，减少了电路开销。
实施例2
本实施例提供一种双环路的高速延迟锁定环电路，是对实施例1的进一步改进。
在一可实施的方案中，延迟链模块1还用于基于第一输入时钟信号，生成第一反馈时钟信号，并输出至第一控制电路2；
第一控制电路2还用于基于第一输入时钟信号和第一反馈时钟信号，生成第一目标控制信号。
本方案中，延迟链模块将基于第一输入时钟信号生成的第一反馈时钟信号输出至第一控制电路，以使第一控制电路对第一输入时钟信号和第一反馈时钟信号的相位进行检测，保证了第一目标控制信号的准确生成，进而保证了第一输入时钟信号的上升沿的准确调节。
在一可实施的方案中，如图2所示，第一控制电路2包括第一分频器21，以及，依次电连接的第一鉴相器22、第一滤波器23和第一数模转换器24；
第一分频器21与第一滤波器23电连接；
第一鉴相器22用于对第一输入时钟信号和第一反馈时钟信号进行相位误差比较，以得到第一相位误差信号并输出至第一滤波器23；
第一分频器21用于对第一输入时钟信号进行分频处理，以得到第三输入时钟信号并输出至第一滤波器23；
第一滤波器23用于接收第一相位误差信号和第三输入时钟信号，对第一相位误差信号进行积分滤波处理，以得到第一中间控制信号并输出至第一数模转换器24；
第一数模转换器24用于对第一中间控制信号进行数模转换处理，以得到第一目标控制信号。
具体地，第一分频器可以为4倍分频器；第一相位误差信号表示第一反馈时钟信号的上升沿超前或滞后于第一输入时钟信号。
本方案中，通过第一分频器将第一输入时钟信号降速为第一鉴相器能够处理的第三输入时钟信号，第一鉴相器对第一输入时钟信号和第一反馈时钟信号进行相位误差比较，以得到第一反馈时钟信号，并经过第一滤波器和第一数模转换器转换成第一目标控制信号，保证了信号的准确处理及输出。
在一可实施的方案中，延迟链模块1还用于输出第一反馈时钟信号至第二控制电路3；
第二控制电路3包括第一反相器31、第二反相器32和控制模块33；
第一反相器31和第二反相器32分别与控制模块33电连接；
第一反相器31用于对第一反馈时钟信号进行取反处理，以得到第二反馈时钟信号；
第二反相器32用于对第一输入时钟信号进行取反处理，以得到第二输入时钟信号；
控制模块33用于接收第二输入时钟信号和第二反馈时钟信号，并基于第二输入时钟信号和第二反馈时钟信号生成第二目标控制信号。
本方案中，通过第一反相器将第一反馈时钟信号进行取反处理，通过第二反相器将第一输入时钟信号进行取反处理，进而使得控制模块对第二反馈时钟信号和第二输入时钟信号的相位进行检测，保证了第二目标控制信号的准确生成，进而保证了第一输入时钟信号的下降沿的准确调节。
在一可实施的方案中，控制模块33包括第二分频器331，以及，依次电连接的第二鉴相器332、第二滤波器333和第二数模转换器334；
第二分频器331与第二滤波器333电连接；
第二鉴相器332用于对第二输入时钟信号和第二反馈时钟信号进行相位误差比较，以得到第二相位误差信号并输出至第二滤波器333；
第二分频器331用于对第二输入时钟信号进行分频处理，以得到第四输入时钟信号并输出至第二滤波器333；
其中，第二分频器331的分频倍数大于第一分频器21的分频倍数；
第二滤波器333用于接收第二相位误差信号和第四输入时钟信号，对第二相位误差信号进行积分滤波处理，以得到第二中间控制信号并输出至第二数模转换器334；
第二数模转换器334用于对第二中间控制信号进行数模转换处理，以得到第二目标控制信号。
具体地，第一分频器为4倍分频器，第二分频器可以为8倍分频器，第二分频器的分频倍数大于第一分频器的分频倍数，从而能够分出更慢的输入时钟信号，保证第一环电路和第二环电路不发生冲突。
第一相位误差信号表示第一反馈时钟信号的下降沿超前或滞后于第一输入时钟信号。
本方案中，通过第二分频器将第二输入时钟信号降速为第二鉴相器能够处理的第四输入时钟信号，第二鉴相器对第二输入时钟信号和第二反馈时钟信号进行相位误差比较，以得到第二反馈时钟信号，并经过第二滤波器和第二数模转换器转换成第二目标控制信号，保证了信号的准确处理及输出。
在一可实施的方案中，延迟链模块1包括若干个串联的延迟链单元11；
每个延迟链单元11用于接收第一目标控制信号和第二目标控制信号；
后一级的延迟链单元11用于基于第一目标控制信号和第二目标控制信号，对前一级的延迟链单元11输出的中间输出时钟信号进行调节，以得到对应的中间输出时钟信号；
其中，第一级的延迟链单元11用于基于第一目标控制信号和第二目标控制信号，对接收的第一输入时钟信号进行调节，以得到对应的中间输出时钟信号；
最后一级的延迟链单元11对应的中间输出时钟信号作为第一反馈时钟信号，并输出至第一控制电路2和第二控制电路3；
目标输出时钟信号包括延迟链单元11输出的中间输出时钟信号。
具体地，延迟链模块可以包括16级的延迟链单元，16个延迟链单元依次串联并排序。其中，接收第一输入时钟信号的延迟链单元为第一个，输出第一反馈时钟信号的延迟链单元标号为第一十六个。前一个延迟链单元的输出作为后一个延迟链单元的输入，此处的输入、输出指的是中间输出时钟信号。
如图3所示，为第一个延迟链单元的结构示意图，其他延迟链单元的结构与第一个延迟链单元的结构类似，区别在于其他延迟链单元的输入和输出与第一个延迟链单元的输入和输出不同。
本方案中，通过多级的延迟链单元串联而成的延迟链模块，实现了通过第一输入时钟信号的准确处理而得到目标输出时钟的目的。
在一可实施的方案中，如图3所示，延迟链单元11包括第三反相器111、第四反相器112、第一开关管113和第二开关管114；
第三反相器111的第一端与第一开关管113的第一端电连接，第三反相器111的第二端与第四反相器112的第二端电连接；
第四反相器112的第一端与第二开关管114的第一端电连接；
第一开关管113用于接收第一目标控制信号，并基于第一目标控制信号控制第三反相器111对第一输入时钟信号，或，前一级的延迟链单元11对应的中间输出时钟信号进行调节，以得到第一输出时钟信号；
第二开关管114用于接收第二目标控制信号，并基于第二目标控制信号控制第四反相器112对接收的第一输出时钟信号进行调节，以得到对应的中间输出时钟信号。
本方案中，通过两个开关管分别接收第一目标控制信号和第二目标控制信号，从而实现了对第一输入时钟信号的上升沿和下降沿的独立调节。
在一可实施的方案中，第一开关管113和第二开关管114均为PMOS管，第一开关管113的第二端和第二开关管114的第二端分别与电源VDD电连接；
第三反相器111的第三端、第四反相器112的第三端分别接地。
在一可实施的方案中，第一开关管113和第二开关管114均为NMOS管，第一开关管113的第二端和第二开关管114的第二端分别接地。
采用不同类型的MOS管作为开关管，从而接收第一目标控制信号和第二目标控制信号以调节第一输入时钟信号的上升沿和下降沿，保证了双环路的高速延迟锁定环电路的可靠性和实用性。
在一可实施的方案中，延迟链单元11还包括第五反相器115和第六反相器116；
第五反相器115的第一端用于接收第一输入时钟信号，或，前一级的所延迟链单元11对应的中间输出时钟信号，第五反相器115的第二端与第三反相器111的第四端电连接，第五反相器115的第三端接地；
第六反相器116的第一端与第四反相器112的第四端电连接，第六反相器116的第二端用于输出对应的中间输出时钟信号，第六反相器116的第三端接地；
第五反相器115和第六反相器116用于对对应的中间输出时钟信号进行恢复处理，以增大对应的中间输出时钟信号的输出电压。
在电路运行过程中，第一开关管和第二开关管控制第三反相器和第四反相器对第一输入时钟信号或中间输出时钟信号进行调节，会影响第三反相器和第四反相器的输出，即会使得对应的中间输出时钟信号的输出电压减小。
本方案中，通过设置第五反相器和第六反相器以恢复对应的中间输出时钟信号，保证了后续目标输出时钟信号的准确性和可靠性。
在一可实施的方案中，延迟链单元11还包括第七反相器117和第八反相器118；
第七反相器117的第一端与第六反相器116的第二端电连接，第七反相器117的第二端与第八反相器118的第一端电连接，第七反相器117的第三端接地；
第八反相器118的第二端接地；
第七反相器117和第八反相器118用于对对应的中间输出时钟信号进行隔离处理，以得到目标输出时钟信号。
本方案中，通过设置第七反相器和第八反相器，保证了对中间输出时钟信号的隔离，进而得到目标输出时钟信号，使得对目标输出时钟信号的后续使用不影响双环路的高速延迟锁定环电路的正常运行。
在一可实施的方案中，延迟链单元11还包括若干个并联的电容组119；
每个电容组119包括串联的预设电容1191和第三开关管1192；
每个预设电容1191分别与第三反相器111的第二端、第四反相器112的第二端电连接；
第三开关管1192与控制单元电连接；
控制单元用于输出第三目标控制信号对对应的第一输出时钟信号进行调节，以得到第二输出时钟信号；
其中，第一目标控制信号的相位调节范围和第二目标控制信号的相位调节范围，均小于第三目标控制信号的相位调节范围；
第二开关管114还用于基于第二目标控制信号，控制第四反相器112对第二输出时钟信号进行调节，以得到对应的中间输出时钟信号。
具体地，该第三开关管可以为NMOS管，第三开关管的控制位连接外部的控制单元，该控制单元可以为MCU（微控制单元）；第三开关管的控制位还可以连接至一个RAM（随机存取存储器），该RAM由上位机进行读写控制；该控制单元用于输出第三目标控制信号对第一输出时钟信号进行初步调节，初步调节的相位调节范围相对于第一目标控制信号和第二目标控制信号的相位调节范围更大。
本方案中，通过第三开关管连接外部的控制单元，从而实现对第一输入时钟信号的初步调节，降低了后续对第一输入时钟信号的上升沿和下降沿的调节的工作量，保证了双环路的高速延迟锁定环电路的可靠性和实用性。
下面结合具体示例说明本实施例的双环路的高速延迟锁定环电路的工作原理：
延迟链模块基于第一输入时钟信号生成第一反馈时钟信号，并输出第一反馈时钟信号至第一控制电路中的第一分频器、第一鉴相器和第二控制电路中的第一反相器；
第一鉴相器对第一反馈时钟信号和第一输入时钟信号进行相位误差比较，以得到第一相位误差信号，并输出第一相位误差信号至第一滤波器；第一分频器对第一输入时钟信号进行分频处理，以得到第三输入时钟信号，并输出第三输入时钟信号至第一滤波器；第一滤波器对第一相位误差信号进行积分滤波处理，以得到第一中间控制信号，并输出第一中间控制信号至第一数模转换器；第一数模转换器对第一控制控制信号进行数模转换处理，以得到第一目标控制信号，并输出第一目标控制信号至延迟链模块；
第一反相器对第一反馈时钟信号进行取反处理，以得到第二反馈时钟信号，并输出第二反馈时钟信号至第二鉴相器；第二控制电路中的第二反相器对第一输入时钟信号进行取反处理，以得到第二输入时钟信号，并输出第二输入时钟信号至第二鉴相器和第二分频器；
第二鉴相器对第二反馈时钟信号和第二输入时钟信号进行相位误差比较，以得到第二相位误差信号，并输出第二相位误差信号至第二滤波器；第二分频器对第二输入时钟信号进行分频处理，以得到第四输入时钟信号，并输出第四输入时钟信号至第二滤波器；第二滤波器对第二相位误差信号进行积分滤波处理，以得到第二中间控制信号，并输出第二中间控制信号至第二数模转换器；第二数模转换器对第二中间控制信号进行数模转换处理，以得到第二目标控制信号，并输出第二目标控制信号延迟链模块；
延迟链模块基于第一目标控制信号对第一输入时钟信号的上升沿进行调节，基于第二目标控制信号对第一输入时钟信号的下降沿进行调节，以得到平衡占空比后的目标输出时钟信号。
本实施例中，通过设置两个环路对第一输入时钟信号的上升沿和下降沿进行独立调节，以得到目标输出时钟信号，目标输出时钟信号的上升沿与第一输入时钟信号的上升沿相差一个周期，目标输出时钟信号的下降沿与第一输入时钟信号的下降沿相差一个周期，保证了目标输出时钟信号的占空比的平衡，适用于高速时钟领域，不需要额外增加占空比误差校准电路，减少了电路开销。
虽然以上描述了本公开的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本公开的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本公开的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本公开的保护范围。

Claims (9)

1.一种双环路的高速延迟锁定环电路，其特征在于，高速延迟锁定环电路包括延迟链模块、第一控制电路和第二控制电路；
所述延迟链模块与所述第一控制电路电连接形成第一环电路；
所述延迟链模块与所述第二控制电路电连接形成第二环电路；
所述第一控制电路用于接收第一输入时钟信号，基于所述第一输入时钟信号生成第一目标控制信号，并输出至所述延迟链模块；
所述第二控制电路用于接收所述第一输入时钟信号，基于所述第一输入时钟信号生成第二目标控制信号，并输出至所述延迟链模块；
所述延迟链模块用于基于所述第一目标控制信号对所述第一输入时钟信号对应的第一上升沿进行调节，且基于所述第二目标控制信号对所述第一输入时钟信号对应的第一下降沿进行调节，以得到平衡占空比后的目标输出时钟信号；
其中，所述目标输出时钟信号对应的目标上升沿与所述第一上升沿相差一个周期，所述目标输出时钟信号对应的目标下降沿与所述第一下降沿相差一个周期；
所述延迟链模块还用于基于所述第一输入时钟信号，生成第一反馈时钟信号，并输出至所述第一控制电路；
所述第一控制电路还用于基于所述第一输入时钟信号和所述第一反馈时钟信号，生成所述第一目标控制信号；
所述第一控制电路包括第一分频器，以及，依次电连接的第一鉴相器、第一滤波器和第一数模转换器；
所述第一分频器与所述第一滤波器电连接；
所述第一鉴相器用于对所述第一输入时钟信号和所述第一反馈时钟信号进行相位误差比较，以得到第一相位误差信号并输出至所述第一滤波器；
所述第一分频器用于对所述第一输入时钟信号进行分频处理，以得到第三输入时钟信号并输出至所述第一滤波器；
所述第一滤波器用于接收所述第一相位误差信号和所述第三输入时钟信号，对所述第一相位误差信号进行积分滤波处理，以得到第一中间控制信号并输出至所述第一数模转换器；
所述第一数模转换器用于对所述第一中间控制信号进行数模转换处理，以得到所述第一目标控制信号。
2.如权利要求1所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链模块还用于输出所述第一反馈时钟信号至所述第二控制电路；
所述第二控制电路包括第一反相器、第二反相器和控制模块；
所述第一反相器和所述第二反相器分别与所述控制模块电连接；
所述第一反相器用于对所述第一反馈时钟信号进行取反处理，以得到第二反馈时钟信号；
所述第二反相器用于对所述第一输入时钟信号进行取反处理，以得到第二输入时钟信号；
所述控制模块用于接收所述第二输入时钟信号和所述第二反馈时钟信号，并基于所述第二输入时钟信号和所述第二反馈时钟信号生成所述第二目标控制信号。
3.如权利要求2所述的双环路的高速延迟锁定环电路，其特征在于，所述控制模块包括第二分频器，以及，依次电连接的第二鉴相器、第二滤波器和第二数模转换器；
所述第二分频器与所述第二滤波器电连接；
所述第二鉴相器用于对所述第二输入时钟信号和所述第二反馈时钟信号进行相位误差比较，以得到第二相位误差信号并输出至所述第二滤波器；
所述第二分频器用于对所述第二输入时钟信号进行分频处理，以得到第四输入时钟信号并输出至所述第二滤波器；
其中，所述第二分频器的分频倍数大于所述第一分频器的分频倍数；
所述第二滤波器用于接收所述第二相位误差信号和所述第四输入时钟信号，对所述第二相位误差信号进行积分滤波处理，以得到第二中间控制信号并输出至所述第二数模转换器；
所述第二数模转换器用于对所述第二中间控制信号进行数模转换处理，以得到所述第二目标控制信号。
4.如权利要求2或3所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链模块包括若干个串联的延迟链单元；
每个所述延迟链单元用于接收所述第一目标控制信号和所述第二目标控制信号；
后一级的所述延迟链单元用于基于所述第一目标控制信号和所述第二目标控制信号，对前一级的所述延迟链单元输出的中间输出时钟信号进行调节，以得到对应的所述中间输出时钟信号；
其中，第一级的所述延迟链单元用于基于所述第一目标控制信号和所述第二目标控制信号，对接收的所述第一输入时钟信号进行调节，以得到对应的所述中间输出时钟信号；
最后一级的所述延迟链单元对应的所述中间输出时钟信号作为所述第一反馈时钟信号，并输出至所述第一控制电路和所述第二控制电路；
所述目标输出时钟信号包括所述延迟链单元输出的所述中间输出时钟信号。
5.如权利要求4所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链单元包括第三反相器、第四反相器、第一开关管和第二开关管；
所述第三反相器的第一端与所述第一开关管的第一端电连接，所述第三反相器的第二端与所述第四反相器的第二端电连接；
所述第四反相器的第一端与所述第二开关管的第一端电连接；
所述第一开关管用于接收所述第一目标控制信号，并基于所述第一目标控制信号控制所述第三反相器对所述第一输入时钟信号，或，前一级的所述延迟链单元对应的所述中间输出时钟信号进行调节，以得到第一输出时钟信号；
所述第二开关管用于接收所述第二目标控制信号，并基于所述第二目标控制信号控制所述第四反相器对接收的所述第一输出时钟信号进行调节，以得到对应的所述中间输出时钟信号。
6.如权利要求5所述的双环路的高速延迟锁定环电路，其特征在于，所述第一开关管和所述第二开关管均为PMOS管，所述第一开关管的第二端和第二开关管的第二端分别与电源电连接；
所述第三反相器的第三端、所述第四反相器的第三端分别接地；
或，
所述第一开关管和所述第二开关管均为NMOS管，所述第一开关管的第二端和所述第二开关管的第二端分别接地。
7.如权利要求6所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链单元还包括第五反相器和第六反相器；
所述第五反相器的第一端用于接收所述第一输入时钟信号，或，前一级的所述延迟链单元对应的所述中间输出时钟信号，所述第五反相器的第二端与所述第三反相器的第四端电连接，所述第五反相器的第三端接地；
所述第六反相器的第一端与所述第四反相器的第四端电连接，所述第六反相器的第二端用于输出对应的所述中间输出时钟信号，所述第六反相器的第三端接地；
所述第五反相器和所述第六反相器用于对对应的所述中间输出时钟信号进行恢复处理，以增大对应的所述中间输出时钟信号的输出电压。
8.如权利要求7所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链单元还包括第七反相器和第八反相器；
所述第七反相器的第一端与所述第六反相器的第二端电连接，所述第七反相器的第二端与所述第八反相器的第一端电连接，所述第七反相器的第三端接地；
所述第八反相器的第二端接地；
所述第七反相器和所述第八反相器用于对对应的所述中间输出时钟信号进行隔离处理，以得到所述目标输出时钟信号。
9.如权利要求8所述的双环路的高速延迟锁定环电路，其特征在于，所述延迟链单元还包括若干个并联的电容组；
每个所述电容组包括串联的预设电容和第三开关管；
每个所述预设电容分别与所述第三反相器的第二端、所述第四反相器的第二端电连接；
所述第三开关管与控制单元电连接；
所述控制单元用于输出第三目标控制信号对对应的所述第一输出时钟信号进行调节，以得到第二输出时钟信号；
其中，所述第一目标控制信号的相位调节范围和所述第二目标控制信号的相位调节范围，均小于所述第三目标控制信号的相位调节范围；
所述第二开关管还用于基于所述第二目标控制信号，控制所述第四反相器对所述第二输出时钟信号进行调节，以得到对应的所述中间输出时钟信号。
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