CN104579332B - 责任周期校正电路 - Google Patents

Abstract

一种责任周期校正电路，包括一责任周期检测器，一滤波器，一比较器，一逐渐逼近寄存器(SAR)数字模拟转换器，一均衡元件，一通道门电路和一责任周期校正器。该责任周期检测器用以响应于一对内部时钟信号以产生一对控制信号。该滤波器用以滤波该对控制信号。该比较器用以产生一比较结果。该SAR数字模拟转换器用以执行一SAR算法以产生一对模拟输出信号。该均衡元件用以均衡该对控制信号的电压电平。该责任周期校正器用以接收一对外部时钟信号，该对模拟输出信号以及来自该通道门电路的一对输出信号，藉以调整该对内部时钟信号的责任周期。

Description

责任周期校正电路

技术领域

本发明涉及一种责任周期校正电路，用以提供一校正的责任周期。

背景技术

一般而言，延迟锁相回路(Delay Locked Loop，DLL)用于同步半导体存储器元件，例如双倍数据速率同步动态随机存取存储器(Double Data Rate Synchronous DynamicRandom Access Memory，DDR SDRAM)元件中，以将同步半导体存储器元件中的内部时钟信号和外部时钟信号同步。当外部时钟信号输入至同步半导体存储器元件时，会因为外部时钟信号和内部时钟信号间的时钟偏斜(clock skew)而发生时间延迟的现象。因此，该延迟锁相回路会使用于同步半导体存储器元件中，以通过补偿该时钟偏斜现象来产生内部时钟信号。

DDR SDRAM是在时钟信号的上升与下降边沿来进行输入和/或输出数据，藉以提高数据传送速率。随着DDR SDRAM的操作速度增加，DDR SDRAM的效能会受到DLL的效能的大幅影响。由于时钟信号的责任周期的误差量增加会造成设计限度的减少，故内部时钟信号具有正确的责任周期就显得很重要。当责任周期相等于50%时，数据的传输是最可靠的。因此，为了确保责任周期有足够的设计限度，需要一个应用在DLL的责任周期校正方法。

图1揭示美国专利第8，106，697号的责任周期校正电路10。该责任周期校正电路10包括一责任周期检测器11，一滤波器12，一运算放大器13，一充电泵(charge pump)14，一控制电路15和一责任周期校正器16。该责任周期检测器11用以接收一对内部时钟信号CK和CKB，藉以产生一对控制信号DCF和DCFB。该滤波器12用以平均该对控制信号DCF和DCFB的电压电平。该放大器13用以接收该滤波器12的输出信号，藉以产生一致能信号EN。该控制电路15用以接收该致能信号EN，藉以产生两切换致能信号ENCPS和ENCOL。该充电泵14用以接收这些致能信号EN，ENCPS和ENCPL，藉以产生一对控制信号DCC和DCCB。该责任周期改正器16用以接收一对外部时钟信号ECK和ECKB，该对控制信号DCF和DCCFB和该对控制信号DCC和DCCB，藉以校正该对内部时钟信号CK和CKB的责任周期至50%。

参照图1，该责任周期校正电路10需要该充电泵14以得到该对控制信号DCC和DCCB，藉以校正该对外部时钟信号ECK和ECKB的责任周期。然而，该充电泵14由于需要较长的责任周期校正时间，因此有速度上的限制。此外，该责任周期校正电路10缺乏追踪输入时钟信号的频率的手段。因此，可能无法操作在广泛的输入频率范围内。

据此，有必要提供一改良的责任周期校正电路以解决上述问题。

发明内容

本发明提供一种责任周期校正电路。该责任周期校正电路包含一责任周期检测器，一滤波器，一比较器，一逐渐逼近寄存器(SAR)数字模拟转换器，一均衡元件，一通道门电路和一责任周期校正器。在本发明一实施例中，该责任周期检测器用以响应于一对内部时钟信号以产生一对控制信号。该滤波器用以滤波该对控制信号的电压电平，藉以产生一对平均信号。该比较器用以比较该对平均信号的电压电平，藉以产生一比较结果。该SAR数字模拟转换器用以执行一SAR算法以根据该比较结果产生一对模拟输出信号。该第一均衡元件，用以均衡该对控制信号的电压电平。该通道门电路，用以在其致能时施加该对控制信号至一责任周期校正器。该责任周期校正器用以接收一对外部时钟信号，该对模拟输出信号以及来自该通道门电路的一对输出信号，藉以调整该对内部时钟信号的责任周期至一预定值。

附图说明

图1揭示美国专利第8,106,697号的责任周期校正电路。

图2显示结合本发明一实施例的一责任周期校正电路的方块示意图。

图3显示图2所示的该责任周期校正器的一实施例的电路示意图。

图4显示图2所示的该责任周期侦查器的一实施例的电路示意图。

图5显示图2所示的该时序电路的一实施例的电路示意图。

图6显示该责任周期校正电路运作期间的一可能时序图。

图7显示结合本发明另一实施例的一责任周期校正电路的方块示意图。

图8显示图7所示的该频率检测电路的一实施例的电路示意图。

图9显示图7所示的该频率检测电路的一可能运作波形图。

图10显示图7所示的该频率检测电路的一可能运作波形图。

图11显示图7所示的该滤波器的一实施例的电路示意图。

图12显示图7所示的该责任周期侦查器的一实施例的电路示意图。

图13显示图7所示的该责任周期侦查器的另一实施例的电路示意图。

【符号说明】

10 责任周期校正电路

11 责任周期检测器

12 滤波器

13 运算放大器

14 充电泵

15 控制电路

16 责任周期校正器

20，20’ 责任周期校正电路

21 责任周期校正器

212 放大器

22，22’ 责任周期检测器

23，23’ 滤波器

232 电容阵列

234 电容阵列

24 比较器

25 SAR逻辑电路

26 数字模拟转换器

27 均衡元件

28 通道门电路

29 时序电路

292 分频器

294 脉冲产生器

72 频率检测电路

722 分频器

724 延迟单元

726 比较单元

C1～C6 电容

I1～I4 偏压电流源

N1～N6 晶体管

P1～P2 晶体管

具体实施方式

图2显示结合本发明一实施例的一责任周期校正电路20的方块示意图。参照图2，该责任周期校正电路20包括一责任周期校正器21，一责任周期检测器22，一滤波器23，一比较器24，一逐渐逼近寄存器(Successive-Approximation-Register，SAR)逻辑电路25和一数字模拟转换器(Digital to Analog Converter，DAC)26。

参照图2，该责任周期校正器21响应于一对外部时钟信号ECK和ECKB以产生一对内部时钟信号CK和CLKB，其中该等信号ECK和ECKB为互补信号，且该等信号CK和CKB为互补信号。该责任周期检测器22根据该对内部时钟信号CK和CKB的责任周期产生一对控制信号DCF和DCFB，其中该等信号DCF和DCFB为互补信号。该滤波器23用以平均该对控制信号DCF和DCFB的电压电平，藉以产生一对平均信号DD和DDB，其中该等信号DD和DDB为互补信号。

在接收来自该滤波器23的该对平均信号DD和DDB后，该比较器24产生一比较信号CMP，藉以控制该SAR逻辑电路25以产生一数字码SCODE。其后，该DAC26接收该数字码SCODE以产生对应的一对模拟输出信号DCC和DCCB，其中该等信号DCC和DCCB为互补信号。

参照图2，该责任周期校正电路20还包括一均衡(equalization)元件27和一通道门(pass gate)电路28。该均衡元件27用以响应于一信号EQS以均衡该对控制信号DCF和DCFB的电压电平。该通道门电路28电性连接于该均衡元件27和该责任周期校正器21之间。该通道门电路28用以响应一信号EOC以施加其输出信号DCP和DCPB至该责任周期校正器21，其中该等信号DCP和DCPB为互补信号。

参照图2，该责任周期校正器21接收该对外部时钟信号ECK和ECKB，该对模拟输出信号DCC和DCCB以及来自该通道门电路28的该对输出信号DCP和DCPB以调整该对内部时钟信号CK和CKB的责任周期至一预定值。图3显示图2所示的该责任周期校正器21的一实施例的电路示意图，其中该责任周期校正器21在本实施例中是以具有多个输入对的差动放大器形式所表示。参照图3，该责任周期校正器21包含一第一输入对，一第二输入对和一第三输入对。该第一输入对包含NMOS晶体管N1和N2，用以接收该对外部时钟信号ECK和ECKB。该第二输入对包含NMOS晶体管N3和N4，用以接收该对信号DCP和DCPB以作为细调控制信号。该第三输入对包含NMOS晶体管N5和N6，用以接收该对信号DCC和DCCB以作为粗调控制信号。该第一输入对，该第二输入对和和第三输入对均连接至由PMOS晶体管P1和P2所组成的二极管连接类型的负载。该多输入的差动放大器的输出信号OUT和OUTB输出至一放大器212以产生调整为具有大约50%责任周期的该对内部时钟信号CK和CKB。

图4显示图2所示的该责任周期侦查器22的一实施例的电路示意图，其中该责任周期检测器22在本实施例中是以差动放大器的形式所表示。参照图4，该责任周期检测器22包含由NMOS晶体管N1和N2组成的一输入对。该输入对用以接收该对内部时钟信号CK和CKB。该输入对连接至由PMOS晶体管P1和P2所组成的二极管连接类型的负载。该责任周期侦查器22的输出信号DCF和DCFB间的电压电平差值是由该对内部时钟信号CK和CKB的责任周期所决定。

参照图2，该责任周期校正电路20还包括一时序电路29。该比较器24，该SAR逻辑电路25和该通道门电路28均接受该时序电路29的时序信号PUL1或PUL2的控制而运作。图5显示图2所示的该时序电路29的一实施例的电路示意图。参照图5，该时序电路29包含一分频器292和一脉冲产生器294。该分频器292对该外部时钟信号ECK的频率进行分频，藉以产生一分频时钟信号DCK1。该脉冲产生器294产生两未重叠(non-overlapping)的脉冲信号PUL1和PUL2。该两脉冲信号PUL1和PUL2具有响应于该分频时钟信号DCK1的多个脉冲，其中该脉冲信号PUL1的脉冲的下降沿与该脉冲信号PUL2的脉冲的上升沿几乎重叠。参照图2，由于该时钟信号ECK的频率高于该分频时钟信号DCK1的频率，该比较器24和该SAR逻辑电路25的功率损耗可以降低。此外，较低的该分频时钟信号DCK1的频率可以改善该责任周期校正电路20的回路稳定性和降低抖动(jitter)。

以下参考图2和图6说明本发明的责任周期校正电路的细节。图6显示该责任周期校正电路20运作期间的一可能时序图。在本实施例中，该外部时钟信号ECK的责任周期比例小于预期的50%，为35%，且该脉冲信号PUL1的频率为该外部时钟信号ECK的六分之一。

参照图6，图2中的该SAR逻辑电路25会先初始化，且在时间t0时，该SAR逻辑电路25的数字码SCODE会设定为[100000]。在接收该数字码SCODE=[100000]后，该DAC26会产生一对模拟信号DCC和DCCB，该对模拟信号DCC和DCCB的电压电平为参考电压VRMID的一半。接着，该对模拟信号DCC和DCCB送至该责任周期校正器21。由于该内部时钟信号CK的初始责任周期(35%)远小于预期的责任周期(50%)，控制信号DCF的电压电平会下降的很快且控制信号DCFB的电压电平会增加的很快。该对控制信号DCF和DCFB由该滤波器23滤波后，接着送入该比较器24。

在时间t1时，该脉冲信号PUL1的第一个脉冲产生，使得该比较器24根据该对平均信号DD和DDB间的电压电平差值输出一比较结果。接着，在时间t2时，该脉冲信号PUL2的第一个脉冲产生，因此该信号EQS会转态至逻辑1电平。这使得该均衡元件27在该脉冲信号PUL2的脉冲期间会均衡该对控制信号DCF和DCFB的电压电平。在脉冲信号PUL2的第一个脉冲结束后，该对控制信号DCF和DCFB的电压电平会从1/2VRMID开始展开。由于该对控制信号DCF和DCFB的电压电平会在该脉冲信号PUL2的脉冲期间均衡并从一中间值展开，该责任周期校正电路20的总体责任周期校正时间可以降低。

参照图2，由于滤波器23需要时间完成信号DD和DDB的滤波，在本发明另一实施例中，一额外的均衡元件(未绘出)可设置在该滤波器23的输出端点之间。因此，该对平均信号DD和DDB的电压电平会响应于该信号EQS而被均衡，而不会受到该滤波器23的响应时间的影响。

参照图2和图6，该SAR逻辑电路25通过该比较器24的比较结果以决定每一转换周期中数字码SCODE的相应位。由于比较器24在时间t1时输出逻辑0电平，该SAR逻辑电路25会清除最高位，并在时间t2时设定该数字码SCODE=[010000]。在接收该数字码SCODE后，该DAC26产生电压电平为1/4VRMID的信号DCC和电压电平为3/4VRMID的互补信号DCCB。

由于该对信号DCC和DCCB间的电压差值相较于上一状态是增加的，该责任周期校正器21输出具有增加的责任周期的时钟信号CK。该责任周期检测器22响应于该时钟信号CK的责任周期产生该对控制信号DCF和DCFB。因此，在时间t2和t3之间该对信号DCC和DCCB间的电压差值小于在时间t1和t2之间该对信号DCC和DCCB间的电压差值。

在时间t3时，该脉冲信号PUL1的第二个脉冲产生，使得该比较器24输出一更新的比较结果。参照图6，由于控制信号DCF的电压电平小于信号DCFB的电压电平，该比较器24输出具有逻辑0电平的信号CMP。在时间t4时，该SAR逻辑电路25根据比较结果设定该数字码SCODE=[001000]，且该DAC26产生对应的该对模拟输出信号DCC和DCCB。接着，该均衡元件27在该脉冲信号PUL2的第二个脉冲期间均衡该对控制信号DCF和DCFB的电压电平。

参照图6，在时间t4至t5时，随着该对信号DCC和DCCB间的电压差值的增加，该责任周期校正器21输出具有增加的责任周期的时钟信号CK，使得该对控制信号DCF和DCFB间的电压差值减少。接着，该比较器24根据该对平均信号DD和DDB输出一更新的比较结果，而该SAR逻辑电路25通过该比较器24的比较结果以决定该数字码SCODE的下一位。该SAR转换步骤会一直持续直到该数字码SCODE的所有位都被决定。

参照图6，该SAR转换过程会在时间t6时结束，且图2中的该SAR逻辑电路25会输出该转换过程结束信号EOC至该通道门电路28。因此，该对控制信号DCF和DCFB，作为细调信号，会响应于该结束信号EOC而经由该通道门电路28而施加至该责任周期校正器21。在时间t6后，该对内部时钟信号CK和CKB的责任周期会调整至大约50%。在时间t6后，该责任周期检测器22会持续检测该时钟信号CK的责任周期的变化，并且产生该对信号DCF和DCFB以经由该通道门电路28传送至该责任周期校正器21。此时该对信号DCF和DCFB作为细调信号，藉以矫正该时钟信号CK的责任周期的变化。

在本发明另一实施例中，该责任周期校正电路20’还包括一频率检测电路72，如图7所示。通过检测该外部时钟信号ECK的频率变化，该责任周期校正电路20’可运作在广阔的频率范围。参照图7，该频率检测电路72检测该外部时钟信号ECK的频率以产生一数字码FCODE，藉以指示该时钟信号ECK为高频时钟信号或是低频时钟信号。举例而言，如果该责任周期校正电路20’运作在最高频率时(例如555MHz)，该频率检测电路72会产生该数字码FCODE=[1 1 1]，而如果该责任周期校正电路20’运作在最低频率时(例如143MHz)，该频率检测电路72会产生该数字码FCODE=[0 0 0]。接着，该数字码FCODE会送至滤波器23’，藉以控制其频率响应时间。

图8显示图7所示的该频率检测电路72的一实施例的电路示意图。参照图8，该频率检测电路72包含一分频器722，一延迟单元724和一比较单元726。该分频器722对该外部时钟信号ECK的频率进行分频，藉以产生一分频时钟信号DCK2。该延迟单元724包含多个延迟电路，每一个用以延迟该分频时钟信号DCK2一延迟时间。该比较单元726包含多个比较器，每一个用以比较该分频时钟信号DCK2和来自该延迟单元724的延迟信号。该比较单元726产生的数字码FCODE代表频率的分布。

图9显示图7所示的该频率检测电路72的一可能运作波形图。在本实施例中，该外部时钟信号ECK的频率约为143MHz。图10显示图7所示的该频率检测电路72的一可能运作波形图。在本实施例中，该外部时钟信号ECK的频率约为555MHz。图7中的该分频器722在上述实施例中为一除2的分频器。因此，该分频器722所产生的该分频时钟信号DCK2的周期为该内部时钟信号ECK的周期的两倍。

参照图8、图9和图10，该延迟单元724接收该分频时钟信号DCK2，藉以产生多个延迟信号DLY1，DLY2和DLY3。在上述实施例中，在该信号DCK2的脉冲下降沿和在该信号DLY1的脉冲下降沿间的延迟d1约为1.8ns，在该信号DCK2的脉冲下降沿和在该信号DLY2的脉冲下降沿间的延迟d2约为4.5ns，且在该信号DCK2的脉冲下降沿和在该信号DLY3的脉冲下降沿间的延迟d3约为7ns。因此，该频率检测电路72可检测出该外部时钟信号ECK的周期是否小于1.8ns，是否界于1.8ns和4.5ns之间，是否界于4.5ns和7ns之间，或是否大于7ns。具体而言，当该外部时钟信号ECK的频率大于555MHz时，该频率检测电路72会产生该数字码FCODE=[1 1 1]；当该外部时钟信号ECK的频率界于555MHz和222MHz时，该频率检测电路72会产生该数字码FCODE=[0 1 1]；当该外部时钟信号ECK的频率界于222MHz和143MHz时，该频率检测电路72会产生该数字码FCODE=[0 0 1]；当该外部时钟信号ECK的频率小于143MHz时，该频率检测电路72会产生该数字码FCODE=[00 0]。

参照图7，该滤波器23’在本实施例中为一频率控制滤波器。换句话说，该滤波器23’的频率响应时间可以由时钟信号ECK的频率值来决定。图11显示图7所示的该滤波器23’的一实施例的电路示意图。参照图11，该滤波器23’包含两电容阵列232和234，每一电容阵列响应于该数字码FCODE以提供一可变的电容值。

参照图11，当码FCODE[B1 B2 B3]=[1 1 1]时，该等电容阵列232和234提供最小的电容值，而当码FCODE[B1 B2 B3]=[0 0 0]时，该等电容阵列232和234提供最大的电容值。换句话说，当该时钟信号ECK频率较快时，该等电容阵列232和234会提供较小的电容值，藉以降低该滤波器23’的频率响应时间。

在本发明另一实施例中，图7所示的该责任周期侦查器22’的增益值可由时钟信号ECK的频率值来决定。图12显示图7所示的该责任周期侦查器22’的一实施例的电路示意图。参照图12，流过该输入对的电流I1可由来自该频率检测电路72的数字码FCODE所控制。具体而言，该电流I1的电流值在该时钟信号ECK频率较快时会增加，藉以增大该责任周期侦查器22’的增益值。

图13显示图7所示的该责任周期侦查器22’的另一实施例的电路示意图。参照图13，该责任周期检测器22’包含由NMOS晶体管N1和N2组成的一第一输入对。该第一输入对用以接收该对内部时钟信号CK和CKB。该第一输入对连接至由PMOS晶体管P1和P2所组成的一第二输入对。该第二输入对用以接收该对内部时钟信号CK和CKB。一偏压电流I1流经该NMOS晶体管N1。一偏压电流I2流经该NMOS晶体管N2。一偏压电流I3流经该PMOS晶体管P1。一偏压电流I4流经该PMOS晶体管P2。

在本实施例中，该等偏压电流I1，I2，I3和I4具有相同的电流值，且电流值均由该频率检测电路72所输出的数字码FCODE所控制。具体而言，当时钟信号ECK频率较快时，该等偏压电流I1，I2，I3和I4的电流值会增加，藉以增加该责任周期侦查器22’的增益值。依此方式，该责任周期校正电路20’的整体回路响应时间可根据该外部时钟信号ECK的频率值进行调整。

本发明的技术内容及技术特点已揭示如上，然而本领域技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附的权利要求书要求保护的范围所涵盖。

Claims (7)

1.一种责任周期校正电路，包括：

一责任周期检测器，用以响应于一对内部时钟信号以产生一对控制信号；

一滤波器，用以滤波该对控制信号的电压电平，藉以产生一对平均信号；

一比较器，用以比较该对平均信号的电压电平，藉以产生一比较结果；

一逐渐逼近寄存器(SAR)数字模拟转换器，用以执行一SAR算法以根据该比较结果产生一对模拟输出信号；

一第一均衡元件，用以均衡该对控制信号的电压电平；

一第二均衡元件，用以均衡该对平均信号的电压电平；

一通道门电路，用以在其致能时施加该对控制信号至一责任周期校正器；以及

该责任周期校正器，用以接收一对外部时钟信号，该对模拟输出信号以及来自该通道门电路的一对输出信号，藉以调整该对内部时钟信号的责任周期至一预定值；

一时序电路，其包括：

一分频器，用以对该对外部时钟信号的其中一者的频率进行分频，藉以产生一分频时钟信号；

一脉冲产生器，用以响应于该分频时钟信号，藉以产生第一和第二脉冲信号；

其中，所述第一和第二脉冲信号的多个脉冲未重叠，且该第一脉冲信号的上升沿领先该第二脉冲信号的上升沿；

其中该第一均衡元件响应于该第二脉冲信号的所述脉冲以均衡该对控制信号的电压电平。

2.如权利要求1所述的责任周期校正电路，其中该比较器响应于该第一脉冲信号的所述脉冲以产生该比较结果。

3.如权利要求1所述的责任周期校正电路，其中该逐渐逼近寄存器数字模拟转换器响应于该第二脉冲信号的所述脉冲以执行该SAR算法，且该通道门电路在该SAR算法完成后致能。

4.如权利要求1所述的责任周期校正电路，其进一步包括一频率检测电路，用以产生一检测信号，藉以指示该对外部时钟信号的频率。

5.如权利要求4所述的责任周期校正电路，其中该滤波器包含一电容阵列，用以响应于该检测信号，藉以提供一可变的电容值。

6.如权利要求4所述的责任周期校正电路，其中该责任周期检测器包括：

一二极管连接类型的负载；

一输入对，电性连接至该二极管连接类型的负载，用以响应于该对内部时钟信号以产生该对控制信号；以及

一偏压电流源，电性连接至该输入对；

其中，该偏压电流源的电流值根据该检测信号而调整。

7.如权利要求4所述的责任周期校正电路，其中该责任周期检测器包括：

一第一输入对，包含第一和第二晶体管以接收该对内部时钟信号；

一第二输入对，电性连接至该第一输入对，该第二输入对包含第三和第四晶体管以接收该对内部时钟信号；

一第一偏压电流源，电性连接至该第一晶体管；

一第二偏压电流源，电性连接至该第二晶体管；

一第三偏压电流源，电性连接至该第三晶体管；以及

一第四偏压电流源，电性连接至该第四晶体管；

其中，该第一、第二、第三和第四偏压电流源具有相同的电流值，且该电流值根据该检测信号而调整。