TWI519079B - 責任週期校正電路 - Google Patents

Description

責任週期校正電路

本發明係關於一種責任週期校正電路，用以提供一校正的責任週期。

一般而言，延遲鎖相迴路(Delay Locked Loop,DLL)係用於同步半導體記憶體元件，例如雙倍資料速率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory,DDR SDRAM)元件中，以將同步半導體記憶體元件中的內部時鐘信號和外部時鐘信號同步。當外部時鐘信號輸入至同步半導體記憶體元件時，會因為外部時鐘信號和內部時鐘信號間的時鐘偏斜(clock skew)而發生時間延遲的現象。因此，該延遲鎖相迴路會使用於同步半導體記憶體元件中，以藉由補償該時鐘偏斜現象來產生內部時鐘信號。

DDR SDRAM是在時鐘信號的上升與下降邊緣來進行輸入和/或輸出資料，藉以提高資料傳送速率。隨著DDR SDRAM的操作速度增加，DDR SDRAM的效能會受到DLL的效能之大幅影響。由於時鐘信號之責任週期的誤差量增加會 造成設計限度的減少，故內部時鐘信號具有正確的責任週期就顯得很重要。當責任週期相等於50%時，資料的傳輸是最可靠的。因此，為了確保責任週期有足夠的設計限度，需要一個應用在DLL的責任週期校正方法。

圖1揭示美國專利第8,106,697號的責任週期校正電路10。該責任週期校正電路10包括一責任週期偵測器11，一濾波器12，一運算放大器13，一充電泵(charge pump)14，一控制電路15和一責任週期校正器16。該責任週期偵測器11用以接收一對內部時鐘信號CK和CKB，藉以產生一對控制信號DCF和DCFB。該濾波器12用以平均該對控制信號DCF和DCFB的電壓位準。該放大器13用以接收該濾波器12的輸出信號，藉以產生一致能信號EN。該控制電路15用以接收該致能信號EN，藉以產生兩切換致能信號ENCPS和ENCOL。該充電泵14用以接收該些致能信號EN,ENCPS和ENCPL，藉以產生一對控制信號DCC和DCCB。該責任週期改正器16用以接收一對外部時鐘信號ECK和ECKB，該對控制信號DCF和DCCFB和該對控制信號DCC和DCCB，藉以校正該對內部時鐘信號CK和CKB之責任週期至50%。

參照圖1，該責任週期校正電路10需要該充電泵14以得到該對控制信號DCC和DCCB，藉以校正該對外部時鐘信號ECK和ECKB之責任週期。然而，該充電泵14由於需要較長的責任週期校正時間，因此有速度上的限制。此外，該責 任週期校正電路10缺乏追蹤輸入時鐘信號之頻率的手段。因此，可能無法操作在廣泛的輸入頻率範圍內。

據此，有必要提供一改良的責任週期校正電路以解決上述問題。

本發明係提供一種責任週期校正電路。該責任週期校正電路包含一責任週期偵測器，一濾波器，一比較器，一逐漸逼近暫存器(SAR)數位類比轉換器，一等化元件，一通道閘電路和一責任週期校正器。在本發明一實施例中，該責任週期偵測器用以響應於一對內部時鐘信號以產生一對控制信號。該濾波器用以濾波該對控制信號的電壓位準，藉以產生一對平均信號。該比較器用以比較該對平均信號的電壓位準，藉以產生一比較結果。該SAR數位類比轉換器用以執行一SAR演算法以根據該比較結果產生一對類比輸出信號。該第一等化元件，用以等化該對控制信號的電壓位準。該通道閘電路，用以在其致能時施加該對控制信號至一責任週期校正器。該責任週期校正器用以接收一對外部時鐘信號，該對類比輸出信號以及來自該通道閘電路的一對輸出信號，藉以調整該對內部時鐘信號之責任週期至一預定值。

10‧‧‧責任週期校正電路

11‧‧‧責任週期偵測器

12‧‧‧濾波器

13‧‧‧運算放大器

14‧‧‧充電泵

15‧‧‧控制電路

16‧‧‧責任週期校正器

20,20’‧‧‧責任週期校正電路

21‧‧‧責任週期校正器

212‧‧‧放大器

22,22’‧‧‧責任週期偵測器

23,23’‧‧‧濾波器

232‧‧‧電容陣列

234‧‧‧電容陣列

24‧‧‧比較器

25‧‧‧SAR邏輯電路

26‧‧‧數位類比轉換器

27‧‧‧等化元件

28‧‧‧通道閘電路

29‧‧‧時序電路

292‧‧‧除頻器

294‧‧‧脈波產生器

72‧‧‧頻率偵測電路

722‧‧‧除頻器

724‧‧‧延遲單元

726‧‧‧比較單元

C1~C6‧‧‧電容

I1~I4‧‧‧偏壓電流源

N1~N6‧‧‧電晶體

P1~P2‧‧‧電晶體

圖1揭示美國專利第8,106,697號的責任週期校正電路。

圖2顯示結合本發明一實施例之一責任週期校正電路的方塊示意圖。

圖3顯示圖2所示的該責任週期校正器之一實施例的電路示意圖。

圖4顯示圖2所示的該責任週期偵查器之一實施例的電路示意圖。

圖5顯示圖2所示的該時序電路之一實施例的電路示意圖。

圖6顯示該責任週期校正電路運作期間的一可能時序圖。

圖7顯示結合本發明另一實施例之一責任週期校正電路的方塊示意圖。

圖8顯示圖7所示之該頻率偵測電路的一實施例之電路示意圖。

圖9顯示圖7所示之該頻率偵測電路的一可能運作波形圖。

圖10顯示圖7所示之該頻率偵測電路的一可能運作波形圖。

圖11顯示圖7所示之該濾波器的一實施例之電路示意圖。

圖12顯示圖7所示之該責任週期偵查器的一實施例之電路示意圖。

圖13顯示圖7所示的該責任週期偵查器之另一實施例之電路示意圖。

圖2顯示結合本發明一實施例之一責任週期校 正電路20的方塊示意圖。參照圖2，該責任週期校正電路20包括一責任週期校正器21，一責任週期偵測器22，一濾波器23，一比較器24，一逐漸逼近暫存器(Successive-Approximation-Register,SAR)邏輯電路25和一數位類比轉換器(Digital to Analog Converter,DAC)26。

參照圖2，該責任週期校正器21響應於一對外部時鐘信號ECK和ECKB以產生一對內部時鐘信號CK和CLKB，其中該等信號ECK和ECKB為互補信號，且該等信號CK和CKB為互補信號。該責任週期偵測器22根據該對內部時鐘信號CK和CKB的責任週期產生一對控制信號DCF和DCFB，其中該等信號DCF和DCFB為互補信號。該濾波器23用以平均該對控制信號DCF和DCFB的電壓位準，藉以產生一對平均信號DD和DDB，其中該等信號DD和DDB為互補信號。

在接收來自該濾波器23的該對平均信號DD和DDB後，該比較器24產生一比較信號CMP，藉以控制該SAR邏輯電路25以產生一數位碼SCODE。其後，該DAC 26接收該數位碼SCODE以產生對應的一對類比輸出信號DCC和DCCB，其中該等信號DCC和DCCB為互補信號。

參照圖2，該責任週期校正電路20更包括一等化(equalization)元件27和一通道閘(pass gate)電路28。該等化元件27用以響應於一信號EQS以均衡該對控制信號DCF和DCFB的電壓位準。該通道閘電路28電性連接於該等化元件27和該 責任週期校正器21之間。該通道閘電路28用以響應一信號EOC以施加其輸出信號DCP和DCPB至該責任週期校正器21，其中該等信號DCP和DCPB為互補信號。

參照圖2，該責任週期校正器21接收該對外部時鐘信號ECK和ECKB，該對類比輸出信號DCC和DCCB以及來自該通道閘電路28的該對輸出信號DCP和DCPB以調整該對內部時鐘信號CK和CKB的責任週期至一預定值。圖3顯示圖2所示的該責任週期校正器21之一實施例的電路示意圖，其中該責任週期校正器21在本實施例中是以具有多個輸入對的差動放大器型式所表示。參照圖3，該責任週期校正器21包含一第一輸入對，一第二輸入對和一第三輸入對。該第一輸入對包含NMOS電晶體N1和N2，用以接收該對外部時鐘信號ECK和ECKB。該第二輸入對包含NMOS電晶體N3和N4，用以接收該對信號DCP和DCPB以作為細調控制信號。該第三輸入對包含NMOS電晶體N5和N6，用以接收該對信號DCC和DCCB以作為粗調控制信號。該第一輸入對，該第二輸入對和和第三輸入對均連接至由PMOS電晶體P1和P2所組成的二極體連接型態之負載。該多輸入的差動放大器之輸出信號OUT和OUTB輸出至一放大器212以產生調整為具有大約50%責任週期的該對內部時鐘信號CK和CKB。吩咐圖4顯示圖2所示的該責任週期偵查器22之一實施例的電路示意圖，其中該責任週期偵測器22在本實施例中 是以差動放大器的型式所表示。參照圖4，該責任週期偵測器22包含由NMOS電晶體N1和N2組成的一輸入對。該輸入對用以接收該對內部時鐘信號CK和CKB。該輸入對連接至由PMOS電晶體P1和P2所組成的二極體連接型態之負載。該責任週期偵查器22之輸出信號DCF和DCFB間的電壓位準差值是由該對內部時鐘信號CK和CKB之責任週期所決定。

參照圖2，該責任週期校正電路20更包括一時序電路29。該比較器24，該SAR邏輯電路25和該通道閘電路28均接受該時序電路29的時序信號PUL1或PUL2的控制而運作。圖5顯示圖2所示的該時序電路29之一實施例的電路示意圖。參照圖5，該時序電路29包含一除頻器292和一脈波產生器294。該除頻器292對該外部時鐘信號ECK的頻率進行除頻，藉以產生一除頻時鐘信號DCK1。該脈波產生器294產生兩未重疊(non-overlapping)的脈波信號PUL1和PUL2。該兩脈波信號PUL1和PUL2具有響應於該除頻時脈信號DCK1的多個脈波，其中該脈波信號PUL1之脈波的降緣與該脈波信號PUL2之脈波的昇緣幾乎重疊。參照圖2，由於該時脈信號ECK之頻率高於該除頻時脈信號DCK1之頻率，該比較器24和該SAR邏輯電路25的功率損耗可以降低。此外，較低的該除頻時脈信號DCK1之頻率可以改善該責任週期校正電路20的迴路穩定性和降低抖動(jitter)。

以下參考圖2和圖6說明本發明之責任週期校正 電路之細節。圖6顯示該責任週期校正電路20運作期間的一可能時序圖。在本實施例中，該外部時脈信號ECK的責任週期比例小於預期的50%，為35%，且該脈波信號PUL1之頻率為該外部時鐘信號ECK的六分之一。

參照圖6，圖2中的該SAR邏輯電路25會先初始化，且在時間t0時，該SAR邏輯電路25的數位碼SCODE會設定為[100000]。在接收該數位碼SCODE=[100000]後，該DAC 26會產生一對類比信號DCC和DCCB，該對類比信號DCC和DCCB之電壓位準為參考電壓VRMID的一半。接著，該對類比信號DCC和DCCB送至該責任週期校正器21。由於該內部時脈信號CK的初始責任週期(35%)遠小於預期的責任週期(50%)，控制信號DCF的電壓位準會下降的很快且控制信號DCFB的電壓位準會增加的很快。該對控制信號DCF和DCFB由該濾波器23濾波後，接著送入該比較器24。

在時間t1時，該脈波信號PUL1的第一個脈波產生，使得該比較器24根據該對平均信號DD和DDB間的電壓位準差值輸出一比較結果。接著，在時間t2時，該脈波信號PUL2的第一個脈波產生，因此該信號EQS會轉態至邏輯1位準。這使得該等化元件27在該脈波信號PUL2的脈波期間會等化該對控制信號DCF和DCFB的電壓位準。在脈波信號PUL2的第一個脈波結束後，該對控制信號DCF和DCFB的電壓位準會從1/2VRMID開始展開。由於該對控制信號DCF和DCFB的電壓位 準會在該脈波信號PUL2的脈波期間等化並從一中間值展開，該責任週期校正電路20的總體責任週期校正時間可以降低。

參照圖2，由於濾波器23需要時間完成信號DD和DDB的濾波，在本發明另一實施例中，一額外的等化元件(未繪出)可設置在該濾波器23的輸出端點之間。因此，該對平均信號DD和DDB的電壓位準會響應於該信號EQS而被等化，而不會受到該濾波器23之響應時間的影響。

參照圖2和圖6，該SAR邏輯電路25藉由該比較器24的比較結果以決定每一轉換週期中數位碼SCODE的相應位元。由於比較器24在時間t1時輸出邏輯0位準，該SAR邏輯電路25會清除最高位元，並在時間t2時設定該數位碼SCODE=[010000]。在接收該數位碼SCODE後，該DAC 26產生電壓位準為1/4VRMID的信號DCC和電壓位準為3/4VRMID的互補信號DCCB。

由於該對信號DCC和DCCB間的電壓差值相較於上一狀態是增加的，該責任週期校正器21輸出具有增加之責任週期的時鐘信號CK。該責任週期偵測器22響應於該時鐘信號CK的責任週期產生該對控制信號DCF和DCFB。因此，在時間t2和t3之間該對信號DCC和DCCB間的電壓差值小於在時間t1和t2之間該對信號DCC和DCCB間的電壓差值。

在時間t3時，該脈波信號PUL1的第二個脈波產生，使得該比較器24輸出一更新的比較結果。參照圖6，由於 控制信號DCF的電壓位準小於信號DCFB的電壓位準，該比較器24輸出具有邏輯0位準的信號CMP。在時間t4時，該SAR邏輯電路25根據比較結果設定該數位碼SCODE=[001000]，且該DAC 26產生對應的該對類比輸出信號DCC和DCCB。接著，該等化元件27在該脈波信號PUL2的第二個脈波期間等化該對控制信號DCF和DCFB的電壓位準。

參照圖6，在時間t4至t5時，隨著該對信號DCC和DCCB間之電壓差值的增加，該責任週期校正器21輸出具有增加之責任週期的時鐘信號CK，使得該對控制信號DCF和DCFB間的電壓差值減少。接著，該比較器24根據該對平均信號DD和DDB輸出一更新的比較結果，而該SAR邏輯電路25藉由該比較器24的比較結果以決定該數位碼SCODE的下一位元。該SAR轉換步驟會一直持續直到該數位碼SCODE的所有位元都被決定。

參照圖6，該SAR轉換過程會在時間t6時結束，且圖2中的該SAR邏輯電路25會輸出該轉換過程結束信號EOC至該通道閘電路28。因此，該對控制信號DCF和DCFB，作為細調信號，會響應於該結束信號EOC而經由該通道閘電路28而施加至該責任週期校正器21。在時間t6後，該對內部時鐘信號CK和CKB的責任週期會調整至大約50%。在時間t6後，該責任週期偵測器22會持續偵測該時鐘信號CK之責任週期的變化，並且產生該對信號DCF和DCFB以經由該通道閘電路28傳 送至該責任週期校正器21。此時該對信號DCF和DCFB係作為細調信號，藉以矯正該時鐘信號CK之責任週期的變化。

在本發明另一實施例中，該責任週期校正電路20’更包括一頻率偵測電路72，如圖7所示。藉由偵測該外部時鐘信號ECK的頻率變化，該責任週期校正電路20’可運作在廣闊的頻率範圍。參照圖7，該頻率偵測電路72偵測該外部時鐘信號ECK的頻率以產生一數位碼FCODE，藉以指示該時鐘信號ECK為高頻時鐘信號或是低頻時鐘信號。舉例而言，如果該責任週期校正電路20’運作在最高頻率時(例如555MHz)，該頻率偵測電路72會產生該數位碼FCODE=[1 1 1]，而如果該責任週期校正電路20’運作在最低頻率時(例如143MHz)，該頻率偵測電路72會產生該數位碼FCODE=[0 0 0]。接著，該數位碼FCODE會送至濾波器23’，藉以控制其頻率響應時間。

圖8顯示圖7所示之該頻率偵測電路72的一實施例之電路示意圖。參照圖8，該頻率偵測電路72包含一除頻器722，一延遲單元724和一比較單元726。該除頻器722對該外部時鐘信號ECK的頻率進行除頻，藉以產生一除頻時鐘信號DCK2。該延遲單元724包含複數個延遲電路，每一者用以延遲該除頻時脈信號DCK2一延遲時間。該比較單元726包含複數個比較器，每一者用以比較該除頻時鐘信號DCK2和來自該延遲單元724的延遲信號。該比較單元726產生的數位碼FCODE代表頻率的分布。

圖9顯示圖7所示之該頻率偵測電路72的一可能運作波形圖。在本實施例中，該外部時鐘信號ECK的頻率約為143MHz。圖10顯示圖7所示之該頻率偵測電路72的一可能運作波形圖。在本實施例中，該外部時脈信號ECK的頻率約為555MHz。圖7中的該除頻器722在上述實施例中為一除2的除頻器。因此，該除頻器722所產生的該除頻時鐘信號DCK2之週期為該內部時鐘信號ECK之週期的兩倍。

參照圖8、圖9和圖10，該延遲單元724接收該除頻時脈信號DCK2，藉以產生複數個延遲信號DLY1,DLY2和DLY3。在上述實施例中，在該信號DCK2的脈波降緣和在該信號DLY1的脈波降緣間的延遲d1約為1.8ns，在該信號DCK2的脈波降緣和在該信號DLY2的脈波降緣間的延遲d2約為4.5ns，且在該信號DCK2的脈波降緣和在該信號DLY3的脈波降緣間的延遲d3約為7ns。因此，該頻率偵測電路72可偵測出該外部時脈信號ECK的週期是否小於1.8ns，是否界於1.8ns和4.5ns之間，是否界於4.5ns和7ns之間，或是否大於7ns。具體而言，當該外部時脈信號ECK的頻率大於555MHz時，該頻率偵測電路72會產生該數位碼FCODE=[1 1 1]；當該外部時脈信號ECK的頻率界於555MHz和222MHz時，該頻率偵測電路72會產生該數位碼FCODE=[0 1 1]；當該外部時脈信號ECK的頻率界於222MHz和143MHz時，該頻率偵測電路72會產生該數位碼FCODE=[0 0 1]；當該外部時脈信號ECK的頻率小於 143MHz時，該頻率偵測電路72會產生該數位碼FCODE=[0 0 0]。

參照圖7，該濾波器23’在本實施例中為一頻率控制濾波器。換言之，該濾波器23’的頻率響應時間可以由時鐘信號ECK的頻率值來決定。圖11顯示圖7所示之該濾波器23’的一實施例之電路示意圖。參照圖11，該濾波器23’包含兩電容陣列232和234，每一電容陣列響應於該數位碼FCODE以提供一可變的電容值。

參照圖11，當碼FCODE[B1 B2 B3]=[1 1 1]時，該等電容陣列232和234提供最小的電容值，而當碼FCODE[B1 B2 B3]=[0 0 0]時，該等電容陣列232和234提供最大的電容值。換言之，當該時鐘信號ECK頻率較快時，該等電容陣列232和234會提供較小的電容值，藉以降低該濾波器23’的頻率響應時間。

在本發明另一實施例中，圖7所示的該責任週期偵查器22’之增益值可由時鐘信號ECK的頻率值來決定。圖12顯示圖7所示之該責任週期偵查器22’的一實施例之電路示意圖。參照圖12，流過該輸入對的電流I1可由來自該頻率偵測電路72的數位碼FCODE所控制。具體而言，該電流I1的電流值在該時鐘信號ECK頻率較快時會增加，藉以增大該責任週期偵查器22’之增益值。

圖13顯示圖7所示的該責任週期偵查器22’之另 一實施例之電路示意圖。參照圖13，該責任週期偵測器22’包含由NMOS電晶體N1和N2組成的一第一輸入對。該第一輸入對用以接收該對內部時鐘信號CK和CKB。該第一輸入對連接至由PMOS電晶體P1和P2所組成的一第二輸入對。該第二輸入對用以接收該對內部時鐘信號CK和CKB。一偏壓電流I1流經該NMOS電晶體N1。一偏壓電流I2流經該NMOS電晶體N2。一偏壓電流I3流經該PMOS電晶體P1。一偏壓電流I4流經該PMOS電晶體P2。

在本實施例中，該等偏壓電流I1,I2,I3和I4具有相同的電流值，且電流值均由該頻率偵測電路72所輸出的數位碼FCODE所控制。具體而言，當時鐘信號ECK頻率較快時，該等偏壓電流I1,I2,I3和I4的電流值會增加，藉以增加該責任週期偵查器22’的增益值。依此方式，該責任週期校正電路20’的整體迴路響應時間可根據該外部時鐘信號ECK的頻率值進行調整。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

20‧‧‧責任週期校正電路

21‧‧‧責任週期校正器

22‧‧‧責任週期偵測器

23‧‧‧濾波器

24‧‧‧比較器

25‧‧‧SAR邏輯電路

26‧‧‧數位類比轉換器

27‧‧‧等化元件

28‧‧‧通道閘電路

29‧‧‧時序電路

Claims (10)

1. 一種責任週期校正電路，包括：一責任週期偵測器，用以響應於一對內部時鐘信號以產生一對控制信號；一濾波器，用以濾波該對控制信號的電壓位準，藉以產生一對平均信號；一比較器，用以比較該對平均信號的電壓位準，藉以產生一比較結果；一逐漸逼近暫存器(SAR)數位類比轉換器，用以執行一SAR演算法以根據該比較結果產生一對類比輸出信號；一第一等化元件，用以等化該對控制信號的電壓位準；一通道閘電路，用以在其致能時施加該對控制信號至一責任週期校正器；以及該責任週期校正器，用以接收一對外部時鐘信號，該對類比輸出信號以及來自該通道閘電路的一對輸出信號，藉以調整該對內部時鐘信號之責任週期至一預定值。
2. 根據申請專利範圍第1項之責任週期校正電路，其進一步包括一第二等化元件，用以等化該對平均信號的電壓位準。
3. 根據申請專利範圍第2項之責任週期校正電路，其中該時序電路包括：一除頻器，用以對該對外部時鐘信號之其中一者的頻率進行除頻，藉以產生一除頻時鐘信號； 一脈波產生器，用以響應於該除頻時鐘信號，藉以產生第一和第二脈波信號；其中，該等第一和第二脈波信號的複數個脈波未重疊，且該第一脈波信號之昇緣領先該第二脈波信號之昇緣。
4. 根據申請專利範圍第3項之責任週期校正電路，其中該比較器響應於該第一脈波信號的該等脈波以產生該比較結果。
5. 根據申請專利範圍第3項之責任週期校正電路，其中該SAR數位類比轉換器響應於該第二脈波信號的該等脈波以執行該SAR演算法，且該通道閘電路在該SAR演算法完成後致能。
6. 根據申請專利範圍第3項之責任週期校正電路，其中該第一等化元件響應於該第二脈波信號的該等脈波以等化該對控制信號的電壓位準。
7. 根據申請專利範圍第1項之責任週期校正電路，其進一步包括一頻率偵測電路，用以產生一偵測信號，藉以指示該對外部時鐘信號的頻率。
8. 根據申請專利範圍第7項之責任週期校正電路，其中該濾波器包含一電容陣列，用以響應於該偵測信號，藉以提供一可變的電容值。
9. 根據申請專利範圍第7項之責任週期校正電路，其中該責任週期偵測器包括： 一二極體連接型態之負載；一輸入對，電性連接至該二極體連接型態之負載，用以響應於該對內部時鐘信號以產生該對控制信號；以及一偏壓電流源，電性連接至該輸入對；其中，該偏壓電流源的電流值係根據該偵測信號而調整。
10. 根據申請專利範圍第7項之責任週期校正電路，其中該責任週期偵測器包括：一第一輸入對，包含第一和第二電晶體以接收該對內部時鐘信號；一第二輸入對，電性連接至該第一輸入對，該第二輸入對包含第三和第四電晶體以接收該對內部時鐘信號；一第一偏壓電流源，電性連接至該第一電晶體；一第二偏壓電流源，電性連接至該第二電晶體；一第三偏壓電流源，電性連接至該第三電晶體；以及一第四偏壓電流源，電性連接至該第四電晶體；其中，該第一、第二、第三和第四偏壓電流源具有相同的電流值，且該電流值係根據該偵測信號而調整。