CN102638246B

CN102638246B - 占空比调整电路

Info

Publication number: CN102638246B
Application number: CN201210124638.7A
Authority: CN
Inventors: 陈丹凤
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-04-25
Filing date: 2012-04-25
Publication date: 2017-02-08
Anticipated expiration: 2032-04-25
Also published as: CN102638246A

Abstract

一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，包括：脉宽调整单元、整形单元和反馈单元；其中，所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号；所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号；所述反馈单元包括：二分频器和控制信号产生单元；所述二分频器输入所述第三时钟信号，输出第四时钟信号；所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。本发明技术方案的占空比调整电路结构简单且能输出预期占空比的时钟信号。

Description

占空比调整电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种占空比调整电路。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提高。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比(Duty Cycle)通常指在一串理想的脉冲周期序列中(如方波)，正脉冲的持续时间与脉冲周期的比值。如：占空比为50％则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50％的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如：对于双倍速率同步动态随机存储器(DDR-SDRAM，Double Data Rate Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50％就显得尤为重要。

在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路(CDR，Clock and Data Recovery)、锁相环(PLL，Phase-Locked Loop)或延迟锁相环(DLL，Delay-Locked Loop)来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍频、同步后产生的时钟往往不能保证50％的占空比。此外，即使产生的时钟占空比为严格的50％，在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL、DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。

占空比调整电路(duty cycle correction circuit)或占空比调整器(DDC，DutyCycle Corrector)用于调整时钟信号的占空比。占空比调整电路通常可以分为数字调整方式或模拟调整方式的占空比调整电路。数字调整方式的占空比调整电路通常具有较高的环路稳定性和较快的调整时间，但调整精度和调整的频率的范围、占空比范围有限，且结构复杂。模拟调整方式的占空比调整电路则具有高精度、宽范围、结构简单的特点。

图1是现有的占空比调整电路，其中CK_in为输入的时钟信号，CK_out为经过调整后的时钟信号，然而采用图1所示的占空比调整电路，调整后的时钟信号往往达不到50％的占空比，且该调整电路较复杂。另外，在实际应用中，也会需要将输入的时钟信号的占空比调整到预期的占空比。

因此，如何能够提供一种结构简单且能输出预期占空比的时钟信号的电路成为目前亟待解决的问题之一。

关于占空比调整电路的相关技术还可以参见公开号为101478300的中国专利申请。

发明内容

本发明解决的问题是提供一种结构简单且能输出预期占空比的占空比调整电路。

为了解决上述问题，本发明提供了一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，包括：脉宽调整单元、整形单元和反馈单元；其中，

所述脉宽调整单元，输入所述第一时钟信号和控制信号，输出第二时钟信号；

所述整形单元，输入所述第二时钟信号，输出所述第三时钟信号；

所述反馈单元包括：二分频器和控制信号产生单元；所述二分频器输入所述第三时钟信号，输出第四时钟信号；所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号。

可选的，所述脉宽调整单元包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极输入所述控制信号，所述第二晶体管的栅极输入所述第一时钟信号；

所述第一晶体管的漏极与所述第二晶体管的漏极相连接输出所述第二时钟信号；

所述第一晶体管的源极连接第一电压源，所述第二晶体管的源极连接第二电压源。

可选的，所述整形单元包括多个串接的反相器。

可选的，所述控制信号产生单元包括：第一电荷泵、第二电荷泵、放大器、第一电容、第二电容和第三电容；

所述第一电荷泵的输入端输入所述第三时钟信号，输出端与所述第一电容的第一端相连接；

所述第二电荷泵的输入端输入所述第四时钟信号，输出端与所述第二电容的第一端相连接；

所述放大器的同相输入端与所述第一电容的第一端相连接，反向输入端与所述第二电容的第一端相连接，输出端与所述第三电容的第一端相连接，输出所述控制信号；

所述第一电容的第二端、第二电容的第二端和第三电容的第二端分别连接接地电压源。

可选的，所述整形单元包括奇数个串接的反相器，所述放大器的同向输出端与所述第三电容的第一端相连接。

可选的，所述整形单元包括偶数个串接的反相器，所述放大器的反向输出端与所述第三电容的第一端相连接。

可选的，所述第一电荷泵包括：第一电流源、第二电流源、第三晶体管和第四晶体管；

所述第一电流源的第一端连接电源电压源，第二端与所述第三晶体管的源极相连接；

所述第二电流源的第一端与所述第四晶体管的源极相连接，第二端连接接地电压源；

所述第三晶体管的栅极与所述第四晶体管的栅极相连接输入所述第三时钟信号，所述第三晶体管的漏极、第四晶体管的漏极与所述第一电容的第一端相连接。

可选的，所述第三时钟信号的占空比关联于所述第一电流源的电流值与所述第二电流源的电流值之比。

可选的，所述第一电流源的电流值与所述第二电流源的电流值相等时，所述第三时钟信号的占空比为50％。

可选的，所述第三晶体管为PMOS管，所述第四晶体管为NMOS管。

可选的，所述第二电荷泵包括：第三电流源、第四电流源、第五晶体管和第六晶体管；

所述第三电流源的第一端连接电源电压源，第二端与所述第五晶体管的源极相连接；

所述第四电流源的第一端与所述第六晶体管的源极相连接，第二端连接接地电压源；

所述第五晶体管的栅极与所述第六晶体管的栅极相连接输入所述第四时钟信号，所述第五晶体管的漏极、第六晶体管的漏极与所述第二电容的第一端相连接。

可选的，所述第三电流源的电流值与所述第四电流源的电流值相等。

可选的，所述第五晶体管为PMOS管，所述第六晶体管为NMOS管。

可选的，所述第一晶体管为PMOS管，所述第一电压源为电源电压源，所述第二晶体管为NMOS管，所述第二电压源为接地电压源。

与现有技术相比，本发明的技术方案具有以下优点：

通过反馈单元中的二分频器产生了稳定的不随工艺温度变化的占空比为50％的第四时钟信号，使得所述放大器的反相输入端的输入电压稳定在与所述第四时钟信号对应的直流电位，通过所述放大器产生控制信号后，基于所述控制信号和第一时钟信号使得所述整形单元能够输出预期占空比的时钟信号，且采用脉宽调整单元、整形单元和反馈单元构成的占空比调整电路结构简单，成本低。

附图说明

图1是现有的占空比调整电路的电路图；

图2是本发明实施方式的占空比调整电路的示意图；

图3是本发明实施例一的占空比调整电路的电路图；

图4是本发明实施例一的第一电荷泵的电路图；

图5是本发明实施例一的第二电荷泵的电路图；

图6是本发明实施例二的占空比调整电路的电路图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。

图1是现有的占空比调整电路的电路图，所示占空比调整电路为一反馈系统，其中延时单元(DU，Delay Unit)包括多个串接的反相器。电荷泵CP1为电容C1提供充电电流和放电电流，电荷泵CP2为电容C2提供充电电流和放电电流。电容C1的充放电时间由CK_out决定，电容C2的充放电时间由环形振荡器(RO，Ring Oscillator)输出的时钟信号决定。图1中所示的占空比调整电路通过改变电容C1一端的电压V_c来改变控制电压V_ctr，进而通过控制电压V_ctr的变化来调整输入时钟信号CK_in的占空比，以使得最终经过DU输出的时钟信号CK_out的占空比达到50％。

发明人发现，采用图1的占空比调整电路对输入的时钟信号CK_in如：占空比小于50％的方波或正弦波，或者占空比大于50％的方波或正弦波等，进行调整后输出的时钟信号CK_out的占空比往往达不到50％。

发明人经过研究确定输出时钟信号CK_out的占空比达不到50％的主要原因是由于图1中所示的放大器的反相输入端输入的参考电压V_ref不稳而导致的，而参考电压V_ref则取决于与电荷泵CP2相连的电容C2一端的电压。一般来说电荷泵CP2输出的充电电流和放电电流是相等的，因此，若对电容C2充电的时间和放电的时间相等，则电容C2一端的电压会保持稳定，也即输入放大器反相输入端的参考电压V_ref是稳定的。然而对电容C2进行充电和放电的时间取决于为电荷泵CP2提供时钟信号的RO。对于RO而言，其通常由首尾相连的反相器实现，反相器是由晶体管构成的，晶体管的性能及RO的工作电压都会对RO输出的时钟信号有所影响。

晶体管的性能取决于生产该晶体管的工艺条件及晶体管工作时的温度，工艺条件有所变化晶体管的工艺角如：TT(NFET-typical corner&PFET-typical corner)，FF(FastFast corner)，SS(Slow Slow corner)等都会有所变化。其中，typical指晶体管驱动电流是一个平均值，Fast指晶体管驱动电流是其最大值，Slow指晶体管驱动电流是其最小值(此电流为Ids电流)。因此，RO所输出的时钟信号在很大程度上依赖于工艺条件、温度以及RO的工作电压等因素，这些都会使得RO最终输出的时钟信号的占空比达不到50％，导致电荷泵CP2对电容C2的充电时间和放电时间不相等，进而使得输入放大器反相输入端的参考电压V_ref并不是占空比为50％的时钟信号所对应的直流电位。

因此，发明人提出，采用二分频器来为电荷泵CP2提供时钟信号，由于二分频器的输出不依赖于工艺条件、温度等因素，因此其能够输出准确的占空比为50％的时钟信号，进而使得电荷泵CP2对电容C2进行充电的时间和放电的时间相等，以获得与占空比为50％的时钟信号所对应的稳定的参考电压V_ref。

图2是本发明实施方式的占空比调整电路的示意图，如图2所示，所述占空比调整电路包括：脉宽调整单元1、整形单元2和反馈单元3；其中，

所述脉宽调整单元1，输入第一时钟信号CK_in和控制信号V_ctr，输出第二时钟信号CK₂；

所述整形单元2，输入所述第二时钟信号CK₂，输出第三时钟信号CK_out；

所述反馈单元3包括：二分频器30和控制信号产生单元31；所述二分频器30输入所述第三时钟信号CK_out，输出第四时钟信号CK_ref；所述控制信号产生单元31输入所述第三时钟信号CK_out和第四时钟信号CK_ref，输出所述控制信号V_ctr。

本实施方式中，所述占空比调整电路为一反馈系统，所述第一时钟信号CK_in可以为任意占空比的时钟信号，脉宽调整单元1输出的第二时钟信号CK₂与第一时钟信号CK_in反相，且其占空比相对于第一时钟信号CK_in而言得到了适当的调整；整形单元2除了可以将第二时钟信号CK₂延时以外，还对第二时钟信号CK₂的波形进行整形，具体地，可以通过对“0”、“1”设置确定的翻转阈值电压来实现对第二时钟信号CK₂的整形，使得整形单元2输出的第三时钟信号CK_out上升沿和下降沿更加陡峭。

二分频器30可以为控制信号产生单元31提供准确的占空比为50％的时钟信号(第四时钟信号CK_ref)，控制信号产生单元31基于占空比为50％的时钟信号CK_ref和第三时钟信号CK_out输出控制信号V_ctr。

以下通过实施例一和实施例二来对本发明的技术方案进行详细的说明。

实施例一

图3是本发明实施例一的占空比调整电路的电路图，如图3所示，所述占空比调整电路包括：脉宽调整单元1、整形单元2和反馈单元3。其中，

所述脉宽调整单元1包括：第一晶体管11和第二晶体管12；

所述第一晶体管11的栅极输入控制信号V_ctr，所述第二晶体管12的栅极输入第一时钟信号CK_in；

所述第一晶体管11的漏极与所述第二晶体管12的漏极相连接输出第二时钟信号CK₂；

所述第一晶体管11的源极连接第一电压源，所述第二晶体管12的源极连接第二电压源。

所述整形单元2包括：奇数个串接的反相器21，所述奇数个串接的反相器的输入端输入所述第二时钟信号CK₂，输出端输出第三时钟信号CK_out。

所述反馈单元3包括：二分频器30和控制信号产生单元31，其中，

所述二分频器30输入所述第三时钟信号CK_out，输出第四时钟信号CK_ref；

所述控制信号产生单元31包括：第一电荷泵CP1、第二电荷泵CP2、放大器310、第一电容C1、第二电容C2和第三电容C3；

所述第一电荷泵CP1的输入端输入所述第三时钟信号CK_out，输出端与所述第一电容C1的第一端相连接；

所述第二电荷泵CP2的输入端输入所述第四时钟信号CK_ref，输出端与所述第二电容C2的第一端相连接；

所述放大器310的同相输入端与所述第一电容C1的第一端相连接，反向输入端与所述第二电容C2的第一端相连接，同向输出端与所述第三电容C3的第一端相连接，输出控制信号V_ctr；

所述第一电容C1的第二端、第二电容C2的第二端和第三电容C3的第二端分别连接接地电压源。

本实施例中，所述第一晶体管11可以是PMOS管，其源极连接第一电压源，所述第一电压源为电源电压源；所述第二晶体管12可以是NMOS晶体管，其源极连接第二电压源，所述第二电压源为接地电压源。

所述第一电荷泵CP1为电容C1提供充电电流或放电电流，图4是本发明实施例一的第一电荷泵的电路图，如图4所示，所述第一电荷泵CP1包括：第一电流源101、第二电流源102、第三晶体管13和第四晶体管14；结合图3和图4，

所述第一电流源101的第一端连接电源电压源，第二端与所述三晶体管13的源极相连接；

所述第二电流源102的第一端与所述第四晶体管14的源极相连接，第二端连接接地电压源；

所述第三晶体管13的栅极与所述第四晶体管14的栅极相连接输入所述第三时钟信号CK_out，所述第三晶体管13的漏极、第四晶体管14的漏极与所述第一电容C1的第一端相连接。

本实施例中，所述第一电流源101为第一电容C1提供充电电流I_p，所述第二电流源102为第一电容C1提供放电电流I_n，所述第三时钟信号的占空比关联于所述第一电流源的充电电流与所述第二电流源的放电电流之比。具体地，所述第三时钟信号的高电平持续的时间比低电平持续的时间等于所述充电电流比所述放电电流。举例来说，若想将第一时钟信号CK_in的占空比调整至50％，则所述充电电流I_p与所述放电电流I_n相等。若想将第一时钟信号CK_in的占空比调整至60％，则所述充电电流I_p为所述放电电流I_n的1.5倍。所述第三晶体管13可以为PMOS管，所述第四晶体管14可以为NMOS管。

所述第二电荷泵CP2为电容C2提供充电电流或放电电流，图5是本发明实施例一的第二电荷泵的电路图，如图5所示，所述第二电荷泵CP2包括：第三电流源103、第四电流源104、第五晶体管15和第六晶体管16；结合图3和图5，

所述第三电流源103的第一端连接电源电压源，第二端与所述五晶体管15的源极相连接；

所述第四电流源104的第一端与所述第六晶体管16的源极相连接，第二端连接接地电压源；

所述第五晶体管15的栅极与所述第六晶体管16的栅极相连接输入所述第四时钟信号CK_ref，所述第五晶体管15的漏极、第六晶体管16的漏极与所述第二电容C2的第一端相连接。

本实施例中，所述第三电流源103为第二电容C2提供充电电流I_p，所述第四电流源104为第二电容C2提供放电电流I_n，为了保证放大器310的反相输入端输入的电压V_ref稳定，所述第三电流源103提供的充电电流I_p与所述第四电流源104提供的放电电流I_n相等。所述第五晶体管15可以为PMOS管，所述第六晶体管16可以为NMOS管。

需要说明的是，本实施例中所述整形单元2是通过多个串接的反相器来实现的，在其他实施例中，所述整形单元也可以采用或非门或与非门等实现。

以下以第一晶体管11为PMOS管、第二晶体管12为NMOS管、第三晶体管13为PMOS管、第四晶体管14为NMOS管、第五晶体管15为PMOS管、第六晶体管16为NMOS管，将第一时钟信号CK_in的占空比调整到50％为例，对本实施例的占空比调整电路的工作过程进行相应的说明。

请结合图3至图5，若第一时钟信号CK_in(输入的时钟信号)为占空比小于50％的时钟信号，则脉宽调整单元1的PMOS管和NMOS管的漏极输出与所述第一时钟信号CK_in反相的第二时钟信号CK₂，第二时钟信号CK₂经过奇数个反相器21延迟后，输出与第一时钟信号CK_in同相的第三时钟信号CK_out。

由于第一时钟信号CK_in的占空比小于50％，故所述第三时钟信号CK_out的占空比也小于50％，即低电平所占的时间大于高电平所占的时间。第一电荷泵CP1的输入端输入所述第三时钟信号CK_out，对于第一电荷泵CP1而言，低电平使得第一电荷泵CP1中的PMOS管导通，对第一电容C1充电；高电平使得第一电荷泵CP1中的NMOS管导通，对第一电容C1放电。由于第一电荷泵CP1中PMOS管导通的时间大于NMOS管导通的时间，因此第一电荷泵CP1对第一电容C1充电的时间大于对第一电容C1放电的时间。第一电荷泵CP1中第一电流源101提供的充电电流I_p和第二电流源102提供的放电电流I_n相等，第一电容C1第一端的电压V_c升高。

二分频器30输入所述第三时钟信号CK_out，输出占空比为50％的第四时钟信号CK_ref，即低电平所占的时间等于高电平所占的时间。第二电荷泵CP2的输入端输入所述第四时钟信号CK_ref，对于第二电荷泵CP2而言，低电平使得第二电荷泵CP2中的PMOS管导通，对第二电容C2充电；高电平使得第二电荷泵CP2中的NMOS管导通，对第二电容C2放电。由于第二电荷泵CP2中PMOS管导通的时间等于NMOS管导通的时间，因此第二电荷泵CP2对第二电容C2充电的时间等于对第二电容C2放电的时间。第二电荷泵CP2中第三电流源103提供的充电流I_p与第四电流源104提供的放电电流I_n相等，第二电容C2第一端的电压V_ref稳定。

放大器310的同相输入端与所述第一电容C1的第一端相连接，反相输入端与所述第二电容C2的第一端相连接。对于放大器310而言，其同相输出端是与输入同相变化的输出端，反相输出端是与输入反相变化的输出端。由于反相输入端输入的电压V_ref保持稳定，因此同相输出端的变化与同相输入端的变化趋势相同，具体地，当同相输入端的电压升高时，同相输出端的电压也升高；当同相输入端的电压降低时，同相输出端的电压也降低。

由于放大器310的同相输入端与所述第一电容C1的第一端相连接，当第一时钟信号CK_in的占空比小于50％时，第一电容C1第一端的电压V_c升高，故同相输出端输出的控制信号V_ctr升高。

控制信号V_ctr输入至脉宽调整单元1的PMOS管以对其进行控制，V_ctr升高时，流过PMOS管的电流变小，对a点的充电变慢，即第二时钟信号CK₂的上升沿变得缓慢。经过整形单元2中的反向器整形后，输出的第三时钟信号CK_out的占空比相对于第一时钟信号CK_in的占空比而言会变大，也即调整后的第一时钟信号CK_in(第三时钟信号CK_out)的上升沿相对于调整前而言，其脉宽会变宽。

随着第三时钟信号CK_out的占空比逐渐的变大，第一电荷泵CP1中PMOS管导通的时间与NMOS管导通的时间越来越接近，对第一电容C1充电的时间及放电的时间也越来越接近，V_c降低，当V_c＝V_ref时放大器的同相输出端输出的电压V_ctr稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CK_out的占空比达到50％，也即第一时钟信号CK_in(输入时钟信号)经过占空比调整电路调整后，输出的时钟信号(第三时钟信号CK_out)的占空比达到了50％。

若第一时钟信号CK_in(输入的时钟信号)为占空比大于50％的时钟信号，则第三时钟信号CK_out的占空比也大于50％，即低电平所占的时间小于高电平所占的时间。因此第一电荷泵CP1对第一电容C1充电的时间小于对第一电容C1放电的时间。由于第一电荷泵CP1中的第一电流源101提供的充电电流I_p和第二电流源102提供的放电电流I_n相等，第一电容C1第一端的电压V_c降低。

由于放大器310的同相输入端与所述第一电容C1的第一端相连接，反相输入端输入的电压V_ref保持稳定。因此，当第一电容C1第一端的电压V_c降低时，同相输出端输出的控制信号V_ctr也相应地降低。

V_ctr降低时，流过PMOS管的电流变大，对a点的充电变快，即第二时钟信号CK₂的上升沿变得陡峭。经过整形单元2中的反向器整形后，输出的第三时钟信号CK_out的占空比相对于第一时钟信号CK_in的占空比而言会变小，也即调整后的第一时钟信号CK_in(第三时钟信号CK_out)的上升沿相对于调整前而言，其脉宽会变窄。

随着第三时钟信号CK_out的占空比逐渐的变小，第一电荷泵CP1对第一电容C1充电的时间及放电的时间也越来越接近，V_c升高，当V_c＝V_ref时放大器的同相输出端输出的电压V_ctr稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CK_out的占空比达到50％，也即第一时钟信号CK_in经过占空比调整电路调整后其占空比达到了50％。

需要说明的是，本实施例中是以将输入时钟信号的占空比调整到50％为例进行说明的，但是本实施例中的占空比调整电路并不仅仅局限于将输入时钟信号的占空比调整到50％，通过控制第一电荷泵CP1中充电电流和放电电流的大小可以将输入信号的占空比调整到预期值。因此，将输入时钟信号的占空比调整到50％不应作为对本发明技术方案的限定。

实施例二

本实施例中，占空比调整电路与实施例一中相类似，不同的是本实施例中的整形单元包括了偶数个反相器，控制信号产生单元中放大器的连接方式与实施例一中有所不同。图6是本发明实施例二的占空比调整电路的电路图，如图6所示，所述占空比调整电路包括：脉宽调整单元1、整形单元2′和反馈单元3。

所述脉宽调整单元1与实施例一中相类似，此处不再赘述。整形单元2′包括偶数个反相器21，反馈单元3包括：二分频器30和控制信号产生单元31′。本实施例中，控制信号产生单元31′包括的第一电荷泵CP1、第二电荷泵CP2的结构与实施例一中相类似，此处不再赘述。放大器310的同相输入端仍与第一电容C1的第一端相连接，反相输入端仍与第二电容C2的第一端相连接，反相输出端与第三电容C3的第一端相连接。

以下仍以第一晶体管11为PMOS管、第二晶体管12为NMOS管、第三晶体管13为PMOS管、第四晶体管14为NMOS管、第五晶体管15为PMOS管、第六晶体管16为NMOS管，将第一时钟信号CK_in的占空比调整到50％为例，对本实施例的占空比调整电路的工作过程进行相应的说明。

请结合图4至图6，若第一时钟信号CK_in(输入的时钟信号)为占空比小于50％的时钟信号，则脉宽调整单元1的PMOS管和NMOS管的漏极输出与所述第一时钟信号CK_in反相的第二时钟信号CK₂，第二时钟信号CK₂经过偶数个反相器21延迟后，输出与第一时钟信号CK_in反相的第三时钟信号CK_out。

由于第一时钟信号CK_in的占空比小于50％，故所述第三时钟信号CK_out的占空比大于50％，即低电平所占的时间小于高电平所占的时间。因此，第一电荷泵CP1对第一电容C1充电的时间小于对第一电容C1放电的时间。由于第一电荷泵CP1中的第一电流源101提供的充电电流I_p和第二电流源102提供的放电电流I_n相等，第一电容C1第一端的电压V_c降低。

由于放大器310的同相输入端与所述第一电容C1的第一端相连接，当第一时钟信号CK_in的占空比小于50％时，第一电容C1第一端的电压V_c降低，故反相输出端输出的控制信号V_ctr升高。

控制信号V_ctr输入至脉宽调整单元1的PMOS管以对其进行控制，V_ctr升高时，流过PMOS管的电流变小，对a点的充电变慢，即第二时钟信号CK₂的上升沿变得缓慢。经过整形单元2′中的反向器整形后，输出的第三时钟信号CK_out的占空比相对于第一时钟信号CK_in的占空比而言会变大，也即调整后的第一时钟信号CK_in(第三时钟信号CK_out)上升沿相对于调整前而言，其脉宽会变宽。

随着第三时钟信号CK_out的占空比逐渐的变小，第一电荷泵CP1中PMOS管导通的时间与NMOS管导通的时间越来越接近，对第一电容C1充电的时间及放电的时间也越来越接近，V_c升高，当V_c＝V_ref时放大器的反相输出端输出的电压V_ctr稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CK_out的占空比达到50％，也即第一时钟信号CK_in(输入时钟信号)经过占空比调整电路调整后，输出的时钟信号(第三时钟信号CK_out)的占空比达到了50％。

若第一时钟信号CK_in(输入的时钟信号)为占空比大于50％的时钟信号，则第三时钟信号CK_out的占空比小于50％，即低电平所占的时间大于高电平所占的时间。因此第一电荷泵CP1对第一电容C1充电的时间大于对第一电容C1放电的时间。由于第一电荷泵CP1中的第一电流源101提供的充电电流I_p和第二电流源102提供的放电电流I_n相等，第一电容C1第一端的电压V_c升高。

由于放大器310的同相输入端与所述第一电容C1的第一端相连接，反相输入端输入的电压V_ref保持稳定。因此，当第一电容C1第一端的电压V_c升高时，反相输出端输出的控制信号V_ctr降低。

V_ctr降低时，流过PMOS管的电流变大，对a点的充电变快，即第二时钟信号CK₂的上升沿变得陡峭。经过整形单元2′中的反向器整形后，输出的第三时钟信号CK_out的占空比相对于第一时钟信号CK_in的占空比而言会变小，也即调整后的第一时钟信号CK_in(第三时钟信号CK_out)的上升沿相对于调整前而言，其脉宽会变窄。

随着第三时钟信号CK_out的占空比逐渐的变大，第一电荷泵CP1对第一电容C1充电的时间及放电的时间也越来越接近，V_c降低，当V_c＝V_ref时放大器的反相输出端输出的电压V_ctr稳定在某一特定值，此时反馈系统达到稳定，第三时钟信号CK_out的占空比达到50％，也即第一时钟信号CK_in经过占空比调整电路调整后其占空比达到了50％。

综上所述，本发明的技术方案至少具有以下有益效果：

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种占空比调整电路，用于调整第一时钟信号的占空比，以得到第三时钟信号，其特征在于，包括：脉宽调整单元、整形单元和反馈单元；其中，

所述反馈单元包括：二分频器和控制信号产生单元；所述二分频器输入所述第三时钟信号，输出第四时钟信号；所述控制信号产生单元输入所述第三时钟信号和第四时钟信号，输出所述控制信号；

所述脉宽调整单元包括：第一晶体管和第二晶体管，所述第一晶体管为PMOS管，所述第二晶体管为NMOS管；

所述第一晶体管的源极连接第一电压源，所述第二晶体管的源极连接第二电压源；

所述控制信号产生单元包括：第一电荷泵、第二电荷泵、放大器、第一电容、第二电容和第三电容；

2.如权利要求1所述的占空比调整电路，其特征在于，所述整形单元包括多个串接的反相器。

3.如权利要求1所述的占空比调整电路，其特征在于，所述整形单元包括奇数个串接的反相器，所述放大器的同向输出端与所述第三电容的第一端相连接。

4.如权利要求1所述的占空比调整电路，其特征在于，所述整形单元包括偶数个串接的反相器，所述放大器的反向输出端与所述第三电容的第一端相连接。

5.如权利要求1所述的占空比调整电路，其特征在于，所述第一电荷泵包括：第一电流源、第二电流源、第三晶体管和第四晶体管；

6.如权利要求5所述的占空比调整电路，其特征在于，所述第三时钟信号的占空比关联于所述第一电流源的电流值与所述第二电流源的电流值之比。

7.如权利要求6所述的占空比调整电路，其特征在于，所述第一电流源的电流值与所述第二电流源的电流值相等时，所述第三时钟信号的占空比为50％。

8.如权利要求5所述的占空比调整电路，其特征在于，所述第三晶体管为PMOS管，所述第四晶体管为NMOS管。

9.如权利要求1所述的占空比调整电路，其特征在于，所述第二电荷泵包括：第三电流源、第四电流源、第五晶体管和第六晶体管；

10.如权利要求9所述的占空比调整电路，其特征在于，所述第三电流源的电流值与所述第四电流源的电流值相等。

11.如权利要求9所述的占空比调整电路，其特征在于，所述第五晶体管为PMOS管，所述第六晶体管为NMOS管。

12.如权利要求1所述的占空比调整电路，其特征在于，所述第一电压源为电源电压源，所述第二电压源为接地电压源。