CN104113303A - 50%占空比时钟产生电路 - Google Patents

Abstract

本发明提供一种50%占空比时钟产生电路，涉及数模混合集成电路设计领域。该电路包括：低噪声放大缓冲电路及占空比调制电路，所述低噪声放大缓冲电路，用于对外部输入的差分时钟信号进行放大处理，生成单端时钟信号，并输出给所述占空比调制电路；所述占空比调制电路，用于对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号。该电路通过低噪声放大缓冲电路将差分时钟信号转换成单端时钟信号，并对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号，减小了模数转换电路中采样保持电路的设计难度和功耗，提高了模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

Description

50%占空比时钟产生电路

技术领域

本发明涉及数模混合集成电路设计领域，特别涉及一种50%占空比时钟产生电路。

背景技术

随着互补金属氧化物半导体（CMOS）技术的不断发展和尺寸不断缩小，人们对高速高精度高集成度的集成电路的需求迅速增长。但是，集成电路模块之间的同步成为高性能系统的瓶颈之一。在这些系统中，信噪比是系统性能好坏的重要衡量标准之一。时钟电路中的噪声会传输到整个系统中，从而影响整个系统的信噪比，甚至影响整个系统的性能。同时，对于高性能的模数转换器而言，对其中的量化器的建立时间要求更高，由于量化器中的电路是两相交替工作的，因此要控制量化器工作的两相不交叠时钟具有相同的脉冲宽度，以优化整个量化器的工作速度。

现代的无线通信设备和数字系统中的稳定的时钟产生电路广泛的采用锁相环（PLL）的技术。但是，相比于锁相环技术，延迟锁相环技术（DLL）具有更好的稳定性和更低的时钟抖动，以及与数字电路具有更好的集成性，被广泛应用于各种系统的时钟稳定电路。

如图1所示，传统的DLL主要包括四个模块：鉴相器（PD）、电荷泵（CP）、环路滤波器（LPF）和压控延迟线（VCDL）。图1中CLKIN是输入参考时钟，CLKOUT是占空比经过调整后的输出时钟，即占空比为50%的时钟信号。其中，R、C1、C2构成环路滤波器。

图1中，压控延迟线由一系列电压控制的延时单元级联组成，输入时钟信号CLKIN经过压控延迟线若干延时单元后产生相应延时的输出信号CLKOUT。该输出信号被反馈到鉴相器，并且与输入参考时钟信号CLKIN进行相位比较，将鉴别出来的相位差送给电荷泵。电荷泵将输入的相位差转换为相应的电流，该电流流过环路滤波器转换为电压信号，进而调节压控延迟线的延迟时间。当系统完成锁定后，压控延迟线的延迟时间恰好等于一个（半个）时钟周期，环路滤波器的输出电压也保持稳定。

图2示意了传统延迟锁相环的输出波形，由于鉴相器的精度有限，即使在两输入比较信号相位为零时，也会在UP（上长）和DOWN（下降）的两输出端产生重合的窄脉冲。同时由于寄生电容的存在，电路在产生UP和DOWN信号需要一定的时间，也就导致在输入相位差小于某个特定值时，电荷泵无法注入电流，那么整个环路增益为零，输出相位无法锁定，CLKIN和CLKOUT之间极小的相位差也就无法识别，也就是说环路滤波器和电荷泵之间在相位等于零的附近会存在一个死区，会产生相位抖动，同时会造成输出时钟信号占空比周期性误差。

发明内容

本发明的目的在于提供一种50%占空比时钟产生电路，降低对模数转换电路输入时钟的要求，减小模数转换电路中采样保持电路的设计难度和功耗，提高模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

为了达到上述目的，本发明实施例提供一种50%占空比时钟产生电路，包括：低噪声放大缓冲电路及占空比调制电路，

所述低噪声放大缓冲电路，用于对外部输入的差分时钟信号进行放大处理，生成单端时钟信号，并输出给所述占空比调制电路；

所述占空比调制电路，用于对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号。

其中，所述低噪声放大缓冲电路包括：

单端输出的运算放大电路，用于对外部输入的差分时钟信号进行放大处理，得到第一输出时钟信号CLK；

与所述第一输出时钟信号CLK连接的一反相电路，用于将已放大的时钟信号的相位反转180度，得到单端时钟信号CLKIN，并输出给所述占空比调制电路；

与所述单端输出的运算放大器连接的偏置电路，用于给所述晶体管M1的栅极提供偏置电压；

设置于所述单端输出的运算放大电路内部、所述偏置电路内部的多个低通滤波电路，用于抑制高频噪声的传输。

其中，上述50%占空比时钟产生电路，还包括：

启动电路，用于对所述占空比调制电路进行初始化，加快所述占空比调制电路的锁定时间。

其中，所述启动电路包括：D触发器和延时电路，

所述占空比调制电路输出的时钟信号CLKOUT连接所述延时电路，再与D触发器的端口D连接，所述D触发器的输入复位端口SET与一高电平连接，所述D触发器的时钟端口clk与所述低噪声放大缓冲电路生成的单端时钟信号CLKIN连接。

其中，所述占空比调制电路包括：

单端时钟信号CLKIN经过一压控延迟线，得到一延迟信号CLKpd；

所述延迟信号CLKpd经过一输出缓冲器后输出时钟信号CLKOUT，再连接一单端差分转换电路，生成与所述时钟信号CLKOUT同相的第一信号clkfp及与所述时钟信号CLKOUT反相的第二信号clkfn输出给一电荷泵环路，所述电荷泵环路的输出端电压Vctrl输出给所述压控延迟线的延迟级联组。

其中，所述输出缓冲器包括：

栅极与所述延迟信号CLKpd连接的晶体管M13及栅极与所述单端时钟信号CLKIN连接的晶体管M14，所述晶体管M13和所述晶体管M14构成双稳态电路，用于使所述时钟信号CLKOUT的上升沿与所述单端时钟信号CLKIN的上升沿同步，且所述时钟信号CLKOUT的下降沿与所述延迟信号CLKpd的下降沿同步。

其中，所述单端差分转换电路包括：

一端与所述时钟信号CLKOUT相连的第一传输门T1，所述第一传输门T1的另一端连接一延迟单元B3后，一方面串联两个非门I5、I6后生成与所述时钟信号CLKOUT同相的第一信号clkfp，另一方面先连接第二传输门T2再串联一非门I7后生成与所述时钟信号CLKOUT反相的第二信号clkfn。

其中，所述电荷泵环路包括差分电荷泵、一低通滤波器和一增益放大器（A1），其中，所述差分电荷泵包括晶体管M9和晶体管M10组成的电流源、由晶体管M11和晶体管M12组成的电流沉和第一开关S1、第二开关S2、第三开关S3和第四开关S4，所述第一信号clkfp控制所述第三开关S3和第四开关S4的开关状态，所述第二信号clkfn控制第一开关S1和第二开关S2的开关状态，且所述电流源根据开关状态对第一电压V1、第二电压V2进行充电，且所述电流沉根据开关状态对第一电压V1、第二电压V2进行充放电；

其中，第一电压V1与增益放大器A1的输入连接，第二电压V2与增益放大器A1的输出连接，所述第一电压V1为输出端电压Vctrl，并输出给所述压控延迟线的延迟级联组。

其中，所述压控延迟线包括：

与所述单端时钟信号CLKIN输入端连接的一输入时钟频率检测电路，检测所述单端时钟信号CLKIN的上升沿，并产生一个窄脉冲CLKc，所述窄脉冲CLKc通过一单稳态电路保持稳定状态，再连接一由多个相同延迟单元串联成的延迟级联组，所述延迟级联组的输出端CLKd连接一输出控制逻辑单元，用于输出固定脉宽的低电平脉冲CLKpd。

本发明的上述技术方案至少具有如下有益效果：

本发明实施例的50%占空比时钟产生电路中，通过低噪声放大缓冲电路将差分时钟信号转换成单端时钟信号，并对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号，减小了模数转换电路中采样保持电路的设计难度和功耗，提高了模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

附图说明

图1表示传统的延迟锁相环的原理框图；

图2表示传统的延迟锁相环的输出波形；

图3表示本发明实施例的50%占空比时钟产生电路的组成模块图；

图4表示由本发明实施例的50%占空比时钟产生电路组成的模数转换电路的组成示意图；

图5表示本发明实施例的低噪声放大缓冲电路的组成图；

图6表示本发明实施例的启动电路的组成图；

图7表示图6的启动电路的工作时序图；

图8表示本发明实施例的占空比调制电路的组成图；

图9表示图8的占空比调制电路的工作时序图；

图10表示本发明实施例的压控延迟线的组成图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有技术中模数转换电路中的量化器工作的两相不交叠的时钟不具有相同的脉冲宽度，量化器的工作速度较低的问题，提供一种50%占空比时钟产生电路，通过低噪声放大缓冲电路将差分时钟信号转换成单端时钟信号，并对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号，减小了模数转换电路中采样保持电路的设计难度和功耗，提高了模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

如图3所示，本发明实施例提供一种50%占空比时钟产生电路，包括：低噪声放大缓冲电路1及占空比调制电路2，

所述低噪声放大缓冲电路1，用于对外部输入的差分时钟信号ENC+、ENC-进行放大处理，生成单端时钟信号CLKIN，并输出给所述占空比调制电路2；

所述占空比调制电路2，用于对所述单端时钟信号CLKIN的占空比进行调制，产生占空比为50%的时钟信号CLKOUT。

本发明的上述实施例中，由于占空比调制电路2内部没有时钟产生器，故需要外部提供参考时钟，所以在信号输入时需要一个低噪声放大缓冲电路1，该电路对外部输入的差分时钟信号ENC+、ENC-进行整形，产生低抖动的标准逻辑电平时钟信号，即单端时钟信号CLKIN，这样就减小了占空比调制电路对外部参考时钟的要求，扩大了该电路的适用范围，增强其实用性。占空比调制电路通过对输入的单端时钟信号CLKIIN某一边沿的延迟进行调制，产生与其输入时钟CLKIN时钟同频率的精确占空比的低抖动时钟信号。

本发明的实施例中，占空比调制电路2为基于延迟锁相环的占空比调制电路，延迟锁相环技术具有很好的稳定性和更低的时钟抖动，同时与数字电路的集成性较高，则基于延迟锁相环的占空比调制电路更加稳定，产生的时钟抖动更低。需要说明的是锁相环技术在本发明实施例中同样适用，上述具体实施例仅为本发明的较佳实施例，不用于限制本发明的适用范围。

如图4所示，整个模数转换电路ADC由时钟产生电路001、前端采样电路002和各级流水线电路003构成；前端采样电路002保持电路对模拟输入AIN进行跟踪采样和保持，并把保持后的电压VIN输出给后级流水线电路003，各级流水线电路003对VIN进行处理，得到最终输出的DOUT；时钟产生电路001为前端采样电路002和各级流水线电路003提供控制时钟，以保持这些模块正常、有序且高效的工作。该50%占空比时钟产生电路中压控延迟线首先检测输入参考时钟信号的上升沿并产生一个占空比固定的与输入参考时钟信号同步的时钟信号，然后通过控制压控延迟单元调制其占空比，产生占空比（延迟）与控制电压对应的、频率与输入参考时钟信号相同的信号。该信号同时反馈回差分电荷泵。根据该差分信号占空比的不同，电荷泵的电流源和电流沉的充放电时间不同，经过低通滤波器后，产生一个控制电压信号来控制压控延迟电路的延迟时间。该控制电压信号通过控制压控延迟线中每个延迟单元的放电时间来控制最后的信号延迟。误差放大器使差分电荷泵两输出端的电压相等，从而保证了电荷泵中电流源和电流沉的电流相等。当反馈到电荷泵的输出信号的占空比50%时，电荷泵对低通滤波器中电容的充放电时间相等，环路达到锁定，输出占空比为精确50%的时钟信号。

本发明是上述实施例中，如图5所示，所述低噪声放大缓冲电路1包括：

单端输出的运算放大电路10，用于对外部输入的差分时钟信号进行放大处理，得到第一输出时钟信号CLK；

与所述第一输出时钟信号CLK连接的一反相电路11，用于将已放大的时钟信号的相位反转180度，得到单端时钟信号CLKIN，并输出给所述占空比调制电路；

与所述单端输出的运算放大器连接的偏置电路12，用于给所述晶体管M1的栅极提供偏置电压；

设置于所述单端输出的运算放大电路内部、所述偏置电路内部的多个低通滤波电路，用于抑制高频噪声的传输。

本发明的具体实施例中，单端输出的运算放大电路10由第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5组成，对从第二晶体管M2和第三晶体管M3的栅极分别输入的低压差分时钟信号ENC+和ENC-进行放大处理，并从第五晶体管M5的漏极输出第一输出时钟信号CLK；且将第一输出时钟信号CLK作为反相电路11的输入电压，上述反相电路11由第七晶体管M7和第八晶体管M8组成，其中，第七晶体管M7和第八晶体管M8的栅极连接并与上述第一输出时钟信号CLK连接，第七晶体管M7的源极接电源、第八晶体管M8的源极接地，且第七晶体管M7和第八晶体管M8的漏极连接并输出上述单端时钟信号CLKIN。M7和M8组成的反相电路可认为是一个缓冲器，其用于将已放大的时钟信号CLK的相位反转180度，其目的主要是为了提高整体电路的负载驱动能力。

进一步的，第六晶体管M6和第一电流源I1组成偏置电路，为第一晶体管M1的栅极提供偏压；所述单端输出的运算放大电路内部、所述偏置电路内部设置多个低通滤波电路，上述低通滤波电路由电阻和电容组成，如电阻R1和电容C1组成第一低通滤波电路，且Vcom为输出差分信号ENC+和ENC-的共模电平，便于低通滤波电路直接抑制高频噪声，使输入M2和M3的差分电压均为低压、低频；设计该低通滤波电路的目的主要是抑制高频噪声，提高该电路的抗噪声能力，同时在输入均为低频信号的情况下，该多个低通滤波电路均可认为是一根导线。

需要说明的是，上述具体实施例仅为本发明的较佳实施例，不用于限制本发明的保护范围；能够对外部输入的差分信号进行整形，产生地抖动的标准逻辑电平时钟信号的其他电路在本发明实施例中均适用。

本发明的上述实施例中，如图3所示，上述50%占空比时钟产生电路，还包括：

启动电路3，用于对所述占空比调制电路2进行初始化，加快所述占空比调制电路的锁定时间。

本发明实施例利用启动电路3产生的单脉冲信号，对占空比调制电路2进行初始化，在电路初始阶段对低通滤波电路的电容快速充放电，提高压控延迟线控制电压的初始值，从而加快了环路的锁定时间。

进一步的，如图6所示，所述启动电路3包括：D触发器32和延时电路31，

所述占空比调制电路输出的时钟信号CLKOUT连接所述延时电路31，再与D触发器32的端口D连接，所述D触发器32的输入复位端口SET与一高电平连接，所述D触发器32的时钟端口clk与所述低噪声放大缓冲电路1生成的单端时钟信号CLKIN连接。

如图6所示，CLKOUT为整个时钟产生电路的输出时钟信号，CLKIN为经过低噪声放大缓冲电路1放大和整形后的输入参考时钟信号，即上述单端时钟信号CLKIN，其占空比可以为任意值，输出为一对相位相反的单脉冲信号STARTp和STARTn。缓冲器B1和B2串联成延时电路31，输出给D触发器32；该启动电路3用于控制所述占空比调制电路2中的差分电荷泵的初始阶段的充放电，从而控制其初始输出电压，达到加快整个电路锁定时间的目的。上述启动电路3的工作时序参见图7，由于输入复位端口SET一直处于高电平，即一直处于无效状态，触发器的输入端口clk每检测到输入时钟信号CLKIN的上升沿，其输出信号STARTp就变位此时输入信号CLKOUTd的值。在电路未启动时，CLKOUT为高电平；其中，可以通过设计实现电路未启动时，CLKOUT为高电平，由输出缓冲器可知，1是一个稳定状态而0不是一个稳定状态，电路一上电，CLKOUT就处于1这个稳定状态，所以在检测到CLKIN的第一个上升沿时，输出信号STARTp为高电平。电路启动后，占空比调制电路3就开始工作，CLKOUT会被拉低。当CLKIN上升沿时刻，CLKOUT为低电平，输出信号STARTp变为低电平。由于延时电路的存在，电路正常工作后CLKIN的上升沿时CLKOUTd为低电平。因此，在电路开始工作后STARTp始终为低电平，STARTn时钟为高电平，确保了整个时钟产生电路的正常工作。

本发明的上述实施例中，如图8所示，所述占空比调制电路2包括：

单端时钟信号CLKIN经过一压控延迟线21，得到一延迟信号CLKpd；

所述延迟信号CLKpd经过一输出缓冲器22后输出时钟信号CLKOUT，再连接一单端差分转换电路23，生成与所述时钟信号CLKOUT同相的第一信号clkfp及与所述时钟信号CLKOUT反相的第二信号clkfn输出给一电荷泵环路24，所述电荷泵环路24的输出端电压Vctrl输出给所述压控延迟线21的延迟级联组。

其中，所述输出缓冲器22包括：

栅极与所述延迟信号CLKpd连接的晶体管M13及栅极与所述单端时钟信号CLKIN连接的晶体管M14，所述晶体管M13和所述晶体管M14构成双稳态电路，用于使所述时钟信号CLKOUT的上升沿与所述单端时钟信号CLKIN的上升沿同步，且所述时钟信号CLKOUT的下降沿与所述延迟信号CLKpd的下降沿同步。

其中，所述单端差分转换电路23包括：

一端与所述时钟信号CLKOUT相连的第一传输门T1，所述第一传输门T1的另一端连接一延迟单元B3后，一方面串联两个非门I5、I6后生成与所述时钟信号CLKOUT同相的第一信号clkfp，另一方面先连接第二传输门T2再串联一非门I7后生成与所述时钟信号CLKOUT反相的第二信号clkfn。

其中，所述电荷泵环路24包括差分电荷泵和一增益放大器A1，其中，所述差分电荷泵包括晶体管M9和晶体管M10组成的电流源、由晶体管M11和晶体管M12组成的电流沉和第一开关S1、第二开关S2、第三开关S3和第四开关S4，所述第一信号clkfp控制所述第三开关S3和第四开关S4的开关状态，所述第二信号clkfn控制第一开关S1和第二开关S2的开关状态，且所述电流源根据开关状态对第一电压V1、第二电压V2进行充电，且所述电流沉根据开关状态对第一电压V1、第二电压V2进行充放电；

其中，第一电压V1与增益放大器A1的输入连接，第二电压V2与增益放大器A1的输出连接，所述第一电压V1为输出端电压Vctrl，并输出给所述压控延迟线的延迟级联组。

本发明的上述实施例中，占空比调制电路2包括：一个单端差分转换电路23、一个电荷泵环路24（由一个差分电荷泵、一个低通滤波器和一个增益放大器组成）、一个调制脉冲宽度的压控延迟线21和一个输出缓冲器22。调制脉冲宽度的压控延迟线21每检测到输入参考时钟信号CLKIN的上升沿就根据差分电荷泵的输出电压V1控制输出时钟信号CLKpd下降沿的延时。输出缓冲器22则根据CLKIN的上升沿和CLKpd的下降沿，得到最终的输出时钟信号CLKOUT。CLKIN用于控制M14的栅极、CLKpd用于控制M13的栅极。非门I3和非门I4构成双稳态电路，保证即使在没有输入的情况下，输出CLKOUT也能保持现在的值。只有当A点（即M13和M14的漏极相连并输出的电压值）的电压变化时才能改变现在的稳定状态（比如说A=0，CLKOUT=1）而变成另一种稳定状态（比如说A=1，CLKOUT=0）。M13或M14通过对A点进行充电或放电来改变A点的状态。假设目前的状态为CLKOUT=1，如果此时CLKpd变为0，M13在导通，对A点进行充电，即A变为1，M16截止，通过I3和I4，CLKOUT变为0；再假设目前的状态为CLKOUT=0，经过I2，N1和N2，B=1，M15导通，如果此时CLKIN变为1，M14立即导通，下拉A点，A变为0，M16导通，CLKOUT变为1。这样就实现了CLKOUT的上升沿与CLKIN的上升沿同步，下降沿与CLKpd的下降沿同步，只是有一定的延时，但是这延时很短，可以忽略。

优选的，第一传输门T1、第二传输门T2、延时单元B3、非门I5、非门I6和非门I7组成一个单端差分转换电路，输出时钟信号CLKOUT通过该电路生成与所述时钟信号CLKOUT同相的第一信号clkfp，及与所述时钟信号CLKOUT反相的第二信号clkfn反馈给差分电荷泵。差分电荷泵由M9和M10组成的电流源、M11和M12组成的电流沉和第一开关S1、第二开关S2、第三开关S3和第四开关S4组成。流过电流源和电流沉的电流由M1～4的栅极电压Vbias1～4确定,同时必须保证它们的电流近似相等。信号clkfn控制S1和S2，clkfp控制S3和S4，clkfn和clkfp为两个完全反相的信号。当clkfn=1，clkfp=0时，S1和S4闭合，S2和S3断开，电流源对V1进行充电，充电电流为Ip，电流沉对V2进行放电，放电电流为In；当clkfn=0，clkfp=1时，S1和S4断开，S2和S3闭合，电流源对V2进行充电，充电电流为Ip，电流沉对V1进行放电，放电电流为In。在一个时钟周期内，由于输入时钟占空比的不同，对V1或V2的充放电时间不同，V1根据输入时钟的占空比增大或减小。当输入时钟的占空比为50%时，电流源和电流沉对V1的充放电时间相同，V1的电压值则保持不变，但会存在很小的波动，这种波动是正常也是不可避免的，不过这不影响整个电路的正常工作。V1和V2分别接单位增益放大器A1的输入和输出，保证V1=V2。一般情况下，V1和V2不会完全相等，因为单位增益放大器存在一定的误差。该调制电路的工作时序如图9所示，由于该调制电路只对输入时钟信号的某一个沿进行调制，其对输入时钟的占空比不敏感，即对输入时钟的占空比要求不高，可以对输入时钟占空比任意的时钟进行调制。

本发明实施例的上述实施例中，如图10所示，所述压控延迟线21包括：

与所述单端时钟信号CLKIN输入端连接的一输入时钟频率检测电路211，检测所述单端时钟信号CLKIN的上升沿，并产生一个窄脉冲CLKc，所述窄脉冲CLKc通过一单稳态电路212保持稳定状态，再连接一由多个相同延迟单元串联成的延迟级联组213，所述延迟级联组的输出端CLKd连接一输出控制逻辑单元214，用于输出固定脉宽的低电平脉冲CLKpd。

如图10所示，本发明实施例的压控延迟线的电路框图包括：一个输入时钟频率检测电路211、一个包含N个相同延迟单元的延迟级联组213、一个输出控制逻辑单元214、一个偏置电路和一个单稳态电路212。输入时钟频率检测电路211，用于检测输入时钟信号CLKIN，产生一个频率与输入时钟相同的脉冲信号用于控制延迟单元。与非门N4、延迟单元B4、延迟单元B5和非门I11是一个闭合的环路，其构成了一种单稳态电路212，其稳定状态为CLKc=1，C=1。假设外部激励使C在某一个瞬间变为0，然后去掉这个外部激励，经过B4后CLKc也变为0，N4的两个输入分别变成1和0，则C又变成1，CLKc也变为1。而CLKc保持0的时间主要由B4、B5和N4总的延时决定。当CLKIN=0时，clk1=1，clk2=0,所以M18，M19导通，T3和T4断开，由于M17一直截止，M20一直导通，C点为0，此时单稳态电路处于稳定状态CLKc=1。当CLKIN一变为1，clk1=0，clk2=1,M18，M19截止，T3和T4导通。由于寄生电容的存在，C点的电压不可能马上变化。T3和T4把此时D点的0值传输到C点，CLKc被迫变为0。这样就实现了对输入参考时钟信号CLKIN上升沿的检测。CLKc与第一个延迟单元的输入端口IN连接，第一个延迟单元的输出端口OUT与第二个延迟单元的输入端口IN连接，以此类推，最后一个延迟单元的输出端口与D触发器F2的时钟控制端口clk相连，所有延迟单元的都接有相同的延迟电压Vctrl和偏置电压Vbn。其中，提供偏置电压的偏置电路可与低噪声放大缓冲电路1中的偏置电路一样，也可另外设置一偏置电路，不限于一固定方式。每一个延迟单元可以看作是一个电流可控的缓冲电路，M23是电流由Vctrl控制的电流源，M24是一个电流固定的电流源。当CLKc（即IN）变为高电平后，M22导通，经过一定的延时后，OUT也变为高电平，其延迟时间由Vctrl决定。如上所述，由于CLKIN为高电平时，CLKOUT也马上变为高电平，所以在CLKIN变为高电平之前，即CLKIN=0时，CLKOUT=0，那么E=0，则CLKpd=1；当CLKIN变为高电平后，CLKOUT=1，那么E=1；经过B6、B7、I12、N5的延时后，触发器F2的复位信号SET也变为0，同时经过延迟单元的延时后，clkd也变为高电平。由于逻辑单元的延迟远小于延迟单元的延迟，所以在clkd变为高电平之前，SET已变为0。那么CLKd一变成高电平，D触发器F2的输出Q就变为1，clkpd变为0。ckpd变为0会下拉CLKOUT，CLKOUT变为1，经过延时单元B8、延时单元B9和与非门N6，CLKpd又变为高电平。CLKpd保持低电平的时间等于B8、B9、N6和输出缓冲器的延时。这样就实现了当CLKd上升为高电平时，clkpd产生一个固定脉宽的低电平脉冲。

输入时钟频率检测电路211，用于检测输入时钟信号CLKIN的上升沿，并产生一个窄脉冲CLKc给压控延迟线。压控延迟线在CLKc的控制下，产生一个下降沿经压控延迟电路调制的延迟信号。该延迟信号经输出缓冲器产生一个上升沿与CLKIN同步，下降沿与延迟信号同步的输出时钟信号CLKOUT。同时，产生经一个反相器和一个传输门产生与CLKOUT同相的clkfp和一个与CLKOUT反相clkfn,输出给差分电荷泵。差分电荷泵结合了电荷泵和鉴相器的功能，并将CLKOUT的相位差转换为电流信号，并通过上述电荷泵环路24中的低通滤波器积分产生脉宽调制控制电压Vctrl；Vctrl就是差分电荷泵的输出端电压之一。增益放大器用于保证差分电荷泵的两输出端的电压跟随变化。调制脉冲宽度的压控延迟线，根据所述的Vctrl对延迟单元的延迟进行控制，产生相应的延迟信号输出给输出缓冲器。

本发明的上述实施例中，通过低噪声放大缓冲电路将差分时钟信号转换成单端时钟信号，并对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号，减小了模数转换电路中采样保持电路的设计难度和功耗，提高了模数转换量化器的信噪比（SNR）和无杂波动态范围（SFDR）。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种50%占空比时钟产生电路，其特征在于，包括：低噪声放大缓冲电路及占空比调制电路，

所述低噪声放大缓冲电路，用于对外部输入的差分时钟信号进行放大处理，生成单端时钟信号，并输出给所述占空比调制电路；

所述占空比调制电路，用于对所述单端时钟信号的占空比进行调制，产生占空比为50%的时钟信号。

2.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，所述低噪声放大缓冲电路包括：

单端输出的运算放大电路，用于对外部输入的差分时钟信号进行放大处理，得到第一输出时钟信号（CLK）；

与所述第一输出时钟信号（CLK）连接的一反相电路，用于将已放大的时钟信号的相位反转180度，得到单端时钟信号（CLKIN），并输出给所述占空比调制电路；

与所述单端输出的运算放大器连接的偏置电路，用于给所述晶体管（M1）的栅极提供偏置电压；

设置于所述单端输出的运算放大电路内部、所述偏置电路内部的多个低通滤波电路，用于抑制高频噪声的传输。

3.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，还包括：

启动电路，用于对所述占空比调制电路进行初始化，加快所述占空比调制电路的锁定时间。

4.根据权利要求3所述的50%占空比时钟产生电路，其特征在于，所述启动电路包括：D触发器和延时电路，

所述占空比调制电路输出的时钟信号（CLKOUT）连接所述延时电路，再与D触发器的端口（D）连接，所述D触发器的输入复位端口（SET）与一高电平连接，所述D触发器的时钟端口（clk）与所述低噪声放大缓冲电路生成的单端时钟信号（CLKIN）连接。

5.根据权利要求1所述的50%占空比时钟产生电路，其特征在于，所述占空比调制电路包括：

单端时钟信号（CLKIN）经过一压控延迟线，得到一延迟信号（CLKpd）；

所述延迟信号（CLKpd）经过一输出缓冲器后输出时钟信号（CLKOUT），再连接一单端差分转换电路，生成与所述时钟信号（CLKOUT）同相的第一信号（clkfp）及与所述时钟信号（CLKOUT）反相的第二信号（clkfn）输出给一电荷泵环路，所述电荷泵环路的输出端电压（Vctrl）输出给所述压控延迟线的延迟级联组。

6.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述输出缓冲器包括：

栅极与所述延迟信号（CLKpd）连接的晶体管（M13）及栅极与所述单端时钟信号（CLKIN）连接的晶体管（M14），所述晶体管（M13）和所述晶体管（M14）构成双稳态电路，用于使所述时钟信号（CLKOUT）的上升沿与所述单端时钟信号（CLKIN）的上升沿同步，且所述时钟信号（CLKOUT）的下降沿与所述延迟信号（CLKpd）的下降沿同步。

7.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述单端差分转换电路包括：

一端与所述时钟信号（CLKOUT）相连的第一传输门（T1），所述第一传输门（T1）的另一端连接一延迟单元（B3）后，一方面串联两个非门（I5）、（I6）后生成与所述时钟信号（CLKOUT）同相的第一信号（clkfp），另一方面先连接第二传输门（T2）再串联一非门（I7）后生成与所述时钟信号（CLKOUT）反相的第二信号（clkfn）。

8.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述电荷泵环路包括差分电荷泵、一低通滤波器和一增益放大器（A1），

其中，所述差分电荷泵包括晶体管（M9）和晶体管（M10）组成的电流源、由晶体管（M11）和晶体管（M12）组成的电流沉和第一开关（S1）、第二开关（S2）、第三开关（S3）和第四开关（S4），所述第一信号（clkfp）控制所述第三开关（S3）和第四开关（S4）的开关状态，所述第二信号（clkfn）控制第一开关（S1）和第二开关（S2）的开关状态，且所述电流源根据开关状态对第一电压（V1）、第二电压（V2）进行充电，且所述电流沉根据开关状态对第一电压（V1）、第二电压（V2）进行充放电；

其中，第一电压（V1）与增益放大器（A1）的输入连接，第二电压（V2）与增益放大器（A1）的输出连接，所述第一电压（V1）为输出端电压（Vctrl），并输出给所述压控延迟线的延迟级联组。

9.根据权利要求5所述的50%占空比时钟产生电路，其特征在于，所述压控延迟线包括：

与所述单端时钟信号（CLKIN）输入端连接的一输入时钟频率检测电路，检测所述单端时钟信号（CLKIN）的上升沿，并产生一个窄脉冲（CLKc），所述窄脉冲（CLKc）通过一单稳态电路保持稳定状态，再连接一由多个相同延迟单元串联成的延迟级联组，所述延迟级联组的输出端（CLKd）连接一输出控制逻辑单元，用于输出固定脉宽的低电平脉冲（CLKpd）。