CN108781073A - 用于稳健的锁相环设计的方法 - Google Patents

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Abstract

公开了能够改善数字锁相环(PLL)电路的稳健性的系统、方法和装置(100)。一种由时钟生成设备执行的方法，包括：生成多个经相移信号，该多个经相移信号中的每一者相对于基础时钟信号(202)具有相位偏移，该基础时钟信号(202)在该多个经相移信号内是唯一的，将第一经相移信号选为输出信号(222)，当第二经相移信号与第一信号相比具有与参考信号(204)更近的相位关系时，生成指示该第二信号的第一相位控制字(312)，在第一信号和第二信号中的任一者处于第一信令状态中时抑制将第二信号选为输出信号(222)，以及当第一信号和第二信号处于第二信令状态中时将第二信号选为输出信号(222)。

Description

用于稳健的锁相环设计的方法
技术领域
本公开一般涉及用于时钟生成的设备配置，并且尤其涉及采用相位旋转器电路的数字锁相环设备。
背景
用于生成带有被锁定的相位的信号的锁相环(PLL)电路追踪参考信号的相位或者以其他方式与参考信号的相位相关。一个或多个反馈信号被用于使由PLL电路生成的输出信号的相位与参考信号的相位维持期望关系。由PLL电路生成的输出信号可具有与参考信号的频率有关的频率。在一个示例中，由PLL电路产生的输出信号可具有是参考信号频率的倍数的频率。PLL电路可以在各种各样的设备中使用，包括在射频(RF)接口中。
数字PLL电路可包括数字相位检测器和分频器,以确保PLL电路的输出信号的频率是参考信号的频率的倍数。数字相位检测器产生反馈，该反馈指示输出信号的相位是提前于还是落后于参考信号的相位。PLL电路可以基于该反馈来将输出信号的频率锁定到期望频率。在数字PLL中，数字相位检测器产生的反馈中的改变可导致输出信号的格式和定时中的不规律性。在一些实例中，随着通信设备的工作频率的持续增大，PLL的输出信号的格式和定时中的不规律性可导致功能异常和/或失去同步。相应地，存在对于PLL电路中改进的稳健性的持续需求。
概述
本公开的某些方面涉及能够改进数字PLL电路的稳健性的系统、装置、方法和技术。在一些实施例中，根据本文公开的某些方面来适配的相位旋转器电路防止数字PLL生成的信号中出现毛刺和缩短的脉冲宽度。
在本公开的各种方面，一种由时钟生成设备执行的方法，包括：生成多个经相移信号，该多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，该基础时钟信号在该多个经相移信号内是唯一的；选择该多个经相移信号中的第一信号作为输出信号；当该多个经相移信号中的第二信号与第一信号相比具有与参考信号更近的相位关系时，生成指示该第二信号的第一相位控制字；在第一信号和第二信号中的任一者处于第一信令状态中时抑制将第二信号选为输出信号；以及当第一信号和第二信号处于第二信令状态中时将第二信号选为输出信号。
在本公开的各种方面，一种装置包括：第一相位旋转电路，其被配置成从自基础时钟信号导出的多个经相移信号中选择输出信号，该多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，该基础时钟信号在该多个经相移信号内是唯一的；第一控制字生成器，其被适配成产生相位控制字，该相位控制字从该多个经相移信号中选择输出信号作为输出信号；定时控制电路，其被适配成在由第一控制字生成器产生的第一控制字被配置成通过选择与输出信号相比具有与参考信号更近的相位关系的第一信号来改变输出信号时，将该第一控制字提供到第一相位旋转电路。该延迟可以防止定时控制电路在第一信号和第二信号中的任一者处于第一信令状态中时将第一控制字提供到第一相位旋转电路。
在本公开的各种方面，一种时钟生成装置包括：用于生成多个经相移信号的装置，该多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，该基础时钟信号在该多个经相移信号内是唯一的；用于选择该多个经相移信号中的第一信号作为输出信号的装置；用于当该多个经相移信号中的第二信号与第一信号相比具有与参考信号更近的相位关系时，生成指示该第二信号的第一相位控制字的装置；用于在第一信号和第二信号中的任一者处于第一信令状态中时抑制将第二信号选为输出信号的装置；以及用于当第一信号和第二信号处于第二信令状态中时将第二信号选为输出信号的装置。
附图简述
图1描绘了可根据本文所公开的某些方面适配的装置。
图2解说了可根据本文公开的某些方面来适配的相位旋转器电路。
图3和4解说使用相位旋转器电路生成的输出信号定时中的不规律性。
图5解说用于避免根据本文公开的某些方面来适配的PLL电路中的毛刺的技术。
图6解说了可被包括在可根据本文公开的某些方面来适配的PLL电路中的定时控制电路。
图7解说包括多个相位旋转器电路并且根据本文公开的某些方面来适配的PLL电路中的定时。
图8解说可用于在已经根据本文公开的某些方面来适配的PLL电路中的某些相位跳跃期间使采样时钟稳定化的定时调节电路。
图9是解说采用可根据本文所公开的某些方面适配的处理电路的装置的示例的框图。
图10是根据本文公开的某些方面的方法的流程图。
图11是解说根据本文公开的某些方面的装置的硬件实现的示例的图示。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
概览
某些数字PLL设备被适配成从作为源时钟信号的经相移版本的多个信号中选择输出信号。从源时钟信号导出的具有最佳匹配参考信号相位的相位的信号可以被选为输出信号。时不时地，当源时钟信号或参考信号的频率中的差异和/或可变性导致源时钟信号与参考信号之间的相位关系改变时，输出信号中的改变可能是必要的。为了实现输出信号中的改变，从源时钟信号导出的多个信号中的不同信号可以被选为输出信号。数字PLL可以生成控制字，该控制字将该多个信号中的信号选为输出信号。
本文公开的某些方面涉及控制对源信号的经相移版本的选择改变的定时的装置和方法。在一个示例中，PLL中的相位旋转电路生成相位控制字，该相位控制字导致从相对于参考信号具有第一相位偏移的第一信号切换到与第一信号具有前置或滞后相位关系的第二信号。相位控制字可以使用第三信号来采样，该第三信号相对于第一信号和第二信号被相位偏移。
采用一个或多个PLL的装置的示例
本发明的某些方面可适用于是通信装置的子组件的电子设备。该装置可以是例如无线电话、移动计算设备、可穿戴处理设备(诸如智能手表)、电器、汽车电子设备、航空电子设备系统。图1描绘了此类装置100的示例。装置100可包括处理电路102，处理电路102具有实施于其中的多个设备或电路。处理电路102可以被实现在专用IC(ASIC)和/或可包括根据时钟信号与彼此通信的多个设备或电路的片上系统(SoC)中。在一个示例中，装置100可以是无线通信设备，并且处理电路102可包括包含RF前端电路106的RF收发机，包括被配置成使得该装置能够通过一个或多个天线108与无线电接入网、核心接入网、因特网和/或另一网络通信的中频(IF)电路和基带处理器。处理电路可包括用于为设备间通信生成时钟信号、以及用于RF前端电路106的RF时钟信号、IF时钟信号和基带时钟信号的PLL。
在图1所解说的示例中，处理电路102包括ASIC设备104，其可包括一个或多个处理器112、调制解调器110、处理器可读介质(诸如存储器114)和/或其他逻辑电路或功能。处理电路102可由操作系统来控制，并且可提供使得处理器112能够执行驻留在存储器114中的软件模块的应用编程接口(API)层。软件模块可包括存储在存储器114中和/或不同的IC设备中的指令和数据。ASIC设备104可以访问板载存储器114和/或在ASIC设备104或处理电路102外部提供的存储器104，包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或能够访问本地数据库或其他参数存储，该本地数据库或其他参数存储可维护用于配置和操作装置100和/或处理电路102的工作参数和其他信息。本地数据库可使用数据库模块、闪存、磁介质、EEPROM、光学介质、带、软盘或硬盘等来实现。处理电路102还可以可操作地耦合到外部设备，诸如天线108、显示器120、操作者控件(诸如按钮124和/或集成或外部按键板122)、以及其他组件。用户界面可以通过外围连接器总线或者通过一个或多个外围通信链路与一个或多个外围设备通信，诸如显示器120、按键板122等。
本文的某些方面涉及生成时钟信号的数字PLL电路，该时钟信号包括用于设备间通信的时钟信号以及在RF前端电路106中使用的时钟信号，诸如RF时钟信号、IF时钟信号、以及基带时钟信号。数字PLL电路可采用相位旋转器电路以在基础时钟的经相移版本之间进行选择，以便于维持所生成的时钟信号与参考信号之间的期望关系。
相位旋转器电路的示例
图2解说可以在数字PLL电路中使用的相位旋转器电路200的某些方面。在该示例中，相位旋转器电路200接收基础时钟信号202和参考信号204。基础时钟信号202可以从压控振荡器或其他时钟生成器导出。参考信号204可以是RF前端电路106提供的感兴趣信号，或者从用于装置内的各设备之间的有线通信或者用于与例如外部设备的通信的收发机接收到的。相位旋转器电路200可以被适配成维持基础时钟信号202与参考信号204之间的期望相位关系。
在操作中，相位旋转器电路200在相位信号216之间进行选择以产生输出信号222。相位信号216(在本文中也可以被称为相位)是基础时钟信号202的经相移版本。通过使用相位控制字(PCW)218基于基础时钟信号202与参考信号204之间的当前相位差在相位信号216之间进行选择来实现相位选择。当参考信号204的相位相对于基础时钟202旋转并且在基础时钟信号202与参考信号204之间产生超过阈值的相位差时，PCW 218可以被改变。在一个示例中，在被选为输出信号222的当前相位信号与参考信号204之间的相位差大于相位信号216中的另一者与参考信号204之间的相位差时，控制字可以改变。在检测到输出信号222与参考信号204之间的相位差以及将相位信号216中的不同信号选为输出信号222之间可能存在时滞。该时滞可以是以基础时钟202和/或输出信号222的周期倍数为单位可测量的。
根据某些方面，基础时钟信号202被提供到产生p个相位信号216的多抽头延迟电路212。相位信号216的相邻对相隔达固定相位偏移，该固定相位偏移可以被计算为(360°/p)。复用器214接收相位信号216并且选择相位信号216之一以产生输出信号222。复用器214使用由控制字生成逻辑206提供的PCW 218在相位信号216之间进行选择。控制字生成逻辑206可以包括相位检测或比较电路208或者与相位检测或比较电路208合作，该相位检测或比较电路208将输出信号222的相位与参考信号204的相位进行比较并且产生用于配置下一PCW 218的差异信号220。相位旋转器电路200可以在相位信号216内的相邻信号之间进行选择，它们在此处被标识为{Pn-1,Pn,Pn+1,Pn+2,…}，其中Pn信号领先于Pn+1信号并且落后于Pn-1信号达360°/p的相位偏移。
在一些实例中，PCW 218中的改变可以在引起输出信号222中的不规律性时发生，该不规律性的类型可基于在PCW 218被相位选择电路210采样和/或施加时确定的定时。不规律性的示例包括由引入附加转变引起的毛刺以及由脉冲吞除引起的缩短的脉冲宽度。
图3和4是解说从控制字定时中产生的输出信号222中的不规律性的时序图300、400。出于解说的目的，控制字可以使用从由相位选择电路210产生或使用的相位信号216中选择的信号来采样。时序图300、400中解说的示例涉及从当前相位到引起毛刺316、326的滞后的转变，或者从当前相位到导致缩短脉冲424的前置相位的转变，其中脉冲424的一部分422已经被吞除。连续控制字中的转变的定时确定了毛刺或吞除是否发生在相邻相位的时隙内。
在第一时序图300中，从第一控制字312到第二控制字318的转变发生在第一时间314，在当前相位信号上的下降沿310之后，当前相位信号初始地可以是第一相位信号304。从第一控制字312到第二控制字318的转变发生在相邻第二相位信号306(落后于第一相位信号304)上的对应上升沿320之前。第二控制字318可引起第二相位信号306被选为输出信号222。在选择第二相位信号306之前，输出信号222处于第一相位信号304之后的低信令状态中，并且输出信号222在第二相位信号306被选择时转变为高。第二相位信号306接着在短时间段(t毛刺)322之后转变为低，从而导致在输出信号222中引入了毛刺316。第二相位信号306接着可以被认为是当前相位信号。
PCW 218从第二控制字318到第三控制字328的转变发生在第二时间324，在第二相位信号306上的上升沿330之后但在第三相位信号308(落后于第二相位信号306)上的对应上升沿332之前。第三控制字328可引起第三相位信号308被选为输出信号222。在选择第三相位信号308之前，输出信号222处于第二相位信号306之后的高信令状态中，并且输出信号222在第三相位信号308被选择时转变为低。第三相位信号308接着在短时间段之后转变为高，从而导致输出信号222中的毛刺326。
在第二时序图400中，控制字中的转变发生在时间412。PCW 218在当前相位信号404上的上升沿410之后并且在相邻前置相位信号402上的对应上升沿420之后转变为下一控制字418。控制字418导致前置相位信号402被选择为输出信号222，并且由于相位信号402在相位信号404之前从高信令状态414转变，因此输出信号222具有相对于相位信号402的高信令状态414的历时而言被截断的历时426的脉冲424。相应地，输出信号222中对应于前置相位信号402处于高信令状态414中并且初始相位信号404处于低信令状态中的时间的一部分422由于控制字418的定时而已被吞除。吞除可以在输出信号222的负或正转变时发生。
毛刺316以及部分吞除的脉冲的发生可能导致错误和其他功能异常。在一些实例中，毛刺316可以被解读为附加脉冲，或者在采用移除毛刺316的滤波器时，具有缩短历时426的一些脉冲424可能会被滤波器无意地移除。
改进数字PLL的稳健性
根据本文公开的某些方面来适配的PLL可以使得数字PLL能够以对过程、温度、井涌噪声和电压引入的变动不敏感的方式来抑制毛刺和/或阻止吞除。图5是解说被适配成避免毛刺生成的电路的某些方面的时序图500。可能期望在相邻相位信号502、504、506中的一者或多者正在转变时的敏感时间区间512、514期间避免在相位信号502、504、506之间改变相位。
相位旋转器电路可以根据本文公开的某些方面来适配，以使得PCW 218中的改变的定时在相位信号502、504、506正在转变时的时间区间512、514之外的时间被传播到相位选择电路210。在一个示例中，相位旋转器电路输出两个相位控制字(n相位控制字和n+m相位控制字)，其中n+m相位控制字选择用于对n相位控制字进行采样的相位信号。n相位控制字在涵盖当前相位信号504和相邻相位信号502、506的转变的时间区间512、514之外的时间进行转变。时间区间512、514分别涉及上升沿和下降沿。可以在相位选择电路210中提供控制复用器214的定时的定时控制电路。定时控制电路可以通过改变相位旋转器电路210使用的工作时钟的采样延迟来对n+m相位控制字作出响应。
图6解说了可以被包括在相位旋转器电路210中的定时控制电路600的示例。多位n相位控制字602在n+m相位控制字选择的采样相位信号604的控制之下被第一组D触发器606采样。被第一组D触发器606采样的字被连续的D触发器组608、610(它们的时钟由采样相位信号604确定)重采样两次。两个或更多个经重采样的字620、622使用例如比较经重采样的字620、622的个体位的一组异或门616以及接收异或门616的输出624的或门618来进行比较以确定在经重采样的字620、622之间是否存在任何差异。或门618的输出628被用于控制复用器612，复用器612在第二经重采样字622以及定时控制电路600的当前输出626之间进行选择以向一组输出D触发器614提供输入。一组输出D触发器614捕捉经延迟的控制字602，并且提供定时控制电路600的输出626。当经重采样的字620、622彼此相等时，选通逻辑(相位信号402和复用器612)准许n相位控制字602前进到定时控制电路600的最后级(D触发器614)，藉此为控制字提供去毛刺。使用采样相位信号604确保了相位控制字的改变发生在由当前相位信号504以及相邻相位信号502、506的转变定义的时间区间512、514之外。
输出信号222上的脉冲的历时可能是可变的。一些相位跳转没有被延迟，而其他相位跳转经历可变的延迟。定时控制电路600可以被进一步适配成调节相位控制字的处理的定时。在一个示例中，相位旋转器的工作时钟的采样延迟可以被修改以在输出信号上产生位于历时的预定义范围内的脉冲宽度。
在一些操作模式中，指示符信号可以被生成以基于要执行的相位改变的类型来选择采样相位。指示符信号可以指示相位控制字旨在使用前置还是滞后相位来调节输出信号。对于滞后相位，采样相位具有相位n+m(如图5中所解说的)。对于到前置相位的改变，采样相位可具有相位n+m’，其中n是当前相位,而m’被选为保证相位控制字的改变发生在由n-1、n和n+1定义的时隙之外并且保证当前相位时钟和下一相位时钟(即调节目标)两者都处于低电压电平在一些示例中，m’大于m，并且还大于总相位数的一半。
在一些操作模式中，带有相位n+m的采样相位的下降沿可以被用于对前置相位调节相位控制字进行采样。在一个示例中，单个参数m可以配置系统的操作。在另一示例中，m’可以被定义为m’＝m+(p/2)，其中p是总相位数。在另一示例中，采样相位具有用于对前置相位调节相位控制字进行采样的相位n+(p–1)。后一示例可以等效于使用n-1来采样相位控制字，并且相位切换可以在当前相位和前置相位的上升/下降沿之间的某一点处作出。
根据某些方面，可以在PLL电路中采用多个相位旋转器。第一相位旋转器电路可以被用于生成工作时钟，并且相位旋转器电路可以被用于选择两个或更多个采样相位。在一些实例中，单个相位旋转器电路可以是可配置的以生成用于对应于前置或滞后相位转变的上升和下降沿的采样时钟。复用器可以基于前置或滞后相位的指示符来选择经采样的相位控制字。图7解说了包括多个相位旋转器电路的PLL电路中的定时。
图8解说了可用于在某些相位跳转期间使采样时钟稳定化的定时调节电路800。例如，在不要执行相位跳转时不需要相位控制字采样，并且可准许某些延迟。由数控振荡器(NCO)提供的时钟信号802可以被用于对NCO以及一个或多个相位旋转器使用的相位控制字进行采样。对于时钟信号802的每一循环，第一加法器806可以被添加到第一组D触发器808的输出820。使用第一组D触发器80的输出来生成n+m相位控制字，并且增加+m值以获得n+m相位控制字822的第二加法器814被第二和第三D触发器816、818进行采样和重采样以产生输出n+m相位控制字824。通过对使用第三组D触发器810对第一组D触发器808的输出820进行采样来获得NCO相位控制字812。
处理电路和方法的示例
图9是解说采用可被配置为执行本文所公开的一个或多个功能的处理电路902的装置900的硬件实现的简化示例的概念图。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路902来实现。处理电路902可包括由硬件和软件模块的某种组合来控制的一个或多个处理器904。处理器904的示例包括：微处理器、微控制器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器904可包括执行特定功能并且可由软件模块916之一来配置、扩增或控制的专用处理器。该一个或多个处理器904可通过在初始化期间加载的软件模块916的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块916来进一步配置。
在所解说的示例中，处理电路902可以用由总线910一般化地表示的总线架构来实现。取决于处理电路902的具体应用和整体设计约束，总线910可包括任何数目的互连总线和桥接器。总线910将各种电路链接在一起，包括一个或多个处理器904、以及存储906。存储906可包括存储器设备和大容量存储设备，并且在本文中可被称为计算机可读介质和/或处理器可读介质。总线910还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口908可提供总线910与一个或多个收发机912之间的接口。可针对处理电路所支持的每种联网技术来提供收发机912。在一些实例中，多种联网技术可共享收发机912中出现的电路系统或处理模块中的一些或全部。每个收发机912提供用于通过传输介质与各种其它装置通信的手段。取决于装置900的本质，也可提供用户接口918(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口910可直接或通过总线接口908通信地耦合至总线910。
处理器904可负责管理总线910和一般处理，可包括执行存储在计算机可读介质(其可包括存储906)中的软件。在这一方面，处理电路902(包括处理器904)可被用于实现本文所公开的方法、功能和技术中的任何一种。存储906可被用于存储由处理器904在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任何一种。
处理电路902中的一个或多个处理器904可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储906中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储906可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储906还可包括载波、传输线、以及用于传送可由计算机访问和读取的软件和/或指令的任何其他合适介质。计算机可读介质和/或存储906可驻留在处理电路902中、处理器904中、在处理电路902外部、或跨包括该处理电路902在内的多个实体分布。计算机可读介质和/或存储906可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储906可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块916。软件模块916中的每一者可包括在安装或加载到处理电路902上并由一个或多个处理器904执行时有助于运行时映像914的指令和数据，该运行时映像914控制一个或多个处理器904的操作。在被执行时，某些指令可使得处理电路902执行根据本文中所描述的某些方法、算法和过程的功能。
软件模块916中的一些可在处理电路902初始化期间被加载，并且这些软件模块916可配置处理电路902以使得能执行本文所公开的各种功能。例如，一些软件模块916可配置处理器904的内部设备和/或逻辑电路922，并且可管理对外部设备(诸如，收发机912、总线接口908、用户接口918、定时器、数学协处理器等)的访问。软件模块916可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路902提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机912的访问、用户接口918等。
处理电路902的一个或多个处理器904可以是多功能的，由此软件模块916中的一些被加载和配置成执行不同功能或相同功能的不同实例。该一个或多个处理器904可附加地被适配成管理响应于来自例如用户接口918、收发机912和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器904可被配置成提供多任务环境，藉此多个功能中的每个功能按需或按期望实现为由该一个或多个处理器904服务的任务集。在一个示例中，多任务环境可使用分时程序920来实现，该分时程序920在不同任务之间传递对处理器904的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器904的控制权返回给分时程序920。当任务具有对一个或多个处理器904的控制权时，处理电路有效地专用于由与控制方任务关联的功能所针对的目的。分时程序920可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器904的控制权的功能、和/或通过将对一个或多个处理器904的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图10是用于增加PLL操作的稳健性的方法的流程图1000。该方法可以在包括用于时钟生成的一个或多个相位旋转器电路的PLL设备处执行。
在框1002，该设备可以生成多个经相移信号。该多个经相移信号中的每一者相对于基础时钟信号可具有相位偏移，该基础时钟信号在该多个经相移信号内是唯一的。该多个经相移信号中的每一对信号可以相隔达至少最小相位偏移。在一个示例中，该最小相位偏移可以被计算为(360°/p)，其中p表示该多个经相移信号中的经相移信号的总数。第一信号可以与第二信号相隔达该最小相位偏移。
在框1004，该设备可以选择该多个经相移信号中的第一信号作为输出信号。
在框1006，当该多个经相移信号中的第二信号与第一信号相比具有与参考信号更近的相位关系时，该设备可以生成指示该第二信号的第一相位控制字。
在框1008，该设备可以在第一信号和第二信号中的任一者处于第一信令状态中时抑制将第二信号选为输出信号。在一个示例中，当第二信号落后于第一信号时，第一信令状态对应于低逻辑状态。在另一示例中，当第二信号前置于第一信号时，第一信令状态对应于高逻辑状态。
在框1010，当第一信号和第二信号处于第二信令状态中时，该设备可以将第二信号选为输出信号。
在一些实例中，该设备可以生成第二相位控制字，该第二相位控制字被配置成选择该多个经相移信号中的第三信号。该设备可以根据第三信号的定时来将第二信号选为输出信号。第三信号的定时可以导致在第一信号和第二信号处于第二信令状态中时第二信号被选为输出信号。在一个示例中，该设备可以生成指示第一信号与第二信号之间的相位关系的指示符信号，并且可以使用该指示符信号来生成第二相位控制字。在另一示例中，第三信号相对于第一信号并且相对于第二信号被相位偏移。
在一些示例中，该设备可以生成第三相位控制字，该第三相位控制字被配置成相对于参考信号来调节基础时钟信号的相位。该设备可以使用基础时钟信号来调节第二信号被选为输出信号的定时。输出信号中的等待时间可以通过调节第二信号的选择的定时来受到影响。
图11是解说采用处理电路1102的装置1100的硬件实现的简化示例的示图。该处理电路通常具有处理器1116，其可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1102可以用由总线1120一般化地表示的总线架构来实现。取决于处理电路1102的具体应用和整体设计约束，总线1120可包括任何数目的互连总线和桥接器。总线1120将包括一个或多个处理器和/或硬件模块(由处理器1116、模块或电路1104、1106和1108以及计算机可读存储介质1118表示)的各种电路链接在一起。该装置可具有被适配成在多个互联或线缆1114上进行通信的连接器1112。在一个示例中，连接器1112可以是Type-C连接器，其被适配成根据一种或多种USB协议将装置1100耦合至另一设备。总线1120还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器1116负责一般性处理，包括执行存储在计算机可读存储介质1118上的软件、代码和/或指令。该计算机可读存储介质可包括非瞬态存储介质。该软件在由处理器1116执行时使处理电路1102执行上文针对任何特定装置描述的各种功能。该计算机可读存储介质可被用于存储由处理器1116在执行软件(包括通过连接器1112加载的软件、代码和/或指令)时操纵的数据。处理电路1102进一步包括模块1104、1106和1108中的至少一个模块。模块1104、1106和1108可以是在处理器1116中运行的软件模块、驻留/存储在计算机可读存储介质1118中、是耦合至处理器1116的一个或多个硬件模块、或是其某个组合。模块1104、1106和/或1108可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，装置1100包括相位旋转模块和/或电路1104，其包括第一相位旋转电路，该第一相位旋转电路被配置成从自基础时钟信号导出的多个经相移信号中选择输出信号，该多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，该基础时钟信号在该多个经相移信号内是唯一的。装置1100可包括控制字生成模块和/或电路1106，其包括第一控制字生成器，该第一控制字生成器被适配成产生相位控制字，该相位控制字从多个经相移信号中选择输出信号作为输出信号。装置1100可包括定时控制模块和/或电路1108，其包括定时控制电路，该定时控制电路被适配成在由第一控制字生成器产生的第一控制字被配置成通过选择与输出信号相比具有与参考信号更近的相位关系的第一信号来改变输出信号时，将第一控制字提供到第一相位旋转电路。该延迟可以防止定时控制电路在第一信号和第二信号中的任一者处于第一信令状态中时将第一控制字提供到第一相位旋转电路。
在一种配置中，该多个经相移信号中的每一对信号相隔达至少最小相位偏移。当第一控制字被配置成改变输出信号时，第一信号可以与输出信号相隔达该最小相位偏移。
在另一配置中，当第二信号落后于第一信号时，第一信令状态对应于逻辑低状态。
在另一配置中，当第二信号前置于第一信号时，第一信令状态对应于逻辑高状态。
在另一配置中，装置100包括第二控制字生成器，该第二控制字生成器被适配成产生从多个经相移信号中选择采样信号的相位控制字。定时控制电路可以被配置成使用采样信号来控制延迟。采样信号可以确定第二信号何时被选为输出信号。第二控制字生成器可以被配置成生成指示符信号，该指示符信号指示第一信号与输出信号之间的相位关系。该指示符信号可以被用于生成选择采样信号的相位控制字。第三信号可以相对于第一信号且相对于输出信号被相位偏移。相位控制字可以被采样信号选通，直到第一相位控制字的一个或多个经重采样副本匹配。
在另一配置中，装置1100包括第二控制字生成器，该第二控制字生成器被适配成产生相对于参考信号来调节基础时钟信号的相位的相位控制字。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语用于搮的装置厰来明确叙述的。

Claims (30)

1.一种时钟生成方法，包括：
生成多个经相移信号，所述多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，所述基础时钟信号在所述多个经相移信号内是唯一的；
选择所述多个经相移信号中的第一信号作为输出信号；
当所述多个经相移信号中的第二信号与所述第一信号相比具有与参考信号更近的相位关系时，生成指示所述第二信号的第一相位控制字；
在所述第一信号和所述第二信号中的任一者处于第一信令状态中时抑制将所述第二信号选为输出信号；以及
当所述第一信号和所述第二信号处于第二信令状态中时将所述第二信号选为输出信号。
2.如权利要求1所述的方法，其特征在于，所述多个经相移信号中的每一对信号相隔达至少最小相位偏移，并且其中所述第一信号与所述第二信号相隔达所述最小相位偏移。
3.如权利要求1所述的方法，其特征在于，当所述第二信号落后于所述第一信号时，所述第一信令状态对应于逻辑低状态。
4.如权利要求1所述的方法，其特征在于，当所述第二信号前置于所述第一信号时，所述第一信令状态对应于逻辑高状态。
5.如权利要求1所述的方法，其特征在于，进一步包括：
生成第二相位控制字，所述第二相位控制字被配置成选择所述多个经相移信号中的第三信号；以及
根据所述第三信号的定时来将所述第二信号选为输出信号。
6.如权利要求5所述的方法，其特征在于，所述第三信号的定时导致在所述第一信号和所述第二信号处于第二信令状态中时所述第二信号被选为输出信号。
7.如权利要求5所述的方法，其特征在于，进一步包括：
生成指示所述第一信号与所述第二信号之间的相位关系的指示符信号；以及
使用所述指示符信号来生成所述第二相位控制字。
8.如权利要求5所述的方法，其特征在于，所述第三信号相对于所述第一信号并且相对于所述第二信号被相位偏移。
9.如权利要求1所述的方法，其特征在于，进一步包括：
生成第三相位控制字，所述第三相位控制字被配置成相对于参考信号来调节所述基础时钟信号的相位。
10.如权利要求1所述的方法，其特征在于，进一步包括：
使用所述基础时钟信号来调节所述第二信号被选为输出信号的定时，
其中所述输出信号中的等待时间通过调节所述第二信号的选择的定时来受到影响。
11.一种装置，包括：
第一相位旋转电路，其被配置成在从基础时钟信号导出的多个经相移信号中选择输出信号，所述多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，所述基础时钟信号在所述多个经相移信号内是唯一的；
第一控制字生成器，其被适配成产生相位控制字，所述相位控制字从所述多个经相移信号中选择输出信号作为输出信号；以及
定时控制电路，其被适配成在由所述第一控制字生成器产生的第一控制字被配置成通过选择与输出信号相比具有与参考信号更近的相位关系的第一信号来改变输出信号时，将所述第一控制字提供到所述第一相位旋转电路，
其中所述延迟防止所述定时控制电路在所述第一信号和所述输出信号中的任一者处于第一信令状态中时将所述第一控制字提供到所述第一相位旋转电路。
12.如权利要求11所述的装置，其特征在于，所述多个经相移信号中的每一对信号相隔达至少最小相位偏移，并且其中当所述第一控制字被配置成改变所述输出信号时所述第一信号与所述输出信号相隔达所述最小相位偏移。
13.如权利要求11所述的装置，其特征在于，当所述输出信号落后于所述第一信号时，所述第一信令状态对应于逻辑低状态。
14.如权利要求11所述的装置，其特征在于，当所述输出信号前置于所述第一信号时，所述第一信令状态对应于逻辑高状态。
15.如权利要求11所述的装备，其特征在于，进一步包括：
第二控制字生成器，其被适配成产生相位控制字，所述相位控制字从所述多个经相移信号中选择采样信号，
其中所述定时控制电路被配置成使用所述采样信号来控制延迟。
16.如权利要求15所述的装置，其特征在于，所述采样信号确定所述第一信号何时被选为输出信号。
17.如权利要求15所述的装置，其特征在于，所述第二控制字生成器被配置成生成指示所述第一信号与所述输出信号之间的相位关系的指示符信号，并且其中所述指示符信号被用于生成选择采样信号的相位控制字。
18.如权利要求15所述的装置，其特征在于，所述采样信号相对于所述第一信号并且相对于所述输出信号被相位偏移。
19.如权利要求15所述的装置，其特征在于，进一步包括：
所述相位控制字被所述采样信号选通，直到所述第一相位控制字的一个或多个经重采样副本匹配。
20.如权利要求11所述的装置，其特征在于，进一步包括：
第二控制字生成器，其被适配成产生相对于参考信号来调节所述基础时钟信号的相位的相位控制字。
21.一种时钟生成装备，包括：
用于生成多个经相移信号的装置，所述多个经相移信号中的每一者相对于基础时钟信号具有相位偏移，所述基础时钟信号在所述多个经相移信号内是唯一的；
用于从所述多个经相移信号中选择输出信号的装置，其中所述多个经相移信号中的第一信号最初被选为输出信号；以及
用于生成相位控制字的装置，其中用于生成相位控制字的装置被配置成在所述多个经相移信号的第二信号和所述第一信号相比与参考信号具有更近的相位关系时生成指示所述第二信号的第一相位控制字，
其中用于从所述多个经相移信号中选择输出信号的装置被配置成：
在所述第一信号和所述第二信号中的任一者处于第一信令状态中时抑制将所述第二信号选为输出信号；以及
当所述第一信号和所述第二信号处于第二信令状态中时将所述第二信号选为输出信号。
22.如权利要求21所述的装备，其特征在于，所述多个经相移信号中的每一对信号相隔达至少最小相位偏移，并且其中所述第一信号与所述第二信号相隔达所述最小相位偏移。
23.如权利要求21所述的装备，其特征在于，当所述第二信号落后于所述第一信号时，所述第一信令状态对应于逻辑低状态。
24.如权利要求21所述的装备，其特征在于，当所述第二信号前置于所述第一信号时，所述第一信令状态对应于逻辑高状态。
25.如权利要求21所述的装备，其特征在于：
用于生成相位控制字的装置被配置成生成在所述多个经相移信号中选择第三信号的第二相位控制字；以及
其中用于从所述多个经相移信号中选择输出信号的装置被配置成根据所述第三信号的定时来将所述第二信号选为输出信号。
26.如权利要求25所述的装备，其特征在于，所述第三信号的定时导致在所述第一信号和所述第二信号处于第二信令状态中时所述第二信号被选为输出信号。
27.如权利要求25所述的装备，其特征在于，进一步包括：
用于生成指示所述第一信号与所述第二信号之间的相位关系的指示符信号的装置，
其中用于生成相位控制字的装置被配置成使用所述指示符信号来生成所述第二相位控制字。
28.如权利要求25所述的装备，其特征在于，所述第三信号相对于所述第一信号并且相对于所述第二信号被相位偏移。
29.如权利要求21所述的装备，其特征在于，进一步包括：
被配置成相对于参考信号来调节所述基础时钟信号的相位的用于生成第三相位控制字的装置。
30.如权利要求21所述的装备，其特征在于，进一步包括：
用于使用所述基础时钟信号来调节所述第二信号被选为输出信号的定时的装置，
其中用于调节所述第二信号的选择的定时的装置被配置成通过调节所述第二信号的选择的定时来修改所述输出信号中的等待时间。
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Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1128594A1 (en) * 2000-02-24 2001-08-29 STMicroelectronics S.r.l. Synchronous switching circuit for data recovery
US20020056854A1 (en) * 2000-11-13 2002-05-16 Benjamim Tang High bandwidth multi-phase clock selector with continuous phase output
US6404289B1 (en) * 2000-12-22 2002-06-11 Atheros Communications, Inc. Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider
CN1574641A (zh) * 2003-06-23 2005-02-02 株式会社瑞萨科技 使用可进行高精度频率调制的谱扩散方式的时钟发生电路
US20050248373A1 (en) * 2004-05-04 2005-11-10 Naffziger Samuel D Frequency synthesizer with digital phase selection
US7554372B1 (en) * 2005-08-14 2009-06-30 National Semiconductor Corporation Digital dead-time controller for pulse width modulators
CN102347763A (zh) * 2010-07-27 2012-02-08 联发科技股份有限公司 校正装置与校正方法以及时钟产生装置
CN102377428A (zh) * 2010-07-27 2012-03-14 联发科技股份有限公司 时钟产生器与时钟产生方法
CN102394641A (zh) * 2011-11-04 2012-03-28 龙芯中科技术有限公司 在处理器中控制不同锁相环输出时钟的控制系统和方法
CN103858346A (zh) * 2011-09-29 2014-06-11 密克罗奇普技术公司 可变频率比率多相位脉冲宽度调制产生
CN103907291A (zh) * 2011-11-04 2014-07-02 阿尔卡特朗讯 使用相移发射分集来产生虚拟扇区宽静止波束的方法及设备
CN104113303A (zh) * 2014-02-26 2014-10-22 西安电子科技大学 50%占空比时钟产生电路
CN104702246A (zh) * 2013-12-05 2015-06-10 Arm有限公司 数字输出时钟的生成
CN105306050A (zh) * 2014-07-28 2016-02-03 株式会社巨晶片 时钟生成电路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034967A (en) * 1988-11-14 1991-07-23 Datapoint Corporation Metastable-free digital synchronizer with low phase error
FR2818467A1 (fr) * 2000-11-22 2002-06-21 Cs Telecom Dispositif de recuperation de l'horloge sur un signal entrant
TWI237946B (en) * 2001-07-06 2005-08-11 Via Tech Inc Clock output circuit free of glitch and method thereof
US7002425B2 (en) * 2003-09-16 2006-02-21 Nokia Corporation Pulse modulation
US7936229B2 (en) * 2005-08-11 2011-05-03 Texas Instruments Incorporated Local oscillator incorporating phase command exception handling utilizing a quadrature switch
US7746972B1 (en) * 2007-03-22 2010-06-29 Cirrus Logic, Inc. Numerically-controlled phase-lock loop with input timing reference-dependent ratio adjustment
US8319563B2 (en) * 2010-03-12 2012-11-27 Fmax Technologies, Inc. Digitally controlled oscillator
CN101951243B (zh) * 2010-10-12 2012-05-30 复旦大学 用于开关功率放大器的全数字调相调幅时钟生成电路
WO2013065208A1 (ja) * 2011-11-04 2013-05-10 パナソニック株式会社 タイミングリカバリ回路およびそれを備えたレシーバ回路
US8686776B2 (en) * 2012-07-24 2014-04-01 International Business Machines Corporation Phase rotator based on voltage referencing
JP6160322B2 (ja) * 2013-07-18 2017-07-12 富士通株式会社 受信回路および半導体集積回路装置
US9191193B1 (en) * 2014-07-18 2015-11-17 Qualcomm Incorporated Clock synchronization

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1128594A1 (en) * 2000-02-24 2001-08-29 STMicroelectronics S.r.l. Synchronous switching circuit for data recovery
US20020056854A1 (en) * 2000-11-13 2002-05-16 Benjamim Tang High bandwidth multi-phase clock selector with continuous phase output
US6404289B1 (en) * 2000-12-22 2002-06-11 Atheros Communications, Inc. Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider
CN1574641A (zh) * 2003-06-23 2005-02-02 株式会社瑞萨科技 使用可进行高精度频率调制的谱扩散方式的时钟发生电路
US20050248373A1 (en) * 2004-05-04 2005-11-10 Naffziger Samuel D Frequency synthesizer with digital phase selection
US7554372B1 (en) * 2005-08-14 2009-06-30 National Semiconductor Corporation Digital dead-time controller for pulse width modulators
CN102347763A (zh) * 2010-07-27 2012-02-08 联发科技股份有限公司 校正装置与校正方法以及时钟产生装置
CN102377428A (zh) * 2010-07-27 2012-03-14 联发科技股份有限公司 时钟产生器与时钟产生方法
CN103858346A (zh) * 2011-09-29 2014-06-11 密克罗奇普技术公司 可变频率比率多相位脉冲宽度调制产生
CN102394641A (zh) * 2011-11-04 2012-03-28 龙芯中科技术有限公司 在处理器中控制不同锁相环输出时钟的控制系统和方法
CN103907291A (zh) * 2011-11-04 2014-07-02 阿尔卡特朗讯 使用相移发射分集来产生虚拟扇区宽静止波束的方法及设备
CN104702246A (zh) * 2013-12-05 2015-06-10 Arm有限公司 数字输出时钟的生成
CN104113303A (zh) * 2014-02-26 2014-10-22 西安电子科技大学 50%占空比时钟产生电路
CN105306050A (zh) * 2014-07-28 2016-02-03 株式会社巨晶片 时钟生成电路

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