CN105306050A - 时钟生成电路 - Google Patents

Abstract

本发明提供的时钟生成电路能够以低功耗、高精度降低控制电路对时钟的振荡频率带来的影响，并且能够调整时钟的相位。本发明的时钟生成电路具备包含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路，和将该多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出在预定期间控制为第一状态或第二状态的相位控制电路，其中，属于该第二组的差分反相电路在该第一状态下分别从第一差分输出端输出第一逻辑信号、从第二差分输出端输出第二逻辑信号，属于该第二组的差分反相电路在该第二状态下分别从该第一差分输出端输出该第二逻辑信号、从该第二差分输出端输出该第一逻辑信号。

Description

时钟生成电路

技术领域

本发明涉及时钟生成电路。特别涉及电压控制振荡电路。

背景技术

以往，为了生成具有预定频率的时钟，通常使用具备电压控制振荡电路(VCO：VoltageControlledOscillator)的时钟生成电路。电压控制振荡电路是根据从外部输入的电位来控制时钟的振荡频率的电路。时钟生成电路在用于对特定功能专门化的半导体集成电路(例如，ASIC：ApplicationSpecificIntegratedCircuit、ASSP：ApplicationSpecificStandardProduct)的情况下，典型地大多要求可变整时钟的相位。因为在信息家电和/或汽车电子这样的大多数领域中需要这样的半导体集成电路，所以可变整时钟的相位的时钟生成电路在近年来的信息化社会中发挥重大作用。

作为可变整时钟的相位的时钟生成电路，已有具备环形电压控制振荡电路的时钟生成电路。环形电压控制振荡电路通过环状连接多个反相器而构成。环形电压控制振荡电路基于从外部施加的电压以频率值进行振荡，并从各差分反相器输出相位各不相同的时钟。具备这样的环形电压控制振荡电路的时钟生成电路通过将各差分反相电路输出的相位各不相同的时钟中的任一个利用多路复用器选择输出来输出具有任意相位的时钟。

例如，下述专利文献1公开了具备扩频功能的时钟发生器。下述专利文献1中公开的时钟发生器的特征在于，具备：多相时钟发生单元，基于基准时钟信号与反馈时钟信号的相位差生成多相的时钟信号并输出相位相邻的两个时钟信号；调制波形数据存储单元，存储用于调频的相位阶跃阶段性变化的调制波形数据；校正单元，输出校正上述调制波形数据的各相位阶跃的相位的相位校正数据；基于上述相位校正数据和调制波形数据对上述两个时钟信号间的相位进行插值；相位插值单元，生成经插值的时钟信号并将插值后的时钟信号提供给上述多相时钟发生单元。

另外，例如，下述专利文献2公开了数字DLL(DelayLockedLoop：延迟锁相环)电路。下述专利文献2中公开的数字DLL电路的特征在于，具备：保持延迟目标值的寄存器、振荡器、为了决定测定周期而对外部的基准时钟或上述振荡器的振荡输出进行计数的第一计数器、在每个由上述第一计数器确定的一个测定周期对上述振荡器的振荡输出或外部的基准时钟进行计数的第二计数器、数字控制的可变延迟电路、基于上述第一计数器的计数值对上述第一计数器和上述第二计数器进行复位、启动、进一步根据需要停止的控制，对上述第二计数器的计数值和上述寄存器的延迟目标值进行数字运算，将该运算结果作为延迟控制值提供给上述可变延迟电路的控制电路。

现有技术文献

专利文献

专利文献1：日本特开2010-206344号公报

专利文献2：日本特开2007-228043号公报

发明内容

技术问题

上述的专利文献1中公开的时钟发生器和专利文献2中公开的包含数字DLL的时钟生成电路为了获得具有任意相位的时钟均使用了多路复用器。因此，这样的现有的时钟生成电路具有由高速时钟输入到多路复用器而引起整个芯片的功耗增大的课题。另外，现有的时钟生成电路还存在与电压控制振荡电路的各输出级连接的控制电路(即，多路复用器)由于自身的寄生电容而对电压控制振荡电路的振荡频率带来不利影响的课题。此外，现有的时钟生成电路为了调整比电压控制振荡电路的各输出级输出的时钟所具有的相位更细小的相位而需要其他电路，因此还具有难以高精度调整时钟的相位的课题。

因此，本发明的目的在于提供能够以低功耗调整时钟的相位的时钟生成电路。

另外，本发明的目的还在于提供能够高精度调整时钟的相位的时钟生成电路。

另外，本发明的目的还在于提供能够降低控制电路对时钟的振荡频率带来的影响的时钟生成电路。

发明内容

用于解决上述课题的本发明的构成包含以下技术特征或发明特定事项。

即，根据一个观点的本发明为时钟生成电路，具备：电压控制振荡电路，包含环状连接多个差分反相电路的环形振荡器；和相位控制电路，在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一状态或第二状态，其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；属于所述第二组的差分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信号。

这里，优选所述相位控制电路将属于所述第一组的差分反相电路的输出在所述预定期间控制为第三状态，属于所述第一组的差分反相电路在所述第三状态下对连接在前一级的差分反相电路的输出进行逻辑非运算，并将该逻辑非运算的结果输出到下一级的差分反相电路。

此外，优选所述多个差分反相电路还分别具备：第一反相电路，对输入到第一差分输入端的差分时钟中的一个进行逻辑非运算，并将该逻辑非运算的结果从所述第二差分输出端输出；和第二反相电路，对输入到第二差分输入端的差分时钟中的另一个进行逻辑非运算，并将该逻辑非运算的结果从所述第一差分输出端输出。

另外，优选所述多个差分反相电路还分别具备：第一电流路径，连接在所述第一差分输出端与第一电源线之间；第二电流路径，连接在所述第二差分输出端与所述第一电源线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第一逻辑信号的情况下导通。

另外，优选所述多个差分反相电路分别还具备：第一电流路径，连接在所述第一差分输出端与第二电源线之间；第二电流路径，连接在所述第二差分输出端与所述第二电源线之间，其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第二逻辑信号的情况下导通。

另外，优选所述相位控制电路在所述预定期间以与所述电压控制振荡电路输出的第一差分时钟的周期成比例的预定的周期将属于所述第二组的差分反相电路的输出控制为所述第一状态或所述第二状态。

另外，优选所述相位控制电路将具有所述多个差分反相电路的每一个与所述第一状态和所述第二状态之间的对应关系的信息的粗相位控制信号、以及具有所述预定期间的信息的脉冲波形的细相位控制信号输出到所述电压控制振荡电路，所述电压控制振荡电路在所述细相位控制信号的脉冲波形的上升沿或下降沿，在相当于所述细相位控制信号的脉冲宽度的所述预定期间，将所述多个差分反相电路的输出分别确定为根据所述对应关系的所述第一状态或所述第二状态。

此外，优选所述相位控制电路具备：相位设定电路，基于由外部要求的、所述电压控制振荡电路输出的第一差分时钟的相位的调整角度，确定与所述多个差分反相电路的每一个输出的差分时钟的相位差相关的细相位设定；差分延迟控制电路，将根据所述细相位设定的第一延迟时间设置于第二差分时钟，并作为第三差分时钟输出；延迟电路，对所述第三差分时钟设置与所述脉冲宽度对应的第二延迟时间，并作为第四差分时钟输出；以及逻辑电路，生成根据所述第三差分时钟和所述第四差分时钟的所述细相位控制信号，并将所述细相位控制信号输出到所述电压控制振荡电路。

此外，优选所述相位设定电路基于所述调整角度确定表示比所述细相位设定所表示的相位差大的相位差的粗相位设定，所述相位控制电路与所述细相位控制信号同步地将所述粗相位设定作为所述粗相位控制信号输出到所述电压控制振荡电路。

另外，优选所述逻辑电路对所述第三差分时钟和所述第四差分时钟进行异或运算，并将所述异或运算的结果作为所述细相位控制信号输出到所述电压控制振荡电路。

另外，优选所述相位设定电路将所述多个差分反相电路中与所述调整角度对应的差分反相电路确定为所述第一组，将所述多个差分反相电路中属于所述第一组的差分反相电路以外的差分反相电路确定为所述第二组，将属于所述第二组的差分反相电路的输出确定为所述第一状态或所述第二状态，并将所述确定的多个差分反相电路的输出的状态作为粗相位设定。

此外，优选所述相位设定电路将预定的计数值设为0，所述相位设定电路判断所述调整角度是否为180°以上，在判断为所述调整角度是180°以上的情况下，在所述预定的计数值上加1，所述相位设定电路判断属于所述第二组的一个差分反相电路是否在所述环形振荡器中位于属于所述第一组的差分反相电路的后级，在判断为所述一个差分反相电路是在所述环形振荡器中位于属于所述第一组的差分反相电路的后级的情况下，在所述预定的计数值上加1，所述相位设定电路判断所述一个差分反相电路是否为在所述环形振荡器中从属于所述第一组的差分反相电路开始计数位于奇数的一级，在判断为所述一个差分反相电路在所述环形振荡器中从对应于所述第一组的差分反相电路开始计数位于奇数的一级的情况下，在所述预定的计数值上加1，所述相位设定电路判断所述预定的计数值是否为奇数，在判断为所述预定的计数值是奇数的情况下，将所述一个差分反相电路的输出确定为所述第一状态，在判断为所述预定的计数值不是奇数的情况下，将所述一个差分反相电路的输出确定为所述第二状态。

另外，优选所述时钟生成电路为了控制所述环形振荡器的振荡频率，还具备与所述电压控制振荡电路的动作对应的频率控制电路。

此外，根据另一观点的本发明为差分时钟的相位的调整方法，所述调整方法是包含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路输出的差分时钟的相位的调整方法，包含在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一状态或第二状态，其中，属于所述第二组的差分反相电路在所述第一状态下，从第一差分输出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；属于所述第二组的差分反相电路在所述第二状态下，从所述第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信号。

技术效果

根据本发明，时钟生成电路能够以低功耗调整时钟的相位。

另外，根据本发明，时钟生成电路能够高精度调整时钟的相位。

另外，根据本发明，时钟生成电路能够降低控制电路对时钟的振荡频率带来的影响，并且能够调整差分时钟的相位。

附图说明

通过参照附图说明的以下的实施方式会使本发明的其他技术特征、目的和作用效果或者优点变得清楚。

图1是表示本发明的一个实施方式的时钟生成电路的简要构成的一例的示意图。

图2是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的一例的示意图。

图3是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的另一例的示意图。

图4是表示本发明的一个实施方式的时钟生成电路中的各差分反相电路输出的各差分时钟的相位的示意图。

图5是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。

图6是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。

图7是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。

图8是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。

图9是表示本发明的一个实施方式的时钟生成电路中的相位控制电路的一例的示意图。

图10是表示本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的一例的示意图。

图11是本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的各种控制信号的时序图。

图12是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。

图13是表示本发明的一个实施方式的时钟生成电路的脉冲生成电路的一例的示意图。

图14是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。

图15是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。

图16是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。

图17是表示本发明的一个实施方式的时钟生成电路中的频率控制电路的一例的示意图。

图18是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路的动作的流程图。

图19是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路的动作的流程图。

符号说明

1：时钟生成电路

10：电压控制振荡电路

11：差分反相控制电路

12：差分反相电路

121、122：逻辑非电路

13：差分放大电路

20：相位控制电路

21：相位设定电路

22：差分延迟控制电路

221：延迟控制电路

2211、2212：逻辑非电路

23：分频电路

24、26：延迟电路

25：输出控制电路

27：脉冲生成电路

271：正向脉冲生成电路

271’：负向脉冲生成电路

28：选择电路

30：频率控制电路

31：相位比较器

32：电荷泵电路

33：环路滤波器

34：电压控制振荡电路

35：分频电路

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

应予说明，在本说明书中，对于信号的状态，将正逻辑定义为“1”，将负逻辑定义为“0”。另外，将从正逻辑向负逻辑的变化定义为“下降沿”，将从负逻辑向正逻辑的变化定义为“上升沿”。应予说明，对于差分信号的状态(即，“0”和“1”或“上升沿”和“下降沿”)，是根据该差分信号中正向信号的状态来表示的，并省略对该差分信号中负向信号的状态的说明。

图1是表示本发明的一个实施方式的时钟生成电路的简要构成的一例的示意图。如该图所示，本实施方式的时钟生成电路1通过例如包含电压控制振荡电路10、相位控制电路20、频率控制电路30的构成而实现。

电压控制振荡电路10是环状连接多个差分反相电路12的环形振荡器。电压控制振荡电路10的构成例如包含多个差分反相控制电路11、与该差分反相控制电路11分别对应的多个差分反相电路12、差分放大电路13。电压控制振荡电路10生成具有由相位控制电路20确定的相位和由频率控制电路30确定的频率的差分时钟CLKP和CLKN，并将该差分时钟输出到外部。

具体地，电压控制振荡电路10生成具有基于从相位控制电路20分别输入到细端FINE和粗端CRS的细相位控制信号FINE_CT和粗相位控制信号CRS_CT确定的相位和基于从频率控制电路30输入到频率端FRQ的频率控制信号FRQ_CT确定的频率的差分时钟CLKP和CLKN，并将该差分时钟CLKP和CLKN分别从时钟端CP和CN输出到外部。

应予说明，在本例中，虽然将八个差分反相控制电路11和差分反相电路12(即，差分反相控制电路11(1)～11(8)和差分反相电路12(1)～12(8))设置于电压控制振荡电路10，但是并不限于此，也可以在电压控制振荡电路10中设置任意数量的差分反相控制电路11和差分反相电路12。

差分反相控制电路11在基于从相位控制电路20输出的细相位控制信号FINE_CT的时刻，生成根据从相位控制电路20输出的粗相位控制信号CRS_CT的状态中对于对应的差分反相电路12的控制内容的开关信号SWA和SWB，并将该信号输出到对应的差分反相电路12。

具体地，差分反相控制电路11确认从相位控制电路20输出的粗相位控制信号CRS_CT的状态。差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应的差分反相电路12的控制内容表示例如“非控制”的情况下，差分反相控制电路11将开关信号SWA和SWB的状态均设例如是“1”，并将该信号从输出端oa和ob分别输出到对应的差分反相电路12的输入端a和b。

另外，差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应的差分反相电路12的控制内容表示例如“正逻辑控制”的情况下，差分反向控制电路11将开关信号SWA和SWB的状态分别设例如是“1”和“0”，并将该信号从输出端oa和ob分别输出到对应的差分反相电路12的输入端a和b。

另外，差分反相控制电路11在判断为粗相位控制信号CRS_CT的状态中对于对应的差分反相电路12的控制内容表示例如“负逻辑控制”的情况下，差分反相控制电路11将开关信号SWA和SWB的状态分别设例如是“0”和“1”，并将该信号从输出端oa和ob分别输出到对应的差分反相电路12的输入端a和b。

差分反相电路12例如是运算放大器，通过环状连接多个该电路而构成环形振荡器。该环形振荡器生成具有基于从频率控制电路30输出的频率控制信号FRQ_CT的频率和基于从差分反相控制电路11分别输出到对应的差分反相电路12的开关信号SWA和SWB的相位的差分时钟，并将该时钟输出到差分放大电路13。

在该环形振荡器中的最前面一级的差分反相电路12(1)基于从前一级(即，最后面一级)的差分反相电路12(8)的正向的差分输出端op和负向的差分输出端on(以下，简称为差分输出端)分别输入到正向的差分输入端ip和负向的差分输入端in(以下，简称为差分输入端)的差分时钟、从差分反相控制电路11(1)分别输入到输入端a和b的开关信号SWA1和SWB1确定差分输出端op和on的状态，并将该状态分别输出到下一级的差分反相电路12(2)的差分输入端in和ip。

在该环形振荡器的最后面一级的差分反相电路12(8)基于从前一级的差分反相电路12(7)的差分输出端on和op分别输入到差分输入端ip和in的差分时钟、由差分反相控制电路11(8)分别输入到输入端a和b的开关信号SWA8和SWB8确定差分输出端op和on的状态。该差分反相电路12(8)分别将差分输出端on的状态输出到差分放大电路13的差分输入端ip和下一级(即，最前面一级)的差分反相电路12(1)的差分输入端in，将差分输出端op的状态输出到差分放大电路13的差分输入端in和最前面一级的差分反相电路12(1)的差分输入端ip。

从该环形振荡器的最前面一级的下一级到最后面一级的前一级的差分反相电路12(x)基于从前一级的差分反相电路12(x-1)的差分输出端op和on分别输出到差分输入端in和ip的差分时钟、从差分反相控制电路11(x)分别输出到输入端a和b的开关信号SWAx和SWBx确定差分输出端op和on的状态，并将该状态分别输出到下一级的差分反相电路12(x+1)的差分输入端in和ip。应予说明，参照下述表1对差分反相电路12的动作的详细情况进行说明。另外，参照图2和图3对差分反相电路12的构成的详细情况进行说明。

表1是表示差分反相控制电路11输出的开关信号SWA和SWB的状态与差分反相电路12的差分输出端op和on的状态的关系的表。如该表所示，差分反相电路12基于开关信号SWA和SWB的状态来确定差分输出端op和on的状态。

表1

在开关信号SWA和SWB的状态均为“0”时，差分反相电路12处于禁止状态。由于在禁止状态下差分反相电路12不正常动作，所以差分反相控制电路11如上所述以不使差分反相电路12在动作时处于禁止状态的方式确定开关信号SWA和SWB的状态。

在开关信号SWA和SWB的状态分别为“0”和“1”时，差分反相电路12使差分输出端op和on的状态分别为“1”和“0”(正逻辑控制状态)。另外，在开关信号SWA和SWB的状态分别为“1”和“0”时，差分反相电路12使差分输出端op和on的状态分别为“0”和“1”(负逻辑控制状态)。即，在开关信号SWA和SWB的状态各不相同时，差分反相电路12不依赖差分输入端ip和in的状态地确定差分输出端op和on的状态。

在开关信号SWA和SWB的状态均为“1”时，差分反相电路12基于差分输入端ip和in的状态分别确定差分输出端on和op的状态。在这种情况下，差分反相电路12对从前一级的差分反相电路12输出到差分输入端ip和in的差分时钟进行逻辑非运算，并将该差分时钟从差分输出端on和op输出到下一级的差分反相电路12。应予说明，在差分反相电路12中，将差分输出端on和op的状态分别基于差分输入端ip和in的状态来确定的状态称为非控制状态。

差分放大电路13例如是运算放大器，将由环形振荡器生成的差分时钟按预定的倍数放大，并分别作为差分时钟CLKP和CLKN而输出。具体地，差分放大电路13在差分输入端ip和in处接收由环形振荡器生成的差分时钟，将该时钟按预定的倍数放大，作为差分时钟CLKP和CLKN从差分输出端on和op输出到外部。

相位控制电路20控制电压控制振荡电路10生成的差分时钟CLKP和CLKN的相位。具体地，相位控制电路20基于时钟生成电路1所要求的相位设定要求生成粗相位控制信号CRS_CT和细相位控制信号FINE_CT，并将该信号分别从粗端CRS和细端FINE输出到电压控制振荡电路10的粗端CRS和细端FINE，通过该信号来控制电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位。

频率控制电路30例如是PLL(PhaseLockedLoop：锁相环)电路，控制电压控制振荡电路10生成并输出的差分时钟CLKP和CLKN的频率。具体地，频率控制电路30基于时钟生成电路1所要求的振荡频率生成频率控制信号FRQ_CT，并将该信号输出到电压控制振荡电路10的频率端FRQ，通过该信号来控制电压控制振荡电路10生成的差分时钟CLKP和CLKN的频率。

如上构成的时钟生成电路1因为未在环形振荡器的各差分反相电路12的输出端op和on连接多路复用器，所以以低功耗动作，此外，能够降低多路复用器对电压控制振荡电路10的振荡频率带来的影响而调整差分时钟CLKP和CLKN的相位。另外，本实施方式的时钟生成电路1通过基于细相位控制信号FINE_CT，根据粗相位控制信号CRS_CT来控制各差分反相电路12的输出，能够高精度调整差分时钟CLKP和CLKN的相位。

图2是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的一例的示意图。如该图所示，差分反相电路12(x)的构成例如包含晶体管TR1～TR12。另外，在该图中，频率控制信号线W_FRQ作为差分反相电路12(x)的正向电源线，偏置线W_VB作为该电路的负向电源线而分别起作用。应予说明，在本说明书中，开关信号SWAx和SWBx典型的是差分信号。在本说明书中，将开关信号SWAx的正向(正相)和负向(逆相)的信号分别定义为开关信号SWAx(1)和SWAx(2)。另外，在本说明书中，将开关信号SWBx的正向(正相)和负向(逆相)的信号分别定义为开关信号SWBx(1)和SWBx(2)。

晶体管TR1例如是P型晶体管。晶体管TR1通过基于从前一级的差分反相电路12(x-1)输出的差分时钟的一个状态控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR1而言，其漏极与差分输出端on、晶体管TR2～TR4和TR6的漏极、晶体管TR11的栅极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极与差分输入端ip、晶体管TR3的栅极连接。

晶体管TR2例如是P型晶体管。晶体管TR2通过基于从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR2而言，其漏极与差分输出端on、晶体管TR1、TR3、TR4和TR6的漏极、晶体管TR11的栅极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极输入端b(1)与连接。

晶体管TR3例如是N型晶体管。晶体管TR3通过基于从前一级的差分反相电路12(x-1)输出的差分时钟的一个状态控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR3而言，其漏极与差分输出端on、晶体管TR1、TR2、TR4和TR6的漏极、晶体管TR11的栅极连接，另一方面，源极与偏置线W_VB连接，此外，栅极与差分输入端ip、晶体管TR1的栅极连接。

晶体管TR4例如是N型晶体管。晶体管TR4通过基于从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR4而言，其漏极与差分输出端on、晶体管TR1～TR3和TR6的漏极、晶体管TR11的栅极连接，另一方面，源极与偏置线W_VB连接，此外，栅极与输入端a(2)、晶体管TR6的栅极连接。

晶体管TR5例如是P型晶体管。晶体管TR5通过基于差分输出端op的电位控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR5而言，其漏极与晶体管TR6的源极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极与差分输出端op、晶体管TR7～TR10和TR12的漏极连接。

晶体管TR6例如是P型晶体管。晶体管TR6通过基于从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态控制自身的导通/关断来确定差分输出端on的状态。另外，就晶体管TR6而言，其漏极与晶体管TR1～TR4的漏极、晶体管TR11的栅极、差分输出端on连接，另一方面，源极与晶体管TR5的漏极连接，此外，栅极与输入端a(2)、晶体管TR4的栅极连接。

晶体管TR7例如是P型晶体管。晶体管TR7通过基于从前一级的差分反相电路12(x-1)输出的差分时钟的另一个的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR7而言，其漏极与差分输出端op、晶体管TR8～TR10和TR12的漏极、晶体管TR5的栅极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极与差分输入端in、晶体管TR9的栅极连接。

晶体管TR8例如是P型晶体管。晶体管TR8通过基于从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR8而言，其漏极与差分输出端op、晶体管TR7、TR9、TR10和TR12的漏极、晶体管TR5的栅极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极与输入端a(1)连接。

晶体管TR9例如是N型晶体管。晶体管TR9通过基于从前一级的差分反相电路12(x-1)输出的差分时钟的另一个的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR9而言，其漏极与差分输出端op、晶体管TR7、TR8、TR10和TR12的漏极、晶体管TR5的栅极连接，另一方面，源极与偏置线W_VB连接，此外，栅极与差分输入端in、晶体管TR7的栅极连接。

晶体管TR10例如是N型晶体管。晶体管TR10通过基于从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR10而言，其漏极与差分输出端op、晶体管TR7～TR9和TR12的漏极、晶体管TR5的栅极连接，另一方面，源极与偏置线W_VB连接，此外，栅极与输入端b(2)、晶体管TR12的栅极连接。

晶体管TR11例如是P型晶体管。晶体管TR11通过基于差分输出端on的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR11而言，其漏极与晶体管TR12的源极连接，另一方面，源极经由频率控制信号线W_FRQ与频率端frq连接，此外，栅极与差分输出端on、晶体管TR1～TR4和TR6的漏极连接。

晶体管TR12例如是P型晶体管。晶体管TR12通过基于从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态控制自身的导通/关断来确定差分输出端op的状态。另外，就晶体管TR12而言，其漏极与晶体管TR7～TR10的漏极、晶体管TR5的栅极、差分输出端op连接，另一方面，源极与晶体管TR11的漏极连接，此外，栅极与输入端b(2)、晶体管TR10的栅极连接。

接下来，对差分反相电路12(x)的动作进行说明。

[开关信号SWAx和SWBx的状态均为“1”的情况]

首先，假设从差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态均为“1”。在这种情况下，晶体管TR2和TR8的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)和SWBx(1)的状态相同的“1”，因此，晶体管TR2和TR8为关断。

另外，晶体管TR4和TR10的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)和SWBx(2)的状态相同的“0”，因此，晶体管TR4和TR10为关断。晶体管TR6和TR12的栅极的状态成为与晶体管TR4和TR10的栅极的状态相同的“0”，因此，晶体管TR6和TR12为导通。所以，差分输出端op和on的状态分别基于差分输入端in和ip的状态而决定(非控制状态)。

这里，在向差分输入端ip和in分别输入状态为“1”和“0”的差分时钟的情况下，通过由晶体管TR1和TR3构成的反相电路而差分输出端on的状态为“0”，另一方面，通过由晶体管TR7和TR9构成的反相电路而差分输出端op的状态为“1”。晶体管TR11由于其栅极与差分输出端on连接，所以基于差分输出端on的状态“0”而导通。如上所述，由于晶体管TR12为导通，所以晶体管TR11和TR12形成从频率端frq经由自身而流向差分输出端op的另一条电流路径。另外，晶体管TR5由于其栅极与差分输出端op连接，所以基于差分输出端op的状态“1”而关断。

另一方面，在向差分输入端ip和in分别输入状态为“0”和“1”的差分时钟的情况下，通过由晶体管TR1和TR3构成的反相电路而差分输出端on的状态为“1”，另一方面，通过由晶体管TR7和TR9构成的反相电路而差分输出端op的状态“0”。晶体管TR5由于其栅极与差分输出端op连接，所以基于差分输出端op的状态“0”而导通。如上所述，由于晶体管TR6为导通，所以晶体管TR5和TR6形成从频率端frq经由自身流向差分输出端on的另一条电流路径。另外，晶体管TR11由于其栅极与差分输出端on连接，所以基于差分输出端on的状态“1”而关断。

由此，在差分输出端op和on的状态分别为不同状态的情况下，由于差分反相电路12(x)的电流驱动能力变为最大，所以差分反相电路12(x)以使差分时钟分别为不同状态的方式控制差分输出端op和on的状态。

[开关信号SWAx和SWBx的状态为“1”和“0”的情况]

假设从差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态分别为“1”和“0”。在这种情况下，晶体管TR2的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态相同的“0”，因此，晶体管TR2为导通。晶体管TR8的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态相同的“1”，因此，晶体管TR8为关断。

另外，晶体管TR4和TR6的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态相同的“0”，因此，晶体管TR4和TR6分别为关断和导通。晶体管TR10和TR12的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态相同的“1”，因此，晶体管TR10和TR12分别为导通和关断。

由于晶体管TR2、TR4、TR8和TR10分别为导通、关断、关断和导通，所以差分输出端on的状态通过经由晶体管TR2与频率端frq发生短路而为“1”，另一方面，差分输出端op的状态通过经由晶体管TR10与偏置线W_VB发生短路而为“0”(正逻辑控制状态)。

[开关信号SWAx和SWBx的状态为“0”和“1”的情况]

假设从差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态分别为“0”和“1”。在这种情况下，晶体管TR2的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态相同的“1”，因此，晶体管TR2为关断。晶体管TR8的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态相同的“0”，因此，晶体管TR8为导通。

另外，晶体管TR4和TR6的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态相同的“1”，因此，晶体管TR4和TR6分别为导通和关断。晶体管TR10和TR12的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态相同的“0”，因此，晶体管TR10和TR12分别为关断和导通。

由于晶体管TR2、TR4、TR8和TR10分别为关断、导通、导通和关断，所以差分输出端on的状态通过经由晶体管TR4与偏置线W_VB发生短路而为“0”，另一方面，差分输出端op的状态通过经由晶体管TR8与频率端frq发生短路而为“1”(负逻辑控制状态)。

图3是表示本发明的一个实施方式的时钟生成电路中的差分反相电路的另一例的示意图。如该图所示，差分反相电路12’(x)的构成例如包含晶体管TR1’～TR12’。另外，在该图中，频率控制信号线W_FRQ’作为差分反相电路12’(x)的正向电源线，偏置线W_VB’作为该电路的负向电源线而分别起作用。

晶体管TR1’例如是N型晶体管。晶体管TR1’通过基于从前一级的差分反相电路12’(x-1)输出的差分时钟的一个状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR1’的漏极与差分输出端on、晶体管TR2’～TR4’和TR6’的漏极、晶体管TR11’的栅极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与差分输入端ip、晶体管TR3’的栅极连接。

晶体管TR2’例如是N型晶体管。晶体管TR2’通过基于从差分反相控制电路11(x)输出的时钟信号SWBx(2)的状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR2’的漏极与差分输出端on、晶体管TR1’、TR3’、TR4’和TR6’的漏极、晶体管TR11’的栅极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与输入端b(2)连接。

晶体管TR3’例如是P型晶体管。晶体管TR3’通过基于从前一级的差分反相电路12’(x-1)输出的差分时钟的一个状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR3’的漏极与差分输出端on、晶体管TR1’、TR2’、TR4’和TR6’的漏极、晶体管TR11’的栅极连接，另一方面，源极经由频率控制信号线W_FRQ’与频率端frq连接，此外，栅极与差分输入端ip、晶体管TR1’的栅极连接。

晶体管TR4’例如是P型晶体管。晶体管TR4’通过基于从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR4’的漏极与差分输出端on、晶体管TR1’～TR3’和TR6’的漏极，晶体管TR11’的栅极连接，另一方面，源极经由频率控制信号线W_FRQ’与频率端frq连接，此外，栅极与输入端a(1)、晶体管TR6’的栅极连接。

晶体管TR5’例如是N型晶体管。晶体管TR5’通过基于差分输出端op的状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR5’的漏极与晶体管TR6’的源极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与差分输出端op、晶体管TR7’～TR10’和TR12’的漏极连接。

晶体管TR6’例如是N型晶体管。晶体管TR6’通过基于从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态控制自身的导通/关断，从而确定差分输出端on的状态。另外，晶体管TR6’的漏极与晶体管TR1’～TR4’的漏极、晶体管TR11’的栅极、差分输出端on连接，另一方面，源极与晶体管TR5’的漏极连接，此外，栅极与输入端a(1)、晶体管TR4’的栅极连接。

晶体管TR7’例如是N型晶体管。晶体管TR7’通过基于从前一级的差分反相电路12’(x-1)输出的差分时钟的另一个的状态控制自身的导通/关断，从而决定差分输出端op的状态。另外，晶体管TR7’的漏极与差分输出端op、晶体管TR8’～TR10’和TR12’的漏极、晶体管TR5’的栅极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与差分输入端in、晶体管TR9’的栅极连接。

晶体管TR8’例如是N型晶体管。晶体管TR8’通过基于从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态控制自身的导通/关断，从而确定差分输出端op的状态。另外，晶体管TR8’的漏极与差分输出端op、晶体管TR7’、TR9’、TR10’和TR12’的漏极、晶体管TR5’的栅极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与输入端a(2)连接。

晶体管TR9’例如是P型晶体管。晶体管TR9’通过基于从前一段的差分反相电路12’(x-1)输出的差分时钟的另一个的状态控制自身的导通/关断，从而确定差分输出端op的状态。另外，晶体管TR9’的漏极与差分输出端op、晶体管TR7’、TR8’、TR10’和TR12’的漏极、晶体管TR5’的栅极连接，另一方面，源极经由频率控制信号线W_FRQ’与频率端frq连接，此外，栅极与差分输入端in、晶体管TR7’的栅极连接。

晶体管TR10’例如是P型晶体管。晶体管TR10’通过基于从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态控制自身的导通/关断，从而确定差分输出端op的状态。另外，晶体管TR10’的漏极与差分输出端op、晶体管TR7’～TR9’和TR12’的漏极、晶体管TR5’的栅极连接，另一方面，源极经由频率控制信号线W_FRQ’与频率端frq连接，此外，栅极与输入端b(1)、晶体管TR12’的栅极连接。

晶体管TR11’例如是N型晶体管。晶体管TR11’通过基于差分输出端on的状态控制自身的导通/关断，从而确定差分输出端op的状态。另外，晶体管TR11’的漏极与晶体管TR12’的源极连接，另一方面，源极与偏置线W_VB’连接，此外，栅极与差分输出端on、晶体管TR1’～TR4’和TR6’的漏极连接。

晶体管TR12’例如是N型晶体管。晶体管TR12’通过基于从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态控制自身的导通/关断来确定差分输出端op的状态。另外，晶体管TR12’的漏极与晶体管TR7’～TR10’的漏极、晶体管TR5’的栅极、差分输出端op连接，另一方面，源极与晶体管TR11’的漏极连接，此外，栅极与输入端b(1)、晶体管TR10’的栅极连接。

接下来，对差分反相电路12’(x)的动作进行说明。

[开关信号SWAx和SWBx的状态均为“1”的情况]

首先，假设由差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态均为“1”。在这种情况下，晶体管TR2’和TR8’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)和SWBx(2)的状态相同的“0”，因此，晶体管TR2’和TR8’为关断。

另外，晶体管TR4’和TR10’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)和SWBx(1)的状态相同的“1”，因此，晶体管TR4’和TR10’为关断。晶体管TR6’和TR12’的栅极的状态成为与晶体管TR4’和TR10’的栅极的状态相同的“1”，因此，晶体管TR6’和TR12’为导通。所以，差分输出端op和on的状态分别基于差分输入端in和ip的状态来确定(非控制状态)。

这里，在向差分输入端ip和in分别输入状态为“1”和“0”的差分时钟的情况下，通过由晶体管TR1’和TR3’构成的反相电路，差分输出端on的状态为“0”，另一方面，通过由晶体管TR7’和TR9’构成的反相电路，差分输出端op的状态为“1”。晶体管TR5’由于其栅极与差分输出端op连接，所以基于差分输出端op的状态“1”而导通。如上所述，由于晶体管TR6’为导通，所以晶体管TR5’和TR6’形成从差分输出端on经由自身流向偏置线W_VB’的另一条电流路径。另外，晶体管TR11’由于其栅极与差分输出端on连接，所以基于差分输出端on的状态“0”而关断。

另一方面，在向差分输入端ip和in分别输入状态为“0”和“1”的差分时钟的情况下，通过由晶体管TR1’和TR3’构成的反相电路，差分输出端on的状态为“1”，另一方面，通过由晶体管TR7’和TR9’构成的反相电路，差分输出端op的状态为“0”。晶体管TR5’由于其栅极与差分输出端op连接，所以基于差分输出端op的状态“0”而关断。另外，晶体管TR11’由于其栅极与差分输出端on连接，所以基于差分输出端on的状态“1”而导通。如上所述，由于晶体管TR12’为导通，所以晶体管TR11’和TR12’形成从差分输出端op经由自身流向偏置线W_VB’的另一条电流路径。

由此，在差分输出端op和on的状态分别为不同状态的情况下，由于差分反相电路12’(x)的电流驱动能力变为最大，所以差分反相电路12’(x)要以使差分时钟分别为不同状态的方式控制差分输出端op和on的状态。

[开关信号SWAx和SWBx的状态为“1”和“0”的情况]

假设从差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态分别为“1”和“0”。在这种情况下，晶体管TR2’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态相同的“1”，因此，晶体管TR2’为导通。晶体管TR8’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态相同的“0”，因此，晶体管TR8’为关断。

另外，晶体管TR4’和TR6’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态相同的“1”，因此，晶体管TR4’和TR6’分别为关断和导通。晶体管TR10’和TR12’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态相同的“0”，因此，晶体管TR10’和TR12’分别为导通和关断。

由于晶体管TR2’、TR4’、TR8’和TR10’分别为导通、关断、关断和导通，所以差分输出端on的状态通过经由晶体管TR2’与偏置线W_VB’发生短路而为“0”，另一方面，差分输出端op的状态通过经由晶体管TR10’与频率端frq发生短路而为“1”(正逻辑控制状态)。

[开关信号SWAx和SWBx的状态为“0”和“1”的情况]

假设从差分反相控制电路11(x)输出的开关信号SWAx和SWBx的状态分别为“0”和“1”。在这种情况下，晶体管TR2’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(2)的状态相同的“0”，因此，晶体管TR2’为关断。晶体管TR8’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(2)的状态相同的“1”，因此，晶体管TR8’为导通。

另外，晶体管TR4’和TR6’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWAx(1)的状态相同的“0”，因此，晶体管TR4’和TR6’分别为导通和关断。晶体管TR10’和TR12’的栅极的状态成为与从差分反相控制电路11(x)输出的开关信号SWBx(1)的状态相同的“1”，因此，晶体管TR10’和TR12’分别为关断和导通。

由于晶体管TR2’、TR4’、TR8’和TR10’分别为关断、导通、导通和关断，所以差分输出端on的状态通过经由晶体管TR4’与频率端frq短路而为“1”，另一方面，差分输出端op的状态通过经由晶体管TR8’与偏置线W_VB’短路而为“0”(负逻辑控制状态)。

图4是表示本发明的一个实施方式的时钟生成电路的各差分反相电路输出的各差分时钟的相位的示意图。在该图中，横轴方向表示差分时钟的相位，纵轴方向表示差分时钟的状态。

假设电压控制振荡电路10如上所述具有八个差分反相电路12。另外，假设差分反相控制电路11均将开关信号SWA和SWB的状态设为“1”，并将该信号输出到差分反相电路12。在这种情况下，在由八个差分反相电路12构成的环形振荡器中，从差分反相电路12(x)的差分输出端op输出的时钟在环形振荡器内的信号线上传输，直到再次返回到差分反相电路12(x)的差分输出端op之前将经过16次差分反相电路12。

在电压控制振荡电路10的动作稳定的情况下，由于在环形振荡器中的各差分反相电路12输出的差分时钟的相位是一定的，所以从差分反相电路12(x)的差分输出端op输出、在环形振荡器传输的时钟的相位每经过差分反相电路12都会旋转。这样的相位的旋转量在返回到差分反相电路12(x)的差分输出端op时正好为360°(即，0°)。

因此，电压控制振荡电路10在环形振荡器中的各差分反相电路12处分别生成相位不同的十六个时钟。例如，在差分反相电路12(1)从差分输出端op输出具有0°相位的时钟的情况下，差分反相电路12(2)～12(8)从差分输出端op分别输出具有337.5°、135°、292.5°、90°、247.5°、45°和202.5°相位的时钟，差分反相电路12(1)～12(8)从差分输出端on分别输出具有180°、157.5°、315°、112.5°、270°、67.5°、225°和22.5°相位的时钟。

这里，对相位控制电路20控制差分反相电路12的差分输出端op和on的状态的情况进行说明。例如，考虑以使差分反相电路12(2)的差分输出端op输出具有0°相位的时钟的方式进行控制的情况。在这种情况下，相位控制电路20以使差分反相电路12(1)、12(3)、12(5)和12(7)的差分输出端op和on的状态分别为“0”和“1”，差分反相电路12(4)、12(6)和12(8)的差分输出端op和on的状态分别为“1”和“0”，差分反相电路12(2)的差分输出端op和on的状态依赖于差分输入端ip和in的状态的方式生成粗相位控制信号CRS_CT，并将该信号输出到差分反相控制电路11(1)～11(8)。

除了差分反相电路12(2)之外的各差分反相电路12的差分输出端op和on的状态被控制为上述预定状态。由于作为差分反相电路12(2)的前一级的差分反相电路12(1)的差分输出端op和on的状态分别为“1”和“0”，作为下一级的差分反相电路12(3)的差分输出端op和on的状态分别为“0”和“1”，所以差分反相电路12(2)的差分输出端op和on的状态不稳定在“0”和“1”中的任一个。差分反相电路12(2)的差分输出端op和on的状态分别成为从“0”变化为“1”的状态(即，上升沿)和从“1”变化为“0”的状态(即，下降沿)。

在这种状态下，相位控制电路20以使各差分反相电路12的差分输出端op和on的状态依赖于差分输入端ip和in的状态的方式变更粗相位控制信号CRS_CT的状态。由此，电压控制振荡电路10将差分反相电路12(2)从差分输出端op和on输出的时钟的相位分别作为0°和180°，来调整差分反相电路12(1)、12(3)～12(8)输出的时钟的相位。

这样，本发明的一个实施方式的时钟生成电路1为了使电压控制振荡电路10的环形振荡器中的各差分反相电路12中目标差分反相电路12的输出的状态不唯一，要控制除了目标差分反相电路12以外的差分反相电路12的输出的状态。由此，时钟生成电路1将目标差分反相电路12输出的时钟的相位控制在0°和180°，以该时钟的相位为基准，通过调整其他差分反相电路12输出的时钟的相位，能够调整从输出端CP和CN输出的差分时钟CLKP和CLKN的相位。应予说明，对于相位控制电路20如何生成粗相位控制信号CRS_CT，将在后述。

图5是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。更具体地说，图5是在本发明的一个实施方式的时钟生成电路1中，在时钟生成电路1使差分时钟CLKP和CLKN的相位旋转90°的情况下的各种信号的时序图。

应予说明，在本说明书中，将细相位控制信号FINE_CT的正向和负向的信号分别定义为细相位控制信号FINE_CT(1)和FINE_CT(2)。在该图中，将相位控制电路20使粗相位控制信号CRS_CT的状态从data(n)变更为data(n+1)的时刻定义为t1时刻。另外，在t1时刻以前，将相位控制电路20最后输出脉冲波形的细相位控制信号FINE_CT的时刻定义为t0时刻，在t1时刻以后，将相位控制电路20最早输出脉冲波形的细相位控制信号FINE_CT的时刻定义为t2时刻，在t2时刻以后，将相位控制电路20最早输出脉冲波形的细相位控制信号FINE_CT的时刻定义为t3时刻。

在t0时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t0时刻，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿和下降沿与细相位控制信号FINE_CT的脉冲的上升同步。

在t1时刻，相位控制电路20基于例如来自外部的控制指令使粗相位控制信号CRS_CT的状态从data(n)变更为data(n+1)。由于各差分反相控制电路11在细相位控制信号FINE_CT的状态为“1”的期间控制差分反相电路12的输出，所以在t1时刻从电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位不变。

在t2时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。电压控制振荡电路10的各差分反相控制电路11在细相位控制信号FINE_CT的状态为“1”的期间使各开关信号SWA和SWB根据粗相位控制信号CRS_CT的状态data(n+1)来更新状态，并输出到对应的各差分反相电路12。并且，电压控制振荡电路10的各差分反相电路12在细相位控制信号FINE_CT的状态为“1”的期间，根据从对应的各差分反相控制电路11输出的各开关信号SWA和SWB来控制其输出的状态，并在细相位控制信号FINE_CT的状态变为“0”以后解除输出的状态的控制。

在t3时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t3时刻，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号FINE_CT的脉冲的上升沿具有延迟了90°的相位。由此，完成对电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位的调整。

图6是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。更具体地说，图6是在本发明的一个实施方式的时钟生成电路1中，在时钟生成电路1使差分时钟CLKP和CLKN的相位旋转180°的情况下的各种信号的时序图。

在该图中，t0时刻～t3时刻的说明内容与图5中说明的内容相同。另外，该图除了在t0时刻差分时钟CLKP和CLKN相对于细相位控制信号FINE_CT具有延迟了90°的相位、相对差分时钟CLKP和CLKN的旋转角为180°之外，均与图5相同。

在t1时刻和t2时刻的各种信号的状态的变化与图5中说明的一样，因此省略其说明。在t3时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。另外，在t3时刻，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号FINIE_CT的脉冲的上升沿具有延迟了270°的相位。由此，完成对电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位的调整。

图7是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。更具体地说，图7是在本发明的一个实施方式的时钟生成电路1中，在时钟生成电路1使差分时钟CLKP和CLKN的相位旋转270°的情况下的各种信号的时序图。

在该图中，t0时刻～t3时刻的说明内容与图5中说明的内容相同。另外，将t4时刻定义为相位控制电路20在t3时刻以后最早输出脉冲波形的细相位控制信号FINE_CT的时刻。该图在t0时刻差分时钟CLKP和CLKN相对于细相位控制信号FINE_CT具有延迟了270°的相位、相对差分时钟CLKP和CLKN的旋转角为270°、定义t4时刻，除此之外，与图5相同。

在t1时刻和t2时刻的各种信号的状态的变化如图5中所说明，因此，省略其说明。在t3时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t3时刻，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号FINE_CT的脉冲的上升沿具有延迟了约270°的相位。

在t4时刻，相位控制电路20输出脉冲波形的细相位控制信号FINE_CT。在t4时刻，从电压控制振荡电路10输出的差分时钟CLKP和CLKN的上升沿相对于细相位控制信号FINE_CT的脉冲的上升沿具有延迟了270°的相位。在t4时刻的差分时钟CLKP和CLKN与细相位控制信号FINE_CT之间的相位差的精度比t3时刻高。

即，本发明的一个实施方式的时钟生成电路1在调整差分时钟CLKP和CLKN的相位时，通过利用相同的设定来进行该相位的调整，能够使该相位的调整精度更高。

图8是本发明的一个实施方式的时钟生成电路中的各种信号的时序图。更具体地说，图8是在本发明的一个实施方式的时钟生成电路1中，变更相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻的情况下的各种信号的时序图。

在该图中，将延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻的情况下的细相位控制信号定义为细相位控制信号FINE_CT’。另外，将细相位控制信号FINE_CT’的正向和负向的信号分别定义为细相位控制信号FINE_CT’(1)和FINE_CT’(2)。另外，将在延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻的情况下时钟生成电路1输出的差分时钟定义为差分时钟CLKP’和CLKN’。

如该图所示，在延迟相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻的情况下，时钟生成电路1输出的差分时钟CLKP和CLKN的相位随着细相位控制信号FINE_CT的脉冲发生的延迟而延迟。

本发明的一个实施方式的时钟生成电路1通过控制相位控制电路20输出脉冲波形的细相位控制信号FINE_CT的时刻，能够调整差分时钟CLKP和CLKN的相位。另外，如上所述，时钟生成电路1通过利用粗相位控制信号CRS_CT控制电压控制振荡电路10的各差分反相电路12的输出的状态，能够将差分时钟CLKP和CLKN的相位调整为所希望的相位。因此，本发明的一个实施方式的时钟生成电路1通过组合利用粗相位控制信号CRS_CT的相位的调整方法和利用细相位控制信号FINE_CT的相位的调整方法，能够更高精度地调整差分时钟CLKP和CLKN的相位。

图9是表示本发明的一个实施方式的时钟生成电路中的相位控制电路的一例的示意图。如该图所示，相位控制电路20构成为包含相位设定电路21、差分延迟控制电路22、分频电路23、延迟电路24和26、输出控制电路25、脉冲生成电路27、选择电路28。

相位设定电路21，基于例如来自外部的相位设定要求来设定电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位，在该相位设定中，分别将粗相位设定作为粗相位设定信号CRS_ST输出到输出控制电路25，将细相位设定作为细相位设定信号FINE_ST输出到延迟控制电路22。

具体地，相位设定电路21基于例如来自外部的相位设定要求，针对各差分反相电路12选择“不进行输出控制”、“将差分输出端op和on的状态分别控制为“1”和“0””以及“将差分输出端op和on的状态分别控制为“0”和“1””中的任一个。相位设定电路21生成具有与该选择结果分别对应的“非控制”、“正逻辑控制”以及“负逻辑控制”的状态的粗相位设定信号CRS_ST，并将该信号输出到输出控制电路25的数据端D。粗相位设定信号CRS_ST例如是多位信号或并行信号，粗相位设定信号CRS_ST的各位或各信号表示与进行输出的控制的各差分反相电路12对应的粗相位设定。

应予说明，粗相位设定是与电压控制振荡电路10中的各差分反相电路12输出的各差分时钟对应的相位设定。通过粗相位设定能够设定的相位比细相位设定要大，能够设定为与将360°除以(差分反相电路12的数量×2)而得的值的级别对应的相位。另外，细相位设定是用于在该差分时钟中加上粗相位设定并进行进一步微调的相位设定。通过细相位设定能够设定的相位比粗相位设定小，能够设定为与预定的级别对应的相位。

差分延迟控制电路22例如是能够控制输出信号相对于输入信号的延迟时间的差分反相电路，对预定的差分时钟CLK设置与从相位设定电路21输出的细相位设定信号FINE_ST对应的延迟时间，并将该差分时钟作为细相位差分时钟CLK_FINE输出到分频电路23。

分频电路23接收从差分延迟控制电路22输出的细相位差分时钟CLK_FINE，通过对该细相位差分时钟CLK_FINE中的细相位时钟CLK_FINE(1)和CLK_FINE(2)分别按照预定的分频比进行分频，从而生成差分时钟CKA和移位差分时钟CKA_SF。分频电路23分别将差分时钟CKA输出到脉冲生成电路27的时钟端CK和延迟电路26，将移位差分时钟CKA_SF输出到延迟电路24。

延迟电路24例如是差分缓冲器，根据从分频电路23输出的移位差分时钟CKA_SF生成用于使粗相位控制信号CRS_CT和细相位控制信号FINE_CT同步的延迟差分时钟CKA_DL，并将该时钟输出到输出控制电路25和选择电路28。具体地，延迟电路24对从分频电路23输出的移位差分时钟CKA_SF设置预定的延迟时间，作为延迟差分时钟CKA_DL输出到输出控制电路25的时钟端CK和选择电路28的选择端SL。

输出控制电路25例如是D型触发器，基于延迟差分时钟CKA_DL，将粗相位设定信号CRS_ST作为粗相位控制信号CRS_CT输出到电压控制振荡电路10的粗端CRS。具体地，输出控制电路25基于从延迟电路24输出到时钟端CK的延迟差分时钟CKA_DL将从相位设定电路21输出到数据端D的粗相位设定信号CRS_ST作为粗相位控制信号CRS_CT，并将该信号从输出端Q输出到电压控制振荡电路10的粗端CRS。

延迟电路26例如是差分缓冲器，对输入信号设置与细相位控制信号FINE_CT的脉冲宽度对应的延迟时间Δd1，并作为输出信号输出。具体地，延迟电路26对从分频电路23输出的差分时钟CKA设置与细相位控制信号FINE_CT的脉冲宽度对应的延迟时间Δd1，作为差分时钟CKB输出到脉冲生成电路27的脉冲宽度端WID。

脉冲生成电路27和选择电路28构成差分异或电路。差分异或电路为逻辑电路，用来判断从分频电路23输出的差分时钟CKA和从延迟电路26输出的差分时钟CKB的状态。差分异或电路在判断为差分时钟CKA和CKB的状态一致的情况下，生成其状态为“0”的细相位控制信号FINE_CT。另一方面，差分异或电路在判断差分时钟CKA和CKB的状态不同的情况下，生成其状态为“1”的细相位控制信号FINE_CT。并且，差分异或电路将生成的细相位控制信号FINE_CT输出到电压控制振荡电路10。

脉冲生成电路27基于从分频电路23输出的差分时钟CKA和从延迟电路26输出的差分时钟CKB生成相位各不相同的差分脉冲信号PLS_C和PLS_D，并将所述信号输出到选择电路28。

具体地，脉冲生成电路27基于从分频电路23输出到时钟端CK的差分时钟CKA和从延迟电路26输出到脉冲宽度端WID的差分时钟CKB生成差分脉冲信号PLS_C和PLS_D，并将该信号分别从差分输出端PC和PD输出到选择电路28的输入端A0和A1。这里，差分脉冲信号PLS_C与差分时钟CKA的上升沿同步，差分脉冲信号PLS_D与差分时钟CKA的下降沿同步。另外，差分脉冲信号PLS_C和PLS_D的脉冲宽度基于延迟电路26对差分时钟CKA设置的延迟时间来确定。

选择电路28例如是多路复用器，根据延迟差分时钟CKA_DL的状态选择差分脉冲信号PLS_C和PLS_D中的任一个，并将该选择的信号作为细相位控制信号FINE_CT输出到电压控制振荡电路10的细端FINE。

具体地，选择电路28用来判断从延迟电路24输出的延迟差分时钟CKA_DL的状态。选择电路28在判断延迟差分时钟CKA_DL的状态例如是“0”的情况下，将从脉冲生成电路27输出到输入端A0的差分脉冲信号PLS_C作为细相位控制信号FINE_CT进行选择，并将该选择的信号从输出端Y输出到电压控制振荡电路10的细端FINE。另一方面，选择电路28在判断为延迟差分时钟CKA_DL的状态例如是“1”的情况下，将从脉冲生成电路27输出到输入端A1的差分脉冲信号PLS_D选择为细相位控制信号FINE_CT，将该选择的信号从输出端Y输出到电压控制振荡电路10的细端FINE。

图10是表示本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的一例的示意图。如该图所示，差分延迟控制电路22构成为包含延迟控制电路221和221’。应予说明，在本说明书中，将细相位差分时钟CLK_FINE的正向和负向的时钟分别定义为细相位时钟CLK_FINE(1)和CLK_FINE(2)，将差分时钟CLK的正向和负向的时钟分别定义为时钟CLK(1)和CLK(2)。

延迟控制电路221是能够控制输出信号相对于输入信号的延迟时间的反相电路，其构成包含例如逻辑非电路2211和2212、可变电阻R1和R2、晶体管TR15和TR16。另外，就延迟控制电路221’而言，其构成包含例如逻辑非电路2211’和2212’、可变电阻R1’和R2’、晶体管TR15’和TR16’。如上所述，延迟控制电路221和221’构成差分延迟控制电路22。延迟控制电路221和221’分别对时钟CLK(1)和CLK(2)设置与细相位设定信号FINE_ST对应的延迟时间，再进行逻辑非运算，并将该时钟分别作为细相位时钟CLK_FINE(1)和CLK_FINE(2)输出到分频电路23。

逻辑非电路2211和2212例如是反相电路，用来减小来自与延迟控制电路221的前一级和下一级连接的电路的对延迟控制电路221的影响。具体地，逻辑非电路2211对时钟CLK(1)进行逻辑非运算，作为反相时钟NCLK(1)将该时钟输出到晶体管TR15和TR16的栅极，同时减小来自连接在前一级的电路的对延迟控制电路221的影响。另外，逻辑非电路2212对反相细相位时钟NCLK_FINE(1)进行逻辑非运算，作为细相位时钟CLK_FINE(1)将该时钟输出到分频电路23，同时减小来自分频电路23的对延迟控制电路221的影响。

晶体管TR15和TR16构成反相电路，对从逻辑非电路2211输出的反相时钟NCLK(1)进行逻辑非运算，再通过设置基于后述的可变电阻R1和R2而确定的延迟时间生成反相细相位时钟NCLK_FINE(1)，并将该时钟从晶体管TR15和TR16的漏极输出到逻辑非电路2212。

晶体管TR15例如是P型晶体管。具体地，晶体管TR15基于反相时钟NCLK(1)来切换从电源线VDD流过可变电阻R1和晶体管TR15的电流的导通/断开。就晶体管TR15而言，其漏极与逻辑非电路2212的输入端和晶体管TR16的漏极连接，另一方面，其源极与可变电阻R1连接，其栅极与逻辑非电路2211的输出端和晶体管TR16的栅极连接。

晶体管TR16例如是N型晶体管。具体地，晶体管TR16基于反相时钟NCLK(1)来切换从可变电阻R2和晶体管TR16流向接地线GND的电流的导通/断开。就晶体管TR16而言，其漏极与逻辑非电路2212的输入端和晶体管TR15的漏极连接，另一方面，其源极与可变电阻R2连接，其栅极与逻辑非电路2211的输出端和晶体管TR15的栅极连接。

可变电阻R1和R2例如是多晶硅电阻或扩散电阻，通过基于细相位设定信号FINE_ST来控制其电阻值，从而控制反相细相位时钟NCLK_FINE(1)的占空比。具体地，就可变电阻R1而言，其一端与电源线VDD连接，其另一端与晶体管TR15的源极连接。另外，就可变电阻R2而言，其一端与接地线GND连接，其另一端与晶体管TR16的源极连接。在延迟控制电路221对反相时钟NCLK(1)设置的延迟时间中，上升时的延迟时间随着可变电阻R1的电阻值越大而变得越大，随着可变电阻R1的电阻值越小而变得越小。另一方面，在延迟控制电路221对反相时钟NCLK(1)设置的延迟时间中，下降时的延迟时间随着可变电阻R2的电阻值越大而变得越大，随着可变电阻R2的电阻值越小而变得越小。

可变电阻R1和R2的电阻值的合计通过细相位设定信号FINE_ST以通常为一定值(例如5[kΩ])的方式进行控制。即，如果可变电阻R1的电阻值上升，则可变电阻R2的电阻值下降，另一方面，如果可变电阻R1的电阻值下降，则可变电阻R2的电阻值上升。

延迟控制电路221’通过在延迟控制电路221中分别交换可变电阻R1和R2而构成。这是因为通过输入到延迟控制电路221和221’的时钟CLK(1)和CLK(2)分别为相反相位，从而优选使细相位时钟CLK_FINE(1)的上升时和下降时的延迟时间与细相位时钟CLK_FINE(2)的下降时和上升时的延迟时间分别一致。应予说明，关于延迟控制电路221’的动作，由于与延迟控制电路221相同，所以省略其说明。

假设可变电阻R1和R2能够以例如64个等级(6bit)改变其电阻值。在这种情况下，延迟控制电路221以通过可变电阻R1和R2能够使细相位时钟CLK_FINE(1)的占空比改变约±15％的方式来确定可变电阻R1和R2的电阻值。细相位差分时钟CLK_FINE在分频电路23被二分频，在延迟电路24中被延迟而成为延迟差分时钟CKA_DL。由此，延迟控制电路221通过将细相位差分时钟CLK_FINE的占空比在±15％的范围内变更，从而使延迟差分时钟CKA_DL的相位变更±27°。

在通过延迟控制电路221使延迟差分时钟CKA_DL的相位变更±27％的情况下，时钟生成电路1通过细相位控制信号FINE_CT，能够将差分时钟CLKP和CLKN的相位将27°×2为54°的范围控制在64个等级(即，线性拟合约为1°的级别)。在这种情况下，将电压控制振荡电路10的环形振荡器的差分反相电路12的数量设为四个，通过从各差分反相电路12输出相位分别相差45°的差分时钟，从而能够使时钟生成电路1将差分时钟CLKP和CLKN的相位以每1°的方式从1°调整到360°。

在本例中，考虑到余量，将电压控制振荡电路10的环形振荡器的差分反相电路12的数量设为八个，且各差分反相电路12输出相位分别相差22.5°的差分时钟。本例中的时钟生成电路1能够将差分时钟CLKP和CLKN的相位以每1°的方式从1°调整到360°。应予说明，如上所述，差分反相电路12的数量并不限于此，可以设为任意数量。

图11是本发明的一个实施方式的时钟生成电路中的差分延迟控制电路的各种控制信号的时序图。在如该图所示的反相时钟NCLK(1)输入到晶体管TR15和TR16的栅极的情况下，晶体管TR15和TR16将根据可变电阻R1和R2的电阻值得到的延迟时间设置于反相时钟NCLK(1)，作为反相细相位时钟NCLK_FINE(1)输出到逻辑非电路2212。

在可变电阻R1的电阻值大、可变电阻R2的电阻值小的情况下，晶体管TR15和TR16生成该图的虚线所示的反相细相位时钟NCLK_FINE(1)，并将该信号输出到逻辑非电路2212。并且，逻辑非电路2212根据虚线所示的反相细相位时钟NCLK_FINE(1)生成虚线所示的细相位时钟CLK_FINE(1)，并输出到分频电路23。

另一方面，在可变电阻R1的电阻值小、可变电阻R2的电阻值大的情况下，晶体管TR15和TR16生成该图的实线所示的反相细相位时钟NCLK_FINE(1)，并将该信号输出到逻辑非电路2212。并且，逻辑非电路2212根据实线所示的反相细相位时钟NCLK_FINE(1)生成实线所示的细相位时钟CLK_FINE(1)，并输出到分频电路23。

另外，在反相时钟NCLK(2)输入到晶体管TR15’和TR16’的栅极的情况下，晶体管TR15’和TR16’将根据可变电阻R1’和R2’的电阻值得到的延迟时间设置于反相时钟NCLK(2)，作为反相细相位时钟NCLK_FINE(2)输出到逻辑非电路2212’。

在可变电阻R1’的电阻值大、可变电阻R2’的电阻值小的情况下，晶体管TR15’和TR16’生成该图的实线所示的反相细相位时钟NCLK_FINE(2)，并输出到逻辑非电路2212’。并且，逻辑非电路2212’根据实线所示的反相细相位时钟NCLK_FINE(2)生成实线所示的细相位时钟CLK_FINE(2)，并输出到分频电路23。

另一方面，在可变电阻R1’的电阻值小、可变电阻R2’的电阻值大的情况下，晶体管TR15’和TR16’生成该图的虚线所示的反相细相位时钟NCLK_FINE(2)，并输出到逻辑非电路2212’。并且，逻辑非电路2212’根据虚线所示的反相细相位时钟NCLK_FINE(2)生成虚线所示的细相位时钟CLK_FINE(2)，并输出到分频电路23。

图12是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。更具体地说，图12是表示在本发明的一个实施方式的时钟生成电路1的相位控制电路20中，输入到分频电路23的细相位差分时钟CLK_FINE、从分频电路23输出的移位差分时钟CKA_SF和差分时钟CKA以及从延迟电路26输出的差分时钟CKB之间的关系的时序图。

应予说明，在本说明书中，将差分时钟CKA的正向和负向的时钟分别定义为时钟CKA(1)和CKA(2)。另外，将差分时钟CKB的正向和负向的时钟分别定义为时钟CKB(1)和CKB(2)。另外，将移位差分时钟CKA_SF的正向和负向的时钟分别定义为移位时钟CKA_SF(1)和CKA_SF(2)。

参照该图，如果将以预定频率交变的细相位差分时钟CLK_FINE输入到分频电路23，则分频电路23基于正向的细相位时钟CLK_FINE(1)的上升沿而生成交变的差分时钟CKA。另外，分频电路23基于负向的细相位时钟CLK_FINE(2)的上升沿而生成交变的移位差分时钟CKA_SF。

即，分频电路23通过将细相位差分时钟CLK_FINE进行二分频，生成差分时钟CKA和具有相对于差分时钟CKA的相位延迟90°相位的移位差分时钟CKA_SF。

另外，延迟电路26如上所述，对由分频电路23生成的差分时钟CKA设置与细相位控制信号FINE_CT的脉冲宽度对应的预定的延迟时间Δd1和最大与差分时钟CKA的半周期相当的时间的延迟时间Δd2，并生成差分时钟CKB。即，延迟电路26通过对差分时钟CKA设置延迟时间Δd1+Δd2，从而生成具有相对于差分时钟CKA的相位延迟了延迟时间Δd1+Δd2的相位的差分时钟CKB。

图13是表示本发明的一个实施方式的时钟生成电路的脉冲生成电路的一例的示意图。如该图所示，脉冲生成电路27构成为包含例如正向脉冲生成电路271和负向脉冲生成电路271’。

应予说明，在本说明书中，将差分脉冲信号PLS_C的正向和负向的信号分别定义为脉冲信号PLS_C(1)和PLS_C(2)。另外，将差分脉冲信号PLS_D的正向和负向的信号分别定义为脉冲信号PLS_D(1)和PLS_D(2)。另外，向脉冲生成电路27的脉冲宽度端WID(1)和WID(2)分别输入时钟CKB(1)和CKB(2)，向差分输入端CK(1)和CK(2)分别输入时钟CKA(1)和CKA(2)。另外，脉冲生成电路27从差分输出端PC(1)和PC(2)分别输出脉冲信号PLS_C(1)和PLS_C(2)，从差分输出端PD(1)和PD(2)分别输出脉冲信号PLS_D(1)和PLS_D(2)。

正向脉冲生成电路271对输入到差分输入端A(1)的时钟CKA(1)和输入到差分输入端B(1)的时钟CKB(1)进行与非运算，并且对输入到差分输入端A(2)的时钟CKA(2)和输入到差分输入端B(2)的时钟CKB(2)进行或非运算，将该与非运算和该或非运算的结果作为差分脉冲信号PLS_C从差分输出端PC输出。正向脉冲生成电路271构成为包含例如晶体管TR21～TR30。

具体地，正向脉冲生成电路271对从分频电路23输出到差分输入端A(1)的时钟CKA(1)和从延迟电路26输出到差分输入端B(1)的时钟CKB(1)进行与非运算，并将该与非运算的结果作为脉冲信号PLS_C(1)从差分输出端Y(1)输出到选择电路28的输入端A0。另外，正向脉冲生成电路271对从分频电路23输出到差分输入端A(2)的时钟CKA(2)和从延迟电路26输出到差分输入端B(2)的时钟CKB(2)进行或非运算，将该或非运算的结果作为脉冲信号PLS_C(2)从差分输出端Y(2)输出到选择电路28的输入端A0。

由此，正向脉冲生成电路271在差分时钟CKA和CKB的状态均为“1”的情况下生成并输出其状态为“0”的差分脉冲信号PLS_C。另一方面，正向脉冲生成电路271在差分时钟CKA和CKB的状态中至少一个为“0”的情况下生成并输出其状态为“1”的差分脉冲信号PLS_C。

另外，负向脉冲生成电路271’对输入到差分输入端A(1)的时钟CKA(2)和输入到差分输入端B(1)的时钟CKB(2)进行与非运算，并且对输入到差分输入端A(2)的时钟CKA(1)和输入到差分输入端B(2)的时钟CKB(1)进行或非运算，将该与非运算和或非运算的结果作为差分脉冲信号PLS_D从差分输出端PD输出。负向脉冲生成电路271’构成为包含例如晶体管TR21’～TR30’。

具体地，负向脉冲生成电路271’对从分频电路23输出到差分输入端A(1)的时钟CKA(2)和从延迟电路24输出到差分输入端B(1)的时钟CKB(2)进行与非运算，将该与非运算的结果作为脉冲信号PLS_D(1)从差分输出端Y(1)输出到选择电路的输入端A1。另外，负向脉冲生成电路271’对从分频电路23输出到差分输入端A(2)的时钟CKA(1)和从延迟电路24输出到差分输入端B(2)的时钟CKB(1)进行或非运算，并将该或非运算的结果作为脉冲信号PLS_D(2)从差分输出端Y(2)输出到选择电路28的输入端A1。

由此，负向脉冲生成电路271’在差分时钟CKA和CKB的状态均为“0”的情况下，生成并输出其状态为“0”的差分脉冲信号PLS_D。另一方面，负向脉冲生成电路271’在差分时钟CKA和CKB的状态中至少一个为“1”的情况下，生成并输出其状态为“1”的差分脉冲信号PLS_C。

接下来，对正向脉冲生成电路271的构成和晶体管TR21～TR30的动作的详细情况进行说明。应予说明，关于负向脉冲生成电路271’的构成和晶体管TR21’～TR30’的动作的详细情况，除了输入的差分时钟和输出的差分脉冲信号与正向脉冲生成电路271不同之外，均与正向脉冲生成电路271相同，因此省略其说明。

晶体管TR21例如是P型晶体管。具体地，晶体管TR21通过基于时钟CKA(1)控制自身的导通/关断来确定差分输出端Y(1)的电位。另外，就晶体管TR21而言，其漏极与差分输出端Y(1)、晶体管TR22、TR24和TR25的漏极、晶体管TR26的栅极连接，另一方面，源极与电源线VDD连接，此外，栅极与差分输入端A(1)、晶体管TR23的栅极连接。

晶体管TR22例如是N型晶体管。具体地，晶体管TR22通过基于时钟CKB(1)控制自身的导通/关断来确定差分输出端Y(1)的电位。另外，就晶体管TR22而言，其漏极与差分输出端Y(1)、晶体管TR21、TR24和TR25的漏极、晶体管TR26的栅极连接，另一方面，源极与晶体管TR23的漏极连接，此外，栅极与差分输入端B(1)连接。

晶体管TR23例如是N型晶体管。具体地，晶体管TR23通过基于时钟CKA(1)控制自身的导通/关断来确定差分输出端Y(1)的电位。另外，就晶体管TR23而言，其漏极与晶体管TR22的源极连接，另一方面，源极与接地线GND连接，此外，栅极与差分输入端A(1)、晶体管TR21的栅极连接。

晶体管TR24例如是P型晶体管。具体地，晶体管TR24通过基于时钟CKB(1)控制自身的导通/关断来确定差分输出端Y(1)的电位。另外，就晶体管TR24而言，其漏极与差分输出端Y(1)、晶体管TR21、TR22和TR25的漏极、晶体管TR26的栅极连接，另一方面，源极与电源线VDD连接，此外，栅极与差分输入端B(1)连接。

晶体管TR25例如是N型晶体管。具体地，晶体管TR25通过基于差分输出端Y(2)的状态控制自身的导通/关断来确定差分输出端Y(1)的电位。另外，就晶体管TR25而言，其漏极与差分输出端Y(1)、晶体管TR21、TR22和TR24的漏极、晶体管TR26的栅极连接，另一方面，源极与接地线GND连接，此外，栅极与差分输出端Y(2)、晶体管TR26、TR27、TR29和TR30的漏极连接。

晶体管TR26例如是P型晶体管。具体地，晶体管TR26通过基于差分输出端Y(1)的状态控制自身的导通/关断来确定差分输出端Y(2)的电位。另外，就晶体管TR26而言，其漏极与差分输出端Y(2)、晶体管TR27、TR29和TR30的漏极、晶体管TR25的栅极连接，另一方面，源极与电源线VDD连接，此外，栅极与差分输出端Y(1)连接。

晶体管TR27例如是N型晶体管。具体地，晶体管TR27通过基于时钟CKA(2)控制自身的导通/关断来确定差分输出端Y(2)的电位。另外，就晶体管TR27而言，其漏极与差分输出端Y(2)、晶体管TR26、TR29和TR30的漏极、晶体管TR25的栅极连接，另一方面，源极与接地线GND连接，此外，栅极与差分输入端A(2)连接。

晶体管TR28例如是P型晶体管。具体地，晶体管TR28通过基于时钟CKA(2)控制自身的导通/关断来确定差分输出端Y(2)的电位。另外，就晶体管TR28而言，其漏极与晶体管TR29的源极连接，另一方面，源极与电源线VDD连接，此外，栅极与差分输入端A(2)连接。

晶体管TR29例如是P型晶体管。具体地，晶体管TR29通过基于时钟CKB(2)控制自身的导通/关断来确定差分输出端Y(2)的电位。另外，就晶体管TR29而言，其漏极与差分输出端Y(2)、晶体管TR26、TR27和TR30的漏极、晶体管TR25的栅极连接，另一方面，源极与晶体管TR28的漏极连接，此外，栅极与差分输入端B(2)连接。

晶体管TR30例如是N型晶体管。具体地，晶体管TR30通过基于时钟CKB(2)控制自身的导通/关断来确定差分输出端Y(2)的电位。另外，就晶体管TR30而言，其漏极与差分输出端Y(2)、晶体管TR26、TR27和TR29的漏极、晶体管TR25的栅极连接，另一方面，源极与接地线GND连接，此外，栅极与差分输入端B(2)连接。

另外，在正向脉冲生成电路271中，分别基于差分输出端Y(1)的状态控制晶体管TR26，基于差分输出端Y(2)的状态控制晶体管TR25。由此，正向脉冲生成电路271的电流驱动能力在差分输出端Y(1)和Y(2)的状态为分别不同的状态的情况下变得最大，因此，正向脉冲生成电路271以使脉冲信号PLS_C(1)和PLS_C(2)的相位关系接近于相反相位的方式控制该信号的相位关系。

图14是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。更具体地说，图14是表示在本发明的一个实施方式的时钟生成电路1的相位控制电路20中，输入到脉冲生成电路27的差分时钟CKA和CKB与从脉冲生成电路27输出的差分脉冲信号PLS_C和PLS_D之间的关系的时序图。

参照该图，假设通过分频电路23和延迟电路26，以预定频率交变的差分时钟CKA和具有相对于差分时钟CKA延迟了延迟时间Δd1的相位的差分时钟CKB输入到脉冲生成电路27。在这种情况下，将差分时钟CKA的最初的上升和下降的时刻分别定义为t10时刻和t12时刻。另外，将差分时钟CKB的最初的下降和上升的时刻分别定义为t11时刻和t13时刻。

在从t10时刻到t11时刻的期间，分频电路23使差分时钟CKA的状态为“1”并输出该差分时钟。另外，延迟电路26使差分时钟CKB的状态为“1”并输出该差分时钟。并且，脉冲生成电路27基于从分频电路23输出的差分时钟CKA的状态“1”和从延迟电路26输出的差分时钟CKB的状态“1”分别生成其状态为“0”和“1”的差分脉冲信号PLS_C和PLS_D，并将该信号输出到选择电路28。

在从t11时刻到t12时刻的期间，分频电路23使差分时钟CKA的状态为“1”并输出该差分时钟。另外，延迟电路26使差分时钟CKB的状态为“0”并输出该差分时钟。并且，脉冲生成电路27基于从分频电路23输出的差分时钟CKA的状态“1”和从延迟电路26输出的差分时钟CKB的状态“0”生成其状态为“1”的差分脉冲信号PLS_C和PLS_D，并将该信号输出到选择电路28。

在从t12时刻到t13时刻的期间，分频电路23使差分时钟CKA的状态为“0”并输出该差分时钟。另外，延迟电路26使差分时钟CKB的状态为“0”并输出该差分时钟。并且，脉冲生成电路27基于从分频电路23输出的差分时钟CKA的状态“0”和从延迟电路26输出的差分时钟CKB的状态“0”分别生成其状态为“1”和“0”的差分脉冲信号PLS_C和PLS_D，并将该信号输出到选择电路28。

在从t13时刻到t14时刻的期间，分频电路23使差分时钟CKA的状态为“0”并输出该差分时钟。另外，延迟电路26使差分时钟CKB的状态为“1”并输出该差分时钟。并且，脉冲生成电路27基于从分频电路23输出的差分时钟CKA的状态“0”和从延迟电路26输出的差分时钟CKB的状态“1”生成其状态为“1”的差分脉冲信号PLS_C和PLS_D，并将该信号输出到选择电路28。

如上所述，脉冲生成电路27生成从差分时钟CKA的上升的时刻到差分时钟CKB的下降的时刻的期间(即，Δd1[s])其状态为“0”，在除此之外的期间其状态为“1”的差分脉冲信号PLS_C，并将该信号输出到选择电路28。另外，脉冲生成电路27生成从差分时钟CKA的下降的时刻到差分时钟CKB的上升的时刻的期间(即，Δd1[s])其状态为“0”，在除此之外的期间其状态为“1”的差分脉冲信号PLS_D，并将该信号输出到选择电路28。因此，脉冲生成电路27生成的差分脉冲信号PLS_C和PLS_D的关系为差分脉冲信号PLS_D的相位具有相对于差分脉冲信号PLS_C的相位延迟了90°的相位的关系。

图15是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种控制信号的时序图。更具体地说，图15是表示在本发明的一个实施方式的时钟生成电路1的相位控制电路20中，输入到选择电路28的差分脉冲信号PLS_C和PLS_D、延迟差分时钟CKA_DL以及从选择电路28输出的细相位控制信号FINE_CT之间的关系的时序图。

应予说明，在本说明书中，将延迟差分时钟CKA_DL的正向和负向的时钟分别定义为延迟时钟CKA_DL(1)和CKA_DL(2)。另外，将细相位控制信号FINE_CT的正向和负向的信号分别定义为细相位控制信号FINE_CT(1)和FINE_CT(2)。

参照该图，假设通过脉冲生成电路27具有以预定间隔产生的脉冲的差分脉冲信号PLS_C和具有相对于差分脉冲信号PLS_C延迟了90°的相位的差分脉冲信号PLS_D输入到选择电路28，通过延迟电路24，将差分脉冲信号PLS_C和以PLS_D的两倍频率交变的延迟差分时钟CKA_DL输入到选择电路28。在这种情况下，将延迟差分时钟CKA_DL的最初的上升和下降的时刻分别定义为t20时刻和t21时刻。另外，将在t21时刻以后延迟差分时钟CKA_DL最早上升的时刻定义为t22时刻。

在从t20时刻到t21时刻的期间，延迟电路24将其状态为“1”的延迟差分时钟CKA_DL输出到选择电路28的选择端SL。脉冲生成电路27将其状态为“1”的差分脉冲信号PLS_C输出到选择电路28的输入端A0，同时，将在该期间具有其状态在从“1”变为“0”后从“0”变为“1”的脉冲的差分脉冲信号PLS_D输出到选择电路28的输入端A1。选择电路28根据输入到选择端SL的延迟差分时钟CKA_DL的状态“1”选择输入到输入端A1的差分脉冲信号PLS_D，并将该选择的信号作为细相位控制信号FINE_CT而从输出端Y输出到电压控制振荡电路10。

在从t21时刻到t22时刻的期间，延迟电路24将其状态为“0”的延迟差分时钟CKA_DL输出到选择电路28的选择端SL。脉冲生成电路27将在该期间具有其状态在从“1”变为“0”后从“0”变为“1”的脉冲的差分脉冲信号PLS_C输出到选择电路28的输入端A0，并且，将其状态为“1”的差分脉冲信号PLS_D输出到选择电路28的输入端A1。选择电路28根据输入到选择端SL的延迟差分时钟CKA_DL的状态“0”选择输入到输入端A0的差分脉冲信号PLS_C，并将该选择的信号作为细相位控制信号FINE_CT从输出端Y输出到电压控制振荡电路10。

由此，选择电路28在延迟差分时钟CKA_DL的状态为“0”的情况下选择具有其状态在从“1”变为“0”后从“0”变为“1”的脉冲的差分脉冲信号PLS_C，另一方面，在延迟差分时钟CKA_DL的状态为“1”的情况下选择具有其状态在从“1”变为“0”后从“0”变为“1”的脉冲的差分脉冲信号PLS_D。选择电路28生成在延迟差分时钟CKA_DL的周期的一半周期内产生脉冲的细相位控制信号FINE_CT，并将该信号输出到电压控制振荡电路10。

如上所述，脉冲生成电路27和选择电路28构成差分异或电路。如图14和图15所示，可知细相位控制信号FINE_CT的状态成为差分时钟CKA和CKB的异或运算而得到的状态。

图16是本发明的一个实施方式的时钟生成电路中的相位控制电路的各种信号的时序图。具体地，图16是用于估算本发明的一个实施方式的时钟生成电路1调整差分时钟CLKP和CLKN的相位所需要的时间的时钟生成电路1中的相位控制电路20的各种信号的时序图。

应予说明，在该图中，t1时刻～t4时刻和t20时刻分别与图7和图15中相同，因此省略其说明。另外，在该图中，将相位控制电路20为了变更粗相位控制信号CRS_CT的状态所需要的时间定义为crs_set时间。另外，将从粗相位控制信号CRS_CT的状态变更到细相位控制信号FINE_CT中产生脉冲的期间定义为mar期间。另外，将相位控制电路20调整从电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位所需要的时间定义为chg_time变更时间。另外，在该图中，假设差分时钟CLK(参照图9)的频率为1.25[GHz]。

如上所述，延迟差分时钟CKA_DL是通过差分延迟控制电路22对差分时钟CLK设置延迟，分频电路23对其进行二分频，进一步地由延迟电路24对其设置延迟而生成。由此，延迟差分时钟CKA_DL的频率成为差分时钟CLK的频率的一半625[MHz]，延迟差分时钟CKA_DL的周期为1.6[ns]。

由于输出控制电路25基于延迟差分时钟CKA_DL将粗相位设定信号CRS_ST作为粗相位控制信号CRS_CT输出到电压控制振荡电路10，所以变更粗相位控制信号CRS_CT的状态所需要的crs_set时间成为延迟差分时钟CKA_DL的周期1.6[ns]。

由于选择电路28在延迟差分时钟CKA_DL的一半周期内设定脉冲波形的细相位控制信号FINE_CT而输出，所以细相位控制信号FINE_CT的周期成为800[ps]。另外，由于细相位控制信号FINE_CT具有相对于延迟差分时钟CKA_DL最大延迟90°的相位，所以mar期间的长度最大为400[ps]。

如上所述，电压控制振荡电路10在细相位控制信号FINE_CT产生脉冲的时刻进行差分时钟CLKP和CLKN的相位调整。另外，电压控制振荡电路10能够在至多两次的差分时钟CLKP和CLKN的调整中将差分时钟CLKP和CLKN的相位调整为所希望的相位(参照图7)。

考虑到余量，假设电压控制振荡电路10对差分时钟CLKP和CLKN的相位调整需要三次时钟。在这种情况下，差分时钟CLKP和CLKN的相位调整所需要的时间根据(crs_set时间)+(mar期间)+(细相位控制信号FINE_CT产生三次脉冲的期间)而为1.6[ns]+400[ps]+1.6[ns]＝3.6[ns]，因此，时钟生成电路1从开始调整差分时钟CLKP和CLKN的相位之后，最多用3.6[ns]能够完成该相位的调整。

图17是表示本发明的一个实施方式的时钟生成电路中的频率控制电路的一例的示意图。如该图所示，频率控制电路30的构成包含例如相位比较器31、电荷泵电路32、环路滤波器33、电压控制振荡电路34、分频电路35。

相位比较器31将从外部提供的参考时钟CLK_REF与从分频电路35提供的反馈时钟CLK_FEB的相位进行比较，根据比较结果将该时钟之间的相位差作为一对相位误差信号UP和DN输出到电荷泵电路32。

电荷泵电路32将从相位比较器31输出的相位误差信号UP和DN变换为信号电流，将该信号电流作为驱动信号ICP输出到环路滤波器33。

环路滤波器33接收从电荷泵电路32输出的驱动信号ICP，对该信号进行平滑化并变换为信号电位，将变换为信号电位的该信号作为频率控制信号FRQ_CT输出到电压控制振荡电路34和经由输出端OUT输出到电压控制振荡电路10的频率端FRQ。

电压控制振荡电路34接收从环路滤波器33输出的频率控制信号FRQ_CT，并通过以对应于该信号的电位的频率振荡生成时钟CLK_VCO，并将该时钟输出到分频电路35。应予说明，为了使电压控制振荡电路10以与自身的频率相同的频率振荡，电压控制振荡电路34可以为与电压控制振荡电路10相同的电路结构、电路拓扑和/或电路布置。在这种情况下，电压控制振荡电路34的细端FINE和粗端CRS分别固定在预定的状态，电压控制振荡电路34在频率端FRQ处接收从环路滤波器33输出的频率控制信号FRQ_CT，并将时钟CLK_VCO从时钟端CP和CN输出到分频电路35。

分频电路35接收从电压控制振荡电路34输出的时钟CLK_VCO，通过将该时钟CLK_VCO按预定的分频比进行分频而生成反馈时钟CLK_FEB，并将该生成的反馈时钟CLK_FEB输出到相位比较器31。

图18是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路的动作的流程图。参照该图，相位控制电路20首先基于例如来自外部的相位设定要求确定根据该相位设定要求的电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位的调整角度(S1801)。

然后，相位控制电路20基于在步骤S1801的处理中确定的差分时钟CLKP和CLKN的调整角度确定粗相位设定和细相位设定(S1802)。粗相位设定和细相位设定分别基于粗相位和细相位来决定。粗相位是通过粗相位控制信号CRS_CT调整的相位，由以下的式1来计算。另外，细相位是通过细相位控制信号FINE_CT调整的相位，通过从调整角度中减去粗相位来计算。

(粗相位)＝180×ROUNDUP((调整角度)/180)<式1>

其中，式1的ROUNDUP()表示对括号内的值进行舍去小数点以下的运算。

相位控制电路20基于在步骤S1802的处理中确定的粗相位生成粗相位控制信号CRS_CT(S1803)。对于步骤S1803的处理的详细情况将参照图19进行说明。然后，相位控制电路20基于在步骤S1802的处理中确定的细相位，生成细相位控制信号FINE_CT。具体地，相位控制电路20以使差分延迟控制电路22(参照图9和图10)的延迟时间成为与在步骤S1802的处理中计算的细相位对应的延迟时间的方式，在相位设定电路21生成细相位设定信号FINE_ST，并通过将该信号输出到差分延迟控制电路22，从而生成细相位控制信号FINE_CT(S1804)。

相位控制电路20将在步骤S1803和S1804的处理中生成的粗相位控制信号CRS_CT和细相位控制信号FINE_CT输出到电压控制振荡电路10(S1805)。相位控制电路20基于细相位控制信号FINE_CT对各差分反相电路12的输出进行根据对应的粗相位控制信号CRS_CT的控制(S1806)。并且，相位控制电路20通过继续反复(重复)进行解除细相位控制信号FINE_CT和粗相位控制信号CRS_CT对各差分反相电路12的输出的控制、再次执行该控制(S1807)，从而调整电压控制振荡电路10输出的差分时钟CLKP和CLKN的相位，以完成该相位的调整。

图19是用于简要说明本发明的一个实施方式的时钟生成电路中的相位控制电路的动作的流程图，表示图18中的步骤S1803的处理的详细情况。

首先，相位控制电路20基于在步骤S1802的处理中确定的粗相位来确定输出的差分时钟的相位为0°和180°的差分反相电路12的级别(即，基准级)(S1901)。应予说明，对于差分反相电路12的级别，以环形振荡器的最前面一级的差分反相电路12的级别为1，并向差分时钟的传播方向而增加(参照图1)。基准级通过例如以下的式2来计算。

(基准级)＝MOD((粗相位)×(M/180)-1，M)+1<式2>

其中，式2的MOD(x，y)表示进行求出用值y去除值x时的余数的运算。另外，值M表示电压控制振荡电路10中的差分反相电路12的数量。

然后，相位控制电路20对计数值N进行初始化，开始对各差分反相电路12设定粗相位。首先，相位控制电路20判断设定对象的差分反相电路12是否为基准级(S1902)。在相位控制电路20判断设定对象的差分反相电路12为基准级的情况下(S1902的“是”)，以不进行设定对象的差分反相电路12的输出的控制的方式将粗相位设定信号CRS_ST的对应位或信号的状态设定为“非控制”(S1903)，并进入步骤S1913的处理。

另一方面，在相位控制电路20判断为设定对象的差分反相电路12不是基准级的情况下(S1902的“否”)，判断设定对象的差分反相电路12是否为基准级后面的一级(S1904)。在相位控制电路20判断为设定对象的差分反相电路12为基准级后面的一级的情况下(S1904的“是”)，在计数值N上加1(S1905)，并进入步骤S1906的处理。另一方面，在相位控制电路20判断为设定对象的差分反相电路12不是基准级后面的一级的情况下(S1904的“否”)，进入步骤S1906的处理。

相位控制电路20判断设定对象的差分反相电路12是否是从基准级开始计数为奇数的级别(S1906)。在相位控制电路20判断为设定对象的差分反相电路12是从基准级开始计数为奇数的级别的情况下(S1906的“是”)，在计数值N上加1(S1907)，并进入步骤S1908的处理。另一方面，在相位控制电路20判断为设定对象的差分反相电路12不是从基准级开始计数为奇数的一级的情况下(S1906的“否”)，进入步骤S1908的处理。

相位控制电路20判断粗相位是否比180°大(S1908)。在相位控制电路20判断为粗相位比180°大的情况下(S1908的“是”)，在计数值N上加1(S1909)，并进入步骤S1910的处理。另一方面，在相位控制电路20判断为粗相位不比180°大的情况下(S1908的“否”)，进入步骤S1910的处理。

相位控制电路20判断计数值N是否为奇数(S1910)。在相位控制电路20判断为计数值是奇数的情况下(S1910的“是”)，以使设定对象的差分反相电路12的差分输出端op和on的状态分别控制为“1”和“0”的方式，将粗相位设定信号CRS_ST的对应位或信号的状态设定为“正逻辑控制”(S1911)，并进入步骤S1913的处理。另一方面，在相位控制电路20判断计数值N不是奇数的情况下(S1910的“否”)，以使设定对象的差分反相电路12的差分输出端op和on的状态分别控制为“0”和“1”的方式将粗相位设定信号CRS_ST的对应位或信号的状态设定为“负逻辑控制”(S1912)，并进入步骤S1913的处理。

相位控制电路20判断全部差分反相电路12的输出的控制的设定(S1913)是否结束。在相位控制电路20判断为全部差分反相电路12的输出的控制的设定未结束的情况下(S1913的“否”)，进入步骤S1902的处理。另一方面，在相位控制电路20判断为全部差分反相电路12的输出的控制的设定结束的情况下(S1913的“是”)，结束粗相位控制信号CRS_CT的生成的处理。

如上所述，本实施方式的时钟生成电路1由于未在环形振荡器的各差分反相电路12的输出处连接多路复用器，所以以低功耗动作，此外，能够降低多路复用器对电压控制振荡电路10的振荡频率带来的影响而调整差分时钟CLKP和CLKN的相位。另外，本实施方式的时钟生成电路1通过在任意可控制的细相位控制信号FINE_CT中产生脉冲波形的时刻，根据粗相位控制信号CRS_CT来控制各差分反相电路12的输出，能够高精度地调整差分时钟CLKP和CLKN的相位。

上述各实施方式是用于说明本发明的示例，并不旨在将本发明仅限定于这些实施方式。就本发明而言，只要不脱离其主旨就可以以各种方式实施。

例如，在本说明书中公开的方法中，只要其结果不产生矛盾，可以将步骤、动作或功能并行或按不同的顺序实施。所说明的步骤、动作和功能仅作为示例而提供，在不脱离发明的主旨的范围内，步骤、动作和功能中的几个可以省略，另外，可以通过相互结合成为一个，另外，也可以追加其他步骤、动作或功能。

另外，在本说明书中，虽然公开了各种实施方式，但是，也可以将一个实施方式中的特定的特征(技术事项)进行适当改进，同时追加到其他实施方式中，或者与该其他实施方式中的特定的特征调换，这样的方式也包含在本发明的主旨内。

Claims (14)

1.一种时钟生成电路，其特征在于，具备：

电压控制振荡电路，包含环状连接多个差分反相电路的环形振荡器；和

相位控制电路，在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一状态或第二状态，

其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；

属于所述第二组的差分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信号。

2.根据权利要求1所述的时钟生成电路，其特征在于，

所述相位控制电路将属于所述第一组的差分反相电路的输出在所述预定期间控制为第三状态，

属于所述第一组的差分反相电路在所述第三状态下对连接于前一级的差分反相电路的输出进行逻辑非运算，并将该逻辑非运算的结果输出到下一级的差分反相电路。

3.根据权利要求2所述的时钟生成电路，其特征在于，

所述多个差分反相电路还分别具备：

第一反相电路，对输入到第一差分输入端的差分时钟中的一个进行逻辑非运算，并将该逻辑非运算的结果从所述第二差分输出端输出；和

第二反相电路，对输入到第二差分输入端的差分时钟中的另一个进行逻辑非运算，并将该逻辑非运算的结果从所述第一差分输出端输出。

4.根据权利要求2所述的时钟生成电路，其特征在于，

所述多个差分反相电路还分别具备：

第一电流路径，连接在所述第一差分输出端与第一电源线之间；和

第二电流路径，连接在所述第二差分输出端与所述第一电源线之间，

其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第一逻辑信号的情况下导通。

5.根据权利要求2所述的时钟生成电路，其特征在于，

所述多个差分反相电路还分别具备：

第一电流路径，连接在所述第一差分输出端与第二电源线之间；

第二电流路径，连接在所述第二差分输出端与所述第二电源线之间，

其中，所述第一电流路径和第二电流路径在对应的所述差分输出端输出所述第二逻辑信号的情况下导通。

6.根据权利要求1所述的时钟生成电路，其特征在于，

所述相位控制电路在所述预定期间以与所述电压控制振荡电路输出的第一差分时钟的周期成比例的预定的周期将属于所述第二组的差分反相电路的输出控制为所述第一状态或所述第二状态。

7.根据权利要求1所述的时钟生成电路，其特征在于，

所述相位控制电路将具有所述多个差分反相电路的每一个与所述第一状态和所述第二状态之间的对应关系的信息的粗相位控制信号、以及具有所述预定期间的信息的脉冲波形的细相位控制信号输出到所述电压控制振荡电路，

所述电压控制振荡电路在所述细相位控制信号的脉冲波形的上升沿或下降沿，在相当于所述细相位控制信号的脉冲宽度的所述预定期间，将所述多个差分反相电路的输出分别确定为根据所述对应关系的所述第一状态或所述第二状态。

8.根据权利要求7所述的时钟生成电路，其特征在于，

所述相位控制电路具备：

相位设定电路，基于由外部要求的、所述电压控制振荡电路输出的第一差分时钟的相位的调整角度，确定与所述多个差分反相电路的每一个输出的差分时钟的相位差相关的细相位设定；

差分延迟控制电路，将根据所述细相位设定的第一延迟时间设置于第二差分时钟，并作为第三差分时钟输出；

延迟电路，对所述第三差分时钟设置与所述脉冲宽度对应的第二延迟时间，并作为第四差分时钟输出；以及

逻辑电路，生成根据所述第三差分时钟和所述第四差分时钟的所述细相位控制信号，并将所述细相位控制信号输出到所述电压控制振荡电路。

9.根据权利要求8所述的时钟生成电路，其特征在于，

所述相位设定电路基于所述调整角度确定表示比所述细相位设定所表示的相位差大的相位差的粗相位设定，

所述相位控制电路与所述细相位控制信号同步地将所述粗相位设定作为所述粗相位控制信号输出到所述电压控制振荡电路。

10.根据权利要求8所述的时钟生成电路，其特征在于，

所述逻辑电路对所述第三差分时钟和所述第四差分时钟进行异或运算，并将所述异或运算的结果作为所述细相位控制信号输出到所述电压控制振荡电路。

11.根据权利要求9所述的时钟生成电路，其特征在于，

所述相位设定电路将所述多个差分反相电路中与所述调整角度对应的差分反相电路确定为所述第一组，将所述多个差分反相电路中属于所述第一组的差分反相电路以外的差分反相电路确定为所述第二组，

将属于所述第二组的差分反相电路的输出确定为所述第一状态或所述第二状态，并将所述确定的多个差分反相电路的输出的状态作为粗相位设定。

12.根据权利要求11所述的时钟生成电路，其特征在于，

所述相位设定电路将预定的计数值设为0，

所述相位设定电路判断所述调整角度是否为180°以上，在判断为所述调整角度是180°以上的情况下，在所述预定的计数值上加1，

所述相位设定电路判断属于所述第二组的一个差分反相电路是否在所述环形振荡器中位于属于所述第一组的差分反相电路的后级，在判断为所述一个差分反相电路在所述环形振荡器中位于属于所述第一组的差分反相电路的后级的情况下，在所述预定的计数值上加1，

所述相位设定电路判断所述一个差分反相电路是否在所述环形振荡器中从属于所述第一组的差分反相电路开始计数位于奇数的级别，在判断为所述一个差分反相电路在所述环形振荡器中从对应于所述第一组的差分反相电路开始计数位于奇数的级别的情况下，在所述预定的计数值上加1，

所述相位设定电路判断所述预定的计数值是否为奇数，在判断为所述预定的计数值是奇数的情况下，将所述一个差分反相电路的输出确定为所述第一状态，在判断为所述预定的计数值不是奇数的情况下，将所述一个差分反相电路的输出决定为所述第二状态。

13.根据权利要求1所述的时钟生成电路，其特征在于，

为了控制所述环形振荡器的振荡频率，还具备与所述电压控制振荡电路的动作对应的频率控制电路。

14.一种差分时钟的相位的调整方法，其特征在于，所述调整方法是包含环状连接多个差分反相电路的环形振荡器的电压控制振荡电路所输出的差分时钟的相位的调整方法，

包含在预定期间将所述多个差分反相电路中属于第一组的差分反相电路以外的属于第二组的差分反相电路的输出控制为第一状态或第二状态，

其中，属于所述第二组的差分反相电路在所述第一状态下从第一差分输出端输出第一逻辑信号，并且从第二差分输出端输出第二逻辑信号；

属于所述第二组的差分反相电路在所述第二状态下从所述第一差分输出端输出所述第二逻辑信号，并且从所述第二差分输出端输出所述第一逻辑信号。