CN110011643A - 可同步环形振荡器及同步其的方法 - Google Patents

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Abstract

本发明涉及可同步环形振荡器及同步其的方法。环形振荡器包括以环形配置连接的多个逻辑门。多个逻辑门中除了最后一个逻辑门之外，每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入。多个逻辑门中的最后一个逻辑门的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入。多个逻辑门中的逻辑门包括使能输入端，用于接收使能信号，以启用逻辑门并从而启用环形振荡器。多个逻辑门包括至少一个受控逻辑门，受控逻辑门还包括时钟输入端，用于接收时钟信号，以控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。

Description

可同步环形振荡器及同步其的方法
技术领域
本发明总体上涉及可同步环形振荡器，具体地，涉及用标准逻辑门构建的可同步环形振荡器。
背景技术
环形振荡器包括以环路(即，以环形配置)连接的逻辑门或模拟放大器。一个元件的输出连接到下一个元件的输入。奇数个这些部件反相其输入信号。环形振荡器在电子学中有许多用途，可以用作熵源来生成用于信息安全的真随机数。可同步环形振荡器为信息安全应用程序提供了一些优势。例如，当环形振荡器与固定时钟频率同步时，可同步环形振荡器通过在短时间内运行环形振荡器来确保稳定的启动条件。这样，环形振荡器生成已知量的热量，这保证了信息安全中环形振荡器正常运行所需的可预测启动条件。在环形振荡器同步之后，在正常(异步)操作模式下，通过缩短自由运行振荡时间，可以显著降低侧通道泄漏和干扰注入灵敏度。较短的自由运行振荡时间也提高了信息安全应用程序的响应时间和吞吐量。
一种同步环形振荡器的现有解决方案是在环形振荡器中使用运算放大器，并用从时钟信号中获得的窄脉冲驱动运算放大器的非反相输入端。另一种现有解决方案将环形栅极的输入晶体管的接地线连接到由同步信号的脉冲馈送的导线。然而，这些现有的解决方案都不能由集成电路(有时称为芯片)中的标准数字设计工具来布置。
因此，希望有一种考虑了上述至少一些问题以及其他可能的问题的系统和方法。
发明内容
本公开的示例实现方式涉及用集成电路制造工艺的标准组件库中可用的标准逻辑门构建的可同步环形振荡器。与现有解决方案相比，示例实现方式提供了更精确、更稳定、消耗更少功率、成本更低且行为更好理解的可同步环形振荡器。
因此，本公开包括但不限于以下示例实现方式。
一些示例实现方式提供了一种环形振荡器。本公开中涉及的环形振荡器包括：多个逻辑门，以环形配置连接，其中，多个逻辑门中除了最后一个逻辑门以外的每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入，多个逻辑门中的最后一个的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入。多个逻辑门包括至少一个受控逻辑门，受控逻辑门还包括时钟输入端，时钟输入端被配置为接收时钟信号，以控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。多个逻辑门中的逻辑门包括使能输入端，所述使能输入端被配置为接收使能信号，以启用逻辑门并从而启用环形振荡器。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，多个逻辑门包括以环形配置连接的奇数个反相逻辑门，并且其中，至少一个受控逻辑门具有使能输入端，所述使能输入端是被配置为接收时钟信号的时钟输入端。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，至少一个受控逻辑门包括差分缓冲门，所述差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端，非反相输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，反相输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，至少一个受控逻辑门包括三态反相器，三态反相器具有连接到以环形配置的多个逻辑门中的前一个逻辑门的输出的输入端、连接到以环形配置的多个逻辑门的下一个逻辑门的输入端的反相输出端、以及作为时钟输入端的使能输入端。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，至少一个受控逻辑门包括门控D锁存器，门控D锁存器具有数据输入端和使能输入端以及至少反相输出端，数据输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，使能输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者前述示例实现方式的任何组合中，至少一个受控逻辑门包括连接在以环形配置的多个逻辑门的连续逻辑门之间的2:1多路复用器，2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端，所述第一输入端连接到以环形配置的连续逻辑门中的较前一个的输出端，选择器输入端是时钟输入端，并且输出端都连接到以环形配置的连续逻辑门中的较后一个的输入端，并且反馈并连接到2:1多路复用器的第二输入。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，多个逻辑门中的每一个逻辑门引起在环形振荡器内的信号传播中的门延迟，并且时钟信号包括脉冲宽度为由至少一个受控逻辑门引起的门延迟或门延迟的倍数的周期性脉冲串。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，时钟信号具有时钟频率，并且环形振荡器被配置为以时钟频率或时钟频率的倍数的频率振荡。
在任何前述示例实现方式的环形振荡器的一些示例实现方式中，或者在前述示例实现方式的任何组合中，至少一个受控逻辑门是多个受控逻辑门，每个受控逻辑门包括相应的时钟输入端，所述时钟输入端被配置为接收时钟信号，以控制多个受控逻辑门，从而使环形振荡器与时钟信号同步。
一些示例实现方式提供了一种同步环形振荡器的方法。所述方法包括：在环形振荡器的多个逻辑门的逻辑门的使能输入端处，接收使能信号，多个逻辑门以环形配置连接，其中，多个逻辑门中除了最后一个逻辑门之外的每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入，多个逻辑门中的最后一个逻辑门的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入，使能信号启用逻辑门，从而启用环形振荡器；在多个逻辑门的至少一个受控逻辑门的时钟输入端处接收时钟信号；并且使用时钟信号来控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。
通过阅读下面的详细描述以及下面简要描述的附图，本公开的这些和其他特征、方面和优点将变得显而易见。本公开包括本公开中阐述的两个、三个、四个或更多特征或元件的任何组合，而不管这些特征或元件是在本文描述的特定示例实现方式中明确组合还是以其他方式陈述。本公开旨在整体阅读，使得在其任何方面和示例实现方式中，本公开的任何可分离的特征或元件都应该被视为可组合的，除非本公开的上下文清楚地另有规定。
因此，应当理解，提供该简要概述，仅仅是为了总结一些示例实现方式，以便提供对本公开的一些方面的基本理解。因此，应当理解，上述示例实现方式仅仅是示例，不应被解释为以任何方式缩小本公开的范围或精神。从以下结合附图的详细描述中，其他示例实现方式、方面和优点将变得显而易见，附图以示例的方式示出了一些所描述的示例实现方式的原理。
附图说明
如此概括地描述了本公开的示例实现方式，现在将参考附图，附图不一定按比例绘制，其中：
图1示出了根据本公开的示例实现方式的可同步环形振荡器；
图2A、图2B、图2C和图2D示出了根据各种示例实现方式的用于同步环形振荡器的逻辑门；以及
图3是示出根据各种示例实现方式的同步环形振荡器的方法中的各种步骤的流程图。
具体实施方式
现在将在下文中参考附图更全面地描述本公开的一些实现方式，其中，示出了本公开的一些但不是全部实现方式。实际上，本公开的各种实现方式可以以许多不同的形式来体现，并且不应该被解释为限于在本文中阐述的实现方式；相反，提供这些示例实现方式，以便使本公开彻底和完整，并且将向本领域技术人员充分传达本公开的范围。例如，除非另有说明，否则将某物称为第一、第二等不应被解释为暗示特定顺序。此外，某些东西可以被描述为位于某些东西之上(除非另有说明)，也可以相反地位于某些东西之下，反之亦然；类似地，被描述为在某些东西左边的某些东西也可能在右边，反之亦然。相同的附图标记始终表示相同的元件。
本公开的示例实现方式总体上涉及可同步环形振荡器，具体地，涉及用标准逻辑门构建的可同步环形振荡器。环形振荡器可以用作熵源，以生成用于信息安全的真随机数。例如，环形振荡器的输出可以发送到计数器，以通过对预定时间段内的振荡周期进行计数来生成熵值或真随机数。在一些应用中，生成的真随机数可以用作伪随机数生成器的种子，以生成用于计算机系统的安全应用程序的密钥。其他应用程序包括基于环的物理不可克隆功能(PUF)装置或可预测频率的信号生成。
图1示出了根据本公开的示例实现方式的可同步环形振荡器100。在一些示例中，环形振荡器包括以环形配置连接的多个逻辑门，例如，逻辑门101-104，如图所示。在环形配置中，多个逻辑门中除了最后一个逻辑门以外，每个逻辑门的输出都用作多个逻辑门中的下一个逻辑门的输入。例如，如图所示，逻辑门101的输出用作逻辑门102的输入，逻辑门102的输出用作逻辑门103的输入。此外，在环形配置中，多个逻辑门中的最后一个的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入。例如，该系列中最后一个逻辑门104的输出反馈给该系列中的第一逻辑门101并用作其输入。
在一些示例中，多个逻辑门中的逻辑门包括使能输入端，该使能输入端被配置为接收使能信号，以启用逻辑门，从而启用环形振荡器。例如，环形振荡器的第一逻辑门(例如，逻辑门101)还具有使能输入端106，以接收使能信号来开始和停止环形振荡器的振荡。使能输入端可以通过本领域已知的任何方式启动或停止振荡器，包括使用NAND门或NOR门或环形振荡器的逻辑门中的锁存器，其具有启动或停止振荡的输入。使能信号可以提供给逻辑门101-104中的任一个。
在一些示例中，多个逻辑门包括至少一个受控逻辑门。至少一个受控逻辑门包括时钟输入端，所述时钟输入端被配置为接收时钟信号，以控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。例如，如图所示，至少一个受控逻辑门可以是逻辑门103。逻辑门103包括时钟输入端105，该时钟输入端105被配置为接收时钟信号110，以控制逻辑门，从而使环形振荡器100与时钟信号同步。在另一示例中，至少一个受控逻辑门可以是不同的逻辑门，例如，逻辑门101或102。
在一个示例中，时钟信号110可以是窄时钟脉冲。当时钟信号处于逻辑电平1时，时钟信号可以阻止至少一个受控逻辑门(例如，逻辑门103)的输出改变。另一方面，当时钟信号处于逻辑电平0时，受控逻辑门的输出不受时钟信号的影响。
在一个示例中，当处于逻辑电平1的时钟信号110到达受控逻辑门103的输入端时，如果受控逻辑门在时钟信号处于逻辑电平1的整个周期内不切换，则时钟信号不影响受控逻辑门的输出。这是因为如果受控逻辑门不切换，则不阻止输出改变。
另一方面，如果受控逻辑门103在时钟信号110处于逻辑电平1的整个周期期间切换，则阻止受控逻辑门的输出的相应变化。即，进入下一个逻辑门(例如，逻辑门104)的信号保持在前一电平。只有当时钟信号从逻辑电平1变为逻辑电平0时，才允许受控逻辑门的输出到达环中的下一个逻辑门。这样，受控逻辑门的输出与时钟信号的下降沿同步(从逻辑电平1变为逻辑电平0)。在另一示例中，受控逻辑门的输出可以与时钟信号的上升沿(从逻辑电平0变为逻辑电平1)同步。
在一些示例中，多个逻辑门包括以环形配置连接的奇数个反相逻辑门。例如，逻辑门101可以是反相逻辑门，例如，反相器。在另一示例中，逻辑门101、120和103可以是反相逻辑门。至少一个受控逻辑门(例如，逻辑门103)具有作为被配置为接收时钟信号110的时钟输入端105的使能输入端。至少一个受控逻辑门可以是或可以不是反相逻辑门。在一个示例中，受控逻辑门的输出和/或一个或多个输入可以从反相修改为非反相，反之亦然。只要环形振荡器中有奇数个反相逻辑门，环形振荡器100就可以正常工作。
在一些示例中，至少一个受控逻辑门(例如，逻辑门103)包括差分缓冲门(如下图2A所示)，差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端。非反相输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，例如，逻辑门102的输出端。反相输入端是时钟输入端105。反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端，例如，逻辑门104的输入端。
在一些示例中，至少一个受控逻辑门(例如，逻辑门103)包括三态反相器(如下图2B所示)。三态反相器具有连接到以环形配置的多个逻辑门中的前一个逻辑门的输出的输入端。三态反相器还具有连接到以环形配置的多个逻辑门中的下一个逻辑门的输入的反相输出端以及作为时钟输入端105的使能输入端。
在一些示例中，至少一个受控逻辑门(例如，逻辑门103)包括门控D锁存器(如下图2C所示)。门控D锁存器具有数据输入端和使能输入端以及至少一个反相输出端。数据输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端。使能输入端是时钟输入端105。反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端。
在一些示例中，至少一个受控逻辑门(例如，逻辑门103)包括连接在以环形配置的多个逻辑门的连续逻辑门之间的2:1多路复用器(如下图2D所示)。例如，2:1多路复用器可以是逻辑门103的一部分，或者插入在连续逻辑门103和104之间。2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端。第一输入连接到以环形配置的连续逻辑门中的较前一个的输出，例如，逻辑门103的输出端。选择器输入端是时钟输入端。输出连接到以环形配置的连续逻辑门中的较后一个的输入端，例如，逻辑门104的输入端。输出也反馈并连接到2:1多路复用器的第二输入端。
在一些示例中，多个逻辑门中的每一个引起在环形振荡器100内的信号传播的门延迟。时钟信号110包括脉冲宽度为由至少一个受控逻辑门(例如，逻辑门103)引起的门延迟或门延迟的倍数的周期性脉冲串。在一个示例中，如果受控逻辑门103是规则反相逻辑门，则时钟信号的脉冲宽度可以等于反相逻辑门的延迟。在另一示例中，如果受控逻辑门103是非常快的反相逻辑门，则时钟信号的脉冲宽度可以是非常快的反相逻辑门的延迟的2或3倍。在同步时，环形振荡器的振荡信号具有轻微的脉冲宽度相位调制，其等于或小于时钟信号的脉冲宽度。
在一些示例中，时钟信号110具有时钟频率，并且环形振荡器100被配置为以时钟频率或时钟频率的倍数的频率振荡。环形振荡器的自由运行振荡频率受技术限制。例如，在32nm硅上绝缘体(SOI)技术中，环形振荡器的振荡频率可以限为时钟信号的时钟频率的1、2、…、40倍。其他芯片制造技术可能需要稍微不同的最大允许振荡频率。在另一示例中，如果目标是在整个环境条件范围内生成以固定频率比耦合到时钟信号的频率的信号，则可以以低得多的自由运行频率来涉及环形振荡器，例如，时钟信号的时钟频率的至多4倍。
在一些示例中，至少一个受控逻辑门是多个受控逻辑门，每个受控逻辑门包括相应的时钟输入端105，该时钟输入端105被配置为接收时钟信号110，以控制多个受控逻辑门，从而使环形振荡器100与时钟信号同步。例如，多个或所有逻辑门101-104可以包括时钟输入端并接收时钟信号。在一个示例中，时钟信号需要同时到达环形振荡器的多个逻辑门。为了实现这一点，可以使用缓冲器的树形结构将时钟信号分配给多个逻辑门。在这个示例中，除了在每个终端节点处，即，在多个逻辑门中的每一个处，该树的延迟需要是一致的之外，对该树的延迟没有要求。
图2A、图2B、图2C和图2D示出了根据各种示例实现方式的用于同步环形振荡器100的受控逻辑门103。
在一些示例中，受控逻辑门103包括差分缓冲门200，如图2A所示。在这些示例中，差分缓冲门是反相逻辑门。差分缓冲门包括非反相输入端201和反相输入端202、非反相输出端203和反相输出端204。非反相输入端连接到环中多个逻辑门中的前一个逻辑门的输出端，例如，逻辑门102的输出端。反相输入端是时钟输入端105，以接收时钟信号110。非反相输出端可以是浮置的。反相输出端连接到多个逻辑门中的下一个逻辑门的输入端，例如，逻辑门104的输入端。在另一示例中，差分缓冲门没有非反相输出端。
在一个示例中，如果在反相输入端202处接收的时钟信号110处于逻辑电平1或接近电源电压，则下一个逻辑门104不会对差分缓冲门200的反相输出端204上的任何变化做出反应。如果在反相输入端处接收的时钟信号处于逻辑电平0或接近地的电压电平，则环形振荡器100正常运行。因此，将差分缓冲门200的反相输入端连接到短脉冲的时钟信号，使环形振荡器与时钟信号的下降沿同步。在这个示例中，在一个或多个逻辑门(可能不是受控逻辑门)引入额外的同步延迟，这将切换到最接近时钟脉冲。环形振荡器的其他逻辑门可能不受影响。
在一些示例中，受控逻辑门103包括三态反相器210，如图2B所示。在这些示例中，三态反相器包括连接到环中多个逻辑门中的前一个逻辑门的输出端(例如，逻辑门102的输出端)的输入211端。三态反相器还包括连接到多个逻辑门中的下一个逻辑门的输入端(例如，逻辑门104的输入)的反相输出端212。三态反相器还包括使能输入端213，该使能输入端是接收时钟信号110的时钟输入端105。接收到的时钟信号可以反相，以获得信号ENb 214，来驱动三态反相器。
在一个示例中，当接收到的时钟信号110处于逻辑电平1时，ENb 214处于逻辑电平0，反相输出端212处于高阻抗和浮置状态。在这种情况下，如果时钟信号包括足够短的脉冲，则下一个逻辑门104的输入电容没有时间放电，因此，下一个逻辑门104保持其先前的导通/断开状态。另一方面，当接收到的时钟信号处于逻辑电平0时，ENb处于逻辑电平1，三态反相器的行为类似于常规反相器。在这种情况下，反相输出端直接连接到下一个逻辑门104的输入端。因此，将三态反相器210的使能输入端213连接到短脉冲的时钟信号，使环形振荡器100与时钟信号的下降沿同步。在这个示例中，在一个或多个逻辑门(可能不是受控逻辑门)处引入额外的同步延迟，这将切换到最接近时钟脉冲。环形振荡器的其他逻辑门可能不受影响。
在一些示例中，受控逻辑门103包括门控D锁存器220，如图2C所示。在这些示例中，门控D锁存器是反相逻辑门。门控D锁存器包括数据输入端221和使能输入端222、反相输出端223以及非反相输出端224。数据输入端连接到环中多个逻辑门中的前一个逻辑门的输出端，即，逻辑门102的输出端。使能输入端是接收时钟信号110的时钟输入端105。反相输出端连接到环中多个逻辑门的下一个逻辑门的输入端，例如，逻辑门104的输入端。非反相输出端可以是浮置的。
在一个示例中，如表225所示，当使能输入端222(E)处于逻辑电平0时，反相输出端223锁存，并且不对数据输入端221(D)上的任何变化做出反应。另一方面，当使能输入端(E)处于逻辑电平1时，反相输出端与常规反相器一样具有数据输入端(D)的反相值。因此，将门控D锁存器220的使能输入端连接到短脉冲的时钟信号，使环形振荡器100与时钟信号的上升沿同步。在这个示例中，门控D锁存器可以代替环形振荡器100中的常规反相器。门控D锁存器的优点在于，已经优化，很少达到亚稳态，因此产生更清晰的频谱。
在一些示例中，受控逻辑门103包括2:1多路复用器230或240，如图2D所示。2:1多路复用器连接在环中多个逻辑门的连续逻辑门之间。例如，2:1多路复用器可以是逻辑门103的一部分，或者插入在连续逻辑门103和104之间。2:1多路复用器230具有第一输入端231和第二输入端232、选择器输入端233以及输出端234。第一输入连接到环中连续逻辑门中的较前一个的输出端，例如，逻辑门103的输出端。选择器输入端是时钟输入端105。所述输出端连接到环中连续逻辑门中的较后一个的输入端，例如，逻辑门104的输入端。输出端也反馈并连接到2:1多路复用器的第二输入端。
类似地，2:1多路复用器240具有第一输入端241和第二输入端242、选择器输入端243和输出端244。第一输入端、第二输入端、选择器输入端和输出端可以类似于2:1多路复用器230来设置。
在一个示例中，对于2:1多路复用器230，当选择器输入端233处于逻辑电平1时，2:1多路复用器变成锁存器，并且输出端234与第二输入端232相同。在这种情况下，保持输出的当前电平，并且阻止在第一输入端231上的任何变化的影响。另一方面，当选择器输入端处于逻辑电平0时，允许第一输入以最多时钟脉冲的宽度的延迟传播到输出。即，环形振荡器100正常工作。因此，将2:1多路复用器230的选择器输入端连接到短脉冲的时钟信号，使环形振荡器100与时钟信号的下降沿同步。类似地，2:1多路复用器240可用于使环形振荡器与时钟信号的下降沿同步。
可同步环形振荡器100中使用的差分缓冲门200、三态反相器210、门控D锁存器220或2:1多路复用器230或240可以在集成电路制造工艺的标准组件库中获得。因此，与现有解决方案相比，可同步环形振荡器更精确、更稳定、成本更低、行为更好理解。
图3是示出根据各种示例实现方式的同步环形振荡器100的方法300中的各种步骤的流程图。在方框301，该方法包括在环形振荡器的多个逻辑门101-104的逻辑门的使能输入端106处接收使能信号。多个逻辑门以环形配置连接。多个逻辑门中除了最后一个逻辑门之外，每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入。多个逻辑门中的最后一个逻辑门的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入。使能信号启用逻辑门，从而启用环形振荡器。在方框302，该方法包括在多个逻辑门中的至少一个受控逻辑门103的时钟输入端105处接收时钟信号110。在方框303，该方法包括使用时钟信号来控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。
在一些示例中，该方法可以包括用于安全应用程序的方框304-310。在方框304，该方法包括在预定时间段内运行或操作环形振荡器。在方框305，该方法包括通过去除使能信号来禁用环形振荡器。在方框306，该方法包括停止或去除时钟信号。在方框307，该方法包括等待预定时间段。在方框308，该方法包括在没有时钟信号的情况下以自由运行(非同步)模式重新启动环形振荡器。在方框309，该方法包括等待预定时间段。在方框310，该方法包括获得输出信号的样本或读取计数振荡周期的计数器，以获得安全应用程序所需的数据(例如，真随机数)。在方框310之后，该方法可以根据需要从方框307或309重复。
可同步环形振荡器100可用于生成已知和可控的热量，并强制实现可预测的电路温度。环形振荡器与稳定的时钟信号同步，以避免不可预测的振荡频率问题，这可能是频率和相应管芯温度的多重平衡的结果，这是由于门延迟与管芯温度的非单调相关性。可同步环形振荡器也可用于构建倍频器信号发生器。在这些信号发生器设计中，时钟信号周期性地调整振荡信号的相位。得到的相位同步确保时钟信号的频率和环形振荡器的频率之比保持稳定。同步振荡器跟随时钟信号的小频率变化，因此，通过调制时钟相位或频率，可以在得到的振荡信号中实现相位和频率调制。多个可同步环形振荡器可以与同一时钟信号同步，因此，信号发生器可以生成多个稳定信号。多个稳定信号中的每一个都可以用与时钟信号相同的方式调制，但是载波频率不同。
该部分描述了本公开的系统和方法的额外方面和特征，这些方面和特征不限于作为一系列段落呈现，为了清楚和高效，其中的一些或全部段落可以字母数字表示。
A1.一种环形振荡器，包括：
多个逻辑门，以环形配置连接，其中，多个逻辑门中除了最后一个逻辑门以外的每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入，多个逻辑门中的最后一个逻辑门的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入，多个逻辑门中的逻辑门包括使能输入端，使能输入端被配置为接收使能信号，以启用逻辑门，从而启用环形振荡器，
其中，多个逻辑门包括至少一个受控逻辑门，所述受控逻辑门还包括时钟输入端，时钟输入端被配置为接收时钟信号，以控制至少一个受控逻辑门，从而使环形振荡器与所述时钟信号同步。
A2.根据段落A1所述的环形振荡器，其中，所述多个逻辑门包括以环形配置连接的奇数个反相逻辑门，并且
其中，至少一个受控逻辑门具有使能输入端，使能输入端是被配置为接收时钟信号的时钟输入端。
A3.根据段落A1所述的环形振荡器，其中，至少一个受控逻辑门包括差分缓冲门，差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端，非反相输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，反相输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端。
A4.根据段落A1所述的环形振荡器，其中，至少一个受控逻辑门包括三态反相器，三态反相器具有连接到以环形配置的多个逻辑门中的前一个逻辑门的输出的输入、连接到以环形配置的反相逻辑门中的下一个反相逻辑门的输入端的反相输出端、以及作为时钟输入端的使能输入端。
A5.根据段落A1所述的环形振荡器，其中，至少一个受控逻辑门包括门控D锁存器，门控D锁存器具有数据输入端和使能输入端端以及至少反相输出端，数据输入连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，使能输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端。
A6.根据段落A1所述的环形振荡器，其中，至少一个受控逻辑门包括连接在以环形配置的多个逻辑门的连续逻辑门之间的2:1多路复用器，2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端，所述第一输入端连接到以环形配置的连续逻辑门中的较前一个的输出端，选择器输入端是时钟输入端，并且输出端都连接到以环形配置的连续逻辑门中的较后一个的输入端，并且反馈并连接到2:1多路复用器的第二输入端。
A7.根据段落A1所述的环形振荡器，其中，多个逻辑门中的每一个逻辑门引起在环形振荡器内的信号传播的门延迟，并且时钟信号包括脉冲宽度为由至少一个受控逻辑门引起的门延迟或门延迟的倍数的周期性脉冲串。
A8.根据段落A1所述的环形振荡器，其中，时钟信号具有时钟频率，并且环形振荡器被配置为以时钟频率或所述时钟频率的倍数的频率振荡。
A9.根据段落A1所述的环形振荡器，其中，至少一个受控逻辑门是多个受控逻辑门，每个受控逻辑门包括相应的时钟输入端，时钟输入端被配置为接收时钟信号，以控制多个受控逻辑门，从而使环形振荡器与时钟信号同步。
B10.一种同步环形振荡器的方法，包括：
在环形振荡器的多个逻辑门的逻辑门的使能输入端处接收使能信号，多个逻辑门以环形配置连接，其中，所述多个逻辑门中除了最后一个逻辑门以外的每个逻辑门的输出用作多个逻辑门中的下一个逻辑门的输入，多个逻辑门中的最后一个逻辑门的输出反馈给多个逻辑门中的第一个逻辑门，并用作其输入，使能信号启用逻辑门，从而启用环形振荡器；
在多个逻辑门的至少一个受控逻辑门的时钟输入端处接收时钟信号；并且
使用时钟信号来控制至少一个受控逻辑门，从而使环形振荡器与时钟信号同步。
B11.根据段落B10所述的方法，其中，多个逻辑门包括以环形配置连接的奇数个反相逻辑门，至少一个受控逻辑门具有作为时钟输入端的使能输入端，并且其中，接收时钟信号包括在使能输入端处接收时钟信号。
B12.根据段落B10所述的方法，其中，至少一个受控逻辑门包括差分缓冲门，差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端，非反相输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，反相输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端部，并且其中，接收时钟信号包括在反相输入端处接收时钟信号。
B13.根据段落B10所述的方法，其中，至少一个受控逻辑门包括三态反相器，三态反相器具有连接到以环形配置的多个逻辑门中的前一个逻辑门的输出的输入端、连接到以环形配置的多个逻辑门的下一个逻辑门的输入端的反相输出端、以及作为时钟输入端的使能输入端，并且其中，接收时钟信号包括在使能输入端处接收时钟信号。
B14.根据段落B10所述的方法，其中，至少一个受控逻辑门包括门控D锁存器，门控D锁存器具有数据输入端和使能输入端以及至少反相输出端，数据输入端连接到以环形配置的多个逻辑门中的前一个逻辑门的输出端，使能输入端是时钟输入端，并且反相输出端连接到以环形配置的多个逻辑门中的下一个逻辑门的输入端，并且其中，接收时钟信号包括在使能输入端处接收时钟信号。
B15.根据段落B10所述的方法，其中，至少一个受控逻辑门包括连接在以环形配置的多个逻辑门的连续逻辑门之间的2:1多路复用器，2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端，第一输入端连接到以环形配置的连续逻辑门中的较前一个的输出端，选择器输入端是时钟输入端，并且输出都连接到以环形配置的连续逻辑门中的较后一个的输入端，并且反馈并连接到所述2:1多路复用器的第二输入端，并且其中，接收时钟信号包括在选择器输入端处接收时钟信号。
B16.根据段落B10所述的方法，其中，所述多个逻辑门中的每一个逻辑门引起在所述环形振荡器内的信号传播的门延迟，并且时钟信号包括脉冲宽度为由至少一个受控逻辑门引起的门延迟或门延迟的倍数的周期性脉冲串。
B17.根据段落B10所述的方法，其中，时钟信号具有时钟频率，并且所述方法还包括以时钟频率或所述时钟频率的倍数的频率振荡环形振荡器。
B18.根据段落B10所述的方法，其中，至少一个受控逻辑门是多个受控逻辑门，每个受控逻辑门包括相应的时钟输入端，其中，接收时钟信号包括在多个受控逻辑门的相应时钟输入端处接收时钟信号，并且其中，使用时钟信号包括使用时钟信号来控制多个受控逻辑门，从而使环形振荡器与时钟信号同步。
受益于前述描述和相关附图中给出的教导，本公开所属领域的技术人员将会想到在本文中阐述的本公开的许多修改和其他实现方式。因此，应当理解，本公开不限于所公开的具体实现方式，并且修改和其他实现方式旨在包括在所附权利要求的范围内。此外，尽管前面的描述和相关联的附图在元件和/或功能的某些示例组合的上下文中描述了示例实现方式，但是应当理解，在不脱离所附权利要求的范围的情况下，可以通过替代实现方式来提供元件和/或功能的不同组合。在这点上，例如，也可以预期与上面明确描述的元件和/或功能不同的元件和/或功能的组合，如在一些所附权利要求中所阐述的。尽管在本文中使用了特定术语，但是这些术语仅在一般和描述性的意义上使用，而不是出于限制的目的。

Claims (15)

1.一种环形振荡器，包括：
多个逻辑门，以环形配置连接，其中，所述多个逻辑门中的除了最后一个逻辑门之外的每个逻辑门的输出用作所述多个逻辑门中的下一个逻辑门的输入，所述多个逻辑门中的最后一个逻辑门的输出反馈至所述多个逻辑门中的第一个逻辑门并用作该第一个逻辑门的输入，所述多个逻辑门中的逻辑门包括使能输入端，所述使能输入端被配置为接收使能信号，以启用逻辑门并从而启用环形振荡器，
其中，所述多个逻辑门包括至少一个受控逻辑门，所述受控逻辑门还包括时钟输入端，所述时钟输入端被配置为接收时钟信号，以控制所述至少一个受控逻辑门并从而使所述环形振荡器与所述时钟信号同步。
2.根据权利要求1所述的环形振荡器，其中，所述多个逻辑门包括以环形配置连接的奇数个反相逻辑门，并且
其中，所述至少一个受控逻辑门具有作为被配置为接收时钟信号的所述时钟输入端的使能输入端。
3.根据权利要求1所述的环形振荡器，其中，所述至少一个受控逻辑门包括差分缓冲门，所述差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端，所述非反相输入端连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出端，所述反相输入端是所述时钟输入端，并且所述反相输出端连接到以环形配置的所述多个逻辑门中的下一个逻辑门的输入端。
4.根据权利要求1所述的环形振荡器，其中，所述至少一个受控逻辑门包括三态反相器，所述三态反相器具有连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出端的输入端、连接到以环形配置的多个逻辑门中的下一个反相逻辑门的输入端的反相输出端、以及作为时钟输入端的使能输入端。
5.根据权利要求1所述的环形振荡器，其中，所述至少一个受控逻辑门包括门控D锁存器，所述门控D锁存器具有数据输入端和使能输入端以及至少反相输出端，所述数据输入端连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出端，所述使能输入端是所述时钟输入端，并且所述反相输出端连接到以环形配置的所述多个逻辑门中的下一个逻辑门的输入端。
6.根据权利要求1所述的环形振荡器，其中，所述至少一个受控逻辑门包括连接在以环形配置的所述多个逻辑门的连续逻辑门之间的2:1多路复用器，所述2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端，所述第一输入端连接到以环形配置的所述连续逻辑门中的较前一个的输出端，所述选择器输入端是时钟输入端，并且输出端都连接到以环形配置的所述连续逻辑门中的较后一个的输入端，并且反馈并连接到所述2:1多路复用器的第二输入端。
7.根据权利要求1所述的环形振荡器，其中，所述多个逻辑门中的每一个逻辑门引起在所述环形振荡器内的信号传播的门延迟，并且所述时钟信号包括脉冲宽度为由所述至少一个受控逻辑门引起的门延迟或门延迟的倍数的周期性脉冲串。
8.根据权利要求1所述的环形振荡器，其中，所述时钟信号具有时钟频率，并且所述环形振荡器被配置为以所述时钟频率或所述时钟频率的倍数的频率振荡。
9.根据权利要求1-8中任一项所述的环形振荡器，其中，所述至少一个受控逻辑门是多个受控逻辑门，每个受控逻辑门包括相应的时钟输入端，所述时钟输入端被配置为接收时钟信号，以控制所述多个受控逻辑门，从而使所述环形振荡器与所述时钟信号同步。
10.一种同步根据权利要求1-9中任一项所述的环形振荡器的方法，包括：
在所述环形振荡器的多个逻辑门的逻辑门的使能输入端处，接收使能信号，所述多个逻辑门以环形配置连接，其中，所述多个逻辑门中的除了最后一个逻辑门之外的每个逻辑门的输出用作所述多个逻辑门中的下一个逻辑门的输入，所述多个逻辑门中的最后一个逻辑门的输出反馈给所述多个逻辑门中的第一个逻辑门，并用作该第一个逻辑门的输入，所述使能信号启用逻辑门并从而启用环形振荡器；
在所述多个逻辑门的至少一个受控逻辑门的时钟输入端处，接收时钟信号；并且
使用时钟信号来控制所述至少一个受控逻辑门，从而使所述环形振荡器与所述时钟信号同步。
11.根据权利要求10所述的方法，其中，所述多个逻辑门包括以环形配置连接的奇数个反相逻辑门，所述至少一个受控逻辑门包括作为时钟输入端的使能输入端，并且其中，接收所述时钟信号包括在所述使能输入端处接收所述时钟信号。
12.根据权利要求10所述的方法，其中，所述至少一个受控逻辑门包括差分缓冲门，所述差分缓冲门具有非反相输入端和反相输入端以及至少反相输出端，所述非反相输入端连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出端，所述反相输入端是时钟输入端，并且所述反相输出端连接到以环形配置的所述多个逻辑门中的下一个逻辑门的输入端，并且其中，接收所述时钟信号包括在所述反相输入端处接收所述时钟信号。
13.根据权利要求10所述的方法，其中，所述至少一个受控逻辑门包括三态反相器，所述三态反相器具有连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出的输入端、连接到以环形配置的所述多个逻辑门中的下一个逻辑门的输入的反相输出端、以及作为时钟输入端的使能输入端，并且其中，接收所述时钟信号包括在所述使能输入端处接收所述时钟信号。
14.根据权利要求10所述的方法，其中，所述至少一个受控逻辑门包括门控D锁存器，所述门控D锁存器具有数据输入端和使能输入端以及至少反相输出端，所述数据输入端连接到以环形配置的所述多个逻辑门中的前一个逻辑门的输出端，所述使能输入端是时钟输入端，并且所述反相输出端连接到以环形配置的所述多个逻辑门中的下一个逻辑门的输入端，并且其中，接收所述时钟信号包括在所述使能输入端处接收所述时钟信号。
15.根据权利要求10所述的方法，其中，所述至少一个受控逻辑门包括连接在以环形配置的所述多个逻辑门的连续逻辑门之间的2:1多路复用器，所述2:1多路复用器具有第一输入端和第二输入端、选择器输入端以及输出端，所述第一输入端连接到以环形配置的所述连续逻辑门中的较前一个的输出端，所述选择器输入端是时钟输入端，并且所述输出端都连接到以环形配置的所述连续逻辑门中的较后一个的输入端，并且反馈并连接到所述2:1多路复用器的第二输入端，并且其中，接收所述时钟信号包括在选择器输入处接收所述时钟信号。
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