CN103633975A - 环形振荡器定时器电路 - Google Patents

环形振荡器定时器电路 Download PDF

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Abstract

一种环形振荡器定时器电路能够包括以闭环链中连接的延迟级的级联组合所设置的多个电气组件。定时器电路能够在接收启动信号之后的可编程数量的门延迟之后开始振荡。在一些示例中，门延迟的数量能够编程为分数值。在其它示例中，环形振荡器定时器电路能够包括具有电耦合到重置组件的输出的输入的计数器。

Description

环形振荡器定时器电路
相关申请的交叉引用
本申请要求2012年8月20日提交的美国临时专利申请序号61／691116的权益，通过引用将其完全结合到本文中。
技术领域
一般来说，本公开涉及与示波器配合使用的定时器电路。具体来说，描述能够以最小分辨时间和更快重置间隔来编程的定时器电路。
背景技术
已知定时器电路对于其中采用它们的应用的范围不是完全令人满意的。例如，现有定时器电路不能够对于分数时间延迟来编程。另外，常规定时器电路通常具有长重置间隔。
至今，示波器中的最多使用的高级触发模式是Glitch或脉冲宽度触发模式，其中输入脉冲基于其宽度与一个或多个参考定时器相比来取得触发事件的资格。使用参考定时器电路的这些触发模式的关键性能参数是最小定时器设定和最小定时器重置间隔。对较高比特率的增加需求已将下一代定时器电路要求驱使为大约比当前设计要快九倍。
与解决这些问题相关的参考文献的示例能够见于下列美国专利参考文献：美国专利6515550、美国专利5355097、美国公开2008／0001677和美国公开2006／0232346。但是，这些参考文献的每个遭受下列缺点的一个或多个：缓慢电路重置时间以及不能将电路编程用于分数时间延迟。
因此，存在提升已知定时器电路的设计以及对其进行改进的定时器电路的需要。下面论述与本领域存在的需要相关的新的有用定时器电路的示例。
发明内容
所公开技术的实施例一般包括用于改进环形振荡器定时器电路的系统和装置。实施例可包括以闭环链中连接的延迟级的级联组合所设置的复用器、“与非”门或者“或非”门。某些实施例还可包括用于长期延迟的计数器以及允许定时器电路对于时钟周期的分数周期来编程的多个分数复用器。
附图说明
图1A示出按照所公开技术的某些实施例的环形振荡器定时器电路的第一实施例的示意图。
图1B示出图1A所示的环形振荡器定时器电路的时序图。
图2示出按照所公开技术的某些实施例、包括计数器的环形振荡器定时器电路的第二实施例的示意图。
图3示出按照所公开技术的某些实施例、包括多个分数复用器的环形振荡器定时器电路的第三实施例的示意图。
图4示出按照所公开技术的某些实施例的环形振荡器定时器电路的第四实施例的示意图。
图5示出按照所公开技术的某些实施例的环形振荡器定时器电路的第五实施例的示意图。
具体实施方式
通过结合附图查阅以下具体实施方式，所公开的定时器电路将变得更好理解。具体实施方式和附图只提供本文所述的各种发明的示例。本领域的技术人员将会理解，所公开的示例可经过改变、修改和变更，而没有背离本文所述本发明的范围。许多变化可预期用于不同应用和设计考虑因素。在以下具体实施方式通篇中，提供各种定时器电路的示例。示例中的相关特征在不同示例中也许相同、相似或者相异。
实施例一般包括具有产生振荡器信号的输出的相位可启动环形振荡器。环形振荡器通常包括按照使得它们共同形成闭环的方式来进行电耦合的例如复用器或逻辑门等的一系列电气组件。
按照实施例，环形振荡器一般具有接收用于控制从静态开始振荡的启动控制信号的第一输入，以及还具有接收控制数据的第二输入，该控制数据控制静态期间在输出处的预定信号电平的生成并且从一组预定可选择初始门延迟来选择振荡器信号的初始门延迟。响应启动信号，振荡器继续在输出对于所选门延迟时间来生成预定信号电平，并且此后开始振荡。
如下面所述，环形振荡器可包括各种类型的逻辑元件或者其它电气组件，例如“与非”门、“或非”门、复用器或者它们的任何适当组合。另外，环形振荡器还可包括至少一个反相级。对于包括多个反相级的实施例，一般将存在奇数的反相级。
参照图1A，现在将描述定时器电路10的第一示例。定时器电路10包括以延迟级的级联组合所设置并且以闭环链所连接-另外称作环形振荡器配置-的第一复用器16(MUX F)、第二复用器24(MUX E)、第三复用器32(MUX D)、第四复用器40(MUX C)、第五复用器48(MUX B)和第六复用器56(MUX A)。定时器电路10用于提供与多种不同示波器触发模式配合使用的可编程定时器。
继续参照图1A，第一MUX F16还包括反相输入18、配置成接收第一逻辑电平输入的第二输入20(F)、公共启动输入64和输出22。第二MUX E24还包括电耦合到MUX F16的输出22的第一输入26、配置成接收第二逻辑电平输入的第二输入28(E)、公共启动输入64和输出30。第三MUX D32还包括电耦合到MUX E24的输出30的第一输入34、配置成接收第三逻辑电平输入的第二输入36(D)、公共启动输入64和输出38。第四MUX C40还包括电耦合到MUX D32的输出38的第一输入42、配置成接收第四逻辑电平输入的第二输入44(C)、公共启动输入64和输出46。第五MUX B48还包括电耦合到MUX C40的输出46的第一输入50、配置成接收第五逻辑电平输入的第二输入52(B)、公共启动输入64和输出54。第六MUX A56还包括电耦合到MUX B48的输出54的第一输入58、配置成接收第六逻辑电平输入的第二输入60(A)、公共启动输入64和输出62。MUX B48的输出54电耦合66到MUX F16的反相输入18。另外，MUX A56的输出62是被发送以供与数字示波器的其它区域配合使用的振荡器输出信号(OSC.0UT)68。
备选地，定时器电路可配置有超过图1A中示为级联在一起的五个复用器的附加复用器。此外，定时器电路还可配置有比图1A中示为级联在一起的五个复用器要少的复用器。
来看图1B，现在将描述定时器电路10的操作。单个控制信号(RUN)64用于启动、停止和重置定时器电路10，因为MUX A56至MUX F16中的每个的公共输入64的每个电耦合到RUN信号64。当RUN信号64处于高逻辑电平时，定时器电路10将进行振荡，因为MUX E24至MUX B48的每个第一输入(26、34、42、50)分别电耦合到MUX F16至MUX C40的输出(22、30、38、46)。此外，MUX B48的输出54电耦合到MUX F16的反相输入18，以便满足环形配置。
随后，当RUN信号64处于低逻辑电平时，定时器电路10将重置到预定状态，因为MUX F16至MUX A56中的每个这时正分别监测其第二输入(20、28、36、44、52、60)。此外，MUXF16至MUX A56中的每个能够分别在其第二输入(20、28、36、44、52、60)接收单独编程的逻辑电平输入。
随后，当RUN信号64处于高逻辑电平时，使定时器电路10的第一上升沿出现在振荡器输出68的延迟时间与定时器电路10的预置状态相关。通过环形配置的MUX B48至MUX F16(48、40、32、24、16)的全部五个第二输入(52、44、36、28、20)分别编程为高逻辑电平，振荡器输出68在RUN信号64处于高逻辑电平之后的一个门延迟将处于高逻辑电平。
但是，如果例如MUX A56和MUX B48的第二输入(60、52)分别编程为低逻辑电平，并且MUX C40至MUX F16的第二输入(44、36、28、20)分别编程为高逻辑电平，则振荡器输出68在RUN信号64处于高逻辑电平之后的两个门延迟将处于高逻辑电平。这个定时模式对于预期的每个附加延迟能够向前传送出定时器电路10，如图1B所示。此外，如果每个门延迟的时长大约为10微微秒，并且对于这个实施例中的五个复用器／级，则定时器电路10将以大约10微微秒的定时器分辨率进行操作，以大约100微微秒的周期覆盖100微微秒范围。
来看图2，现在将描述定时器电路110的第二示例。定时器电路110包括许多与定时器电路10相似或相同的特征。定时器电路110包括以延迟级的级联组合所设置并且以闭环链166所连接-另外称作环形振荡器配置-的第一复用器116(MUX F)、第二复用器124(MUXE)、第三复用器132(MUX D)、第四复用器140(MUX C)、第五复用器148(MUX B)和第六复用器156(MUX A)。
定时器电路110还包括计数器170。计数器170电耦合到MUX A156的输出162。还将RUN信号164作为低电平有效重置信号来提供作为对计数器170的输入，并且用于将计数器以及环形振荡器置于已知初始状态。对计数器170的控制输入171用于控制这个初始状态。
如前面所述，因为定时器电路110还具有五个复用器／级，所以它还将具有10微微秒分辨率；但是，通过计数器170这时电耦合到输出162，计数器170能够用于提供具有相同10微微秒分辨率的任意更长定时器值。
来看图3，现在将描述定时器电路210的第三示例。定时器电路210包括以延迟级的级联组合所设置并且以闭环链所连接一另外称作环形振荡器配置-的第一复用器216(MUX F)、第二复用器224(MUX E)、第四复用器240(MUX C)、第五复用器248(MUX B)和第六复用器256(MUX A)。定时器电路210还包括多个分数复用器(274、282、290、298、306)、注入复用器231、测试复用器314、注入数模转换器(DAC)233和细调电压DAC322。
多个分数复用器(274、282、290、298、306)可用于改进低于一个门延迟的10微微秒最小分辨时间。另外，注入复用器231在功能上与MUX F216至MUX B248相同地进行操作，其中具有一个附加特征：它具有信号注入能力。注入复用器231包括第一输入234、注入输入272、第三输入236、第四输入235和输出238。下面将详细描述相对于定时器电路210中的其它组件的对注入复用器231的附加输入。
MUX274包括第一输入276(F)、公共第二输入326、控制位输入278以及电耦合到MUX F216的第二输入220的输出280。MUX282包括第一输入284(E)、公共第二输入326、控制位输入286以及电耦合到MUX E224的第二输入229的输出288。MUX290包括第一输入292(D)、公共第二输入326、控制位输入294以及电耦合到信号注入复用器231的第三输入236的输出296。MUX298包括第一输入300(C)、公共第二输入326、控制位输入302以及电耦合到MUX C240的第二输入244的输出304。MUX306包括第一输入308(B)、公共第二输入326、控制位输入310以及电耦合到MUX B248的第二输入252的输出312。
测试复用器314包括第一输入316(A)、测试时钟输入318、选择输入319以及电耦合到MUX A256的第二输入259和第三输入261的输出320。当测试复用器在选择输入319上接收编程低逻辑电平而在输入318上接收测试时钟时，测试时钟能够传递给振荡器输出228，以便测试诸如图2的计数器170之类的下游电路的功能性。
继续看图3，10微微秒最小分辨时间能够减小到低于单个门延迟的“分数”时间值。例如，分别应用于分数复用器(274、282、290、298、306)的公共第二输入326的重置值能够由细调电压DAC322来设置为“分数”逻辑值。对应分数复用器的输出(280、288、296、304、312)之一可选择成将这个“分数”逻辑值分别传递给MUX F216至MUX B248的对应第二输入(220、229、236、244、252)，从而引起定时器电路210的振荡的开始期间的那个MUX的“分数”门延迟。
在MUX A256的输入261设置为逻辑电平零、来自细调电压DAC322的编程“分数”逻辑电平0.7通过分数复用器306传递给MUX B248的输入252并且分数复用器274、282、290和298选择高逻辑电平的一个示例中，定时器电路210将在RUN信号264变为高逻辑电平之后生成高输出1.3门延迟(使MUX B从0.7转到1的0.3门延迟，则使MUX A从0转到1的1门延迟)。一般来说，任何一个分数复用器(274、282、290、298、306)可从细调电压DAC322来选择“分数”逻辑电平作为对应环形复用器的初始状态电平，而其余分数复用器将在分数电平的一侧选择逻辑零而在另一侧选择逻辑一。
如本文所使用的“分数”逻辑电平不是根据逻辑0与逻辑1之间的线性电压映射、而是基于其启动电压的通过所选复用器的有效延迟时间的线性映射来定义。作为补充或替代，电路定时器可具有馈送其相应环形复用器(216、224、231、240、248)的第二输入的每个的独立细调电压DAC，而不只是执行那个功能的单个细调电压DAC。因此，环形复用器的初始状态可编程有逻辑零和一，其中具有在零至一边界的可选“分数”值。在某些实施例中，例如，这能够以五个DAC直接馈送环形或者以单个DAC和分数复用器选择环形复用器的哪一个接收DAC输出来进行。
如图3中能够看到，注入信号复用器231可用于确保定时器电路210的长期精度。例如，不是将RUN信号264同步到晶体控制振荡器(未示出)，而是晶体控制振荡器信号能够作为注入时钟信号270直接注入到注入信号复用器231的注入输入272中。注入DAC233将电流提供给复用器231的第四输入235。这个可变电流可用于控制允许进入复用器231的注入时钟信号270的量，最终确定对定时器电路210的注入锁定效果的鲁棒性。实际上，定时器电路210将在RUN信号264的上升沿的编程相位启动，但是由于注入锁定效果，它将随时间缓慢地将其相位和频率进行移位，以便与注入晶体控制时钟对齐。来自注入DAC233的增加电流将允许定时器电路210的更大长期稳定性，因为注入锁定效果与这个增加电流成比例。
注入时钟270可对于较短时间设定被关断(以便避免来自注入锁定引起的相移的任何抖动)并且对于定时器电路210的较长时间设定被接通。备选地，也可能实现使用DAC来允许可编程注入幅度。这将允许软件来校准注入电平，以便使注入锁定引起的抖动为最小，同时仍然保证充分注入以提供预期频率时钟。此外，软件可对作为时间设定的函数的注入幅度的逐渐增加进行编程，因而避免短期解锁与长期注入锁定操作模式之间的行为的任何“阶梯函数”变化。
来看图4，现在将描述定时器电路300的第四示例。定时器电路300包括：第一电气组件304，具有第一输入306、第二输入308和反相输出310；以及第二电气组件312，具有第一输入314、第二输入316和反相输出318。定时器电路300还包括最终电气组件320，其具有第一输入322、第二输入324和反相输出326。如同先前所述实施例中一样，定时器电路300的环形振荡配置通过使最终电气组件320的反相输出326与第一电气组件304的第一输入306电耦合302来实现。定时器电路300的定时方面与所公开技术的前面所述实施例相似地进行工作。另外，虽然定时器电路300采用“与非”门来构成，但是其它定时器电路可使用“或非”门来构成。此外，定时器电路的其它示例可包括多于两个电气组件。
来看图5，现在将描述定时器电路的第五示例。定时器电路400与先前所述定时器电路300相似，因为实现相同的环形振荡配置，以及定时器电路400以与以上所公开相同的定时方面进行操作。但是，定时器电路400还包括提供更好分辨率的附加电路，与上述定时器电路210相似。
定时器电路400包括多个电气组件：以延迟级的级联组合所设置并且以闭环链402所连接-另外称作环形振荡器配置-的第一电气组件404、第二电气组件412、第三电气组件420、第四电气组件428和最终电气组件436。
如所公开技术的先前实施例所述，多个电气组件(404、412、420、428、436)的每个分别包括对应第一输入(406、414、422、430、438)、第二输入(408、416、424、432、440)和反相输出(410、418、426、434、442)。相应反相输出(410、418、426、434)电耦合到延迟级中的下一个电气组件的第一输入(414、422、430、438)。但是，最终电气组件436的最后一个反相输出442电耦合402回到第一电气组件404的第一输入406，由此完成闭环环形振荡配置。定时器电路400的定时方面再次与以上先前所述定时器电路210相似。
定时器电路400还包括多个分数电气组件(448、454、462、470、478)、控制电气组件446和公共Run／启动线路444。分数电气组件(448、454、462、470、478)用于提供增加的分辨率以及预期定时延迟的起始点可编程性。
分数电气组件(448、454、462、470、478)的每个分别配置有对应第一输入(450、456、464、472、478)、第二输入(452、458、466、474、480)和反相输出(453、460、468、476、482)。如图5中能够看到，分数电气组件(448、454、462、470、478)的反相输出(453、460、468、476、482)的每个分别电耦合到电气组件(404、412、420、428、436)的第二输入(408、416、424、432、440)。如以上对定时器电路210所公开，这些分数电气组件再次提供所公开技术的更大分辨率和可编程性。
控制电气组件446在被启用时用于将Run／启动信号444分别提供给分数电气组件(448、454、462、470、478)的每个的第二输入(452、458、466、474、480)的每个。当Run／启动信号444被启用时，分数电气元件的每个将接收这个启用信号；但是，第一输入(450、456、464、472、478)中只有一个将使其输入通过其相应分数电气组件(448、454、462、470、478)并且传递到先前所述配置环形振荡器的电路中的电气组件(404、412、420、428、436)其中之一。另外，虽然定时器电路400采用“与非”门来构成，但是其它定时器电路可使用“或非”门来构成。此外，定时器电路的其它示例可包括比所公开技术的本实施例中描述的更多或更少电气组件。
已经参照所示实施例描述和说明了本发明的原理，将会知道，可对所示实施例的布置和细节进行修改，而没有背离这类原理，并且可按照任何预期方式相结合。并且虽然以上论述集中于具体实施例，但是可以想到其它配置。具体来说，即使本文使用诸如“按照本发明的一个实施例”等表达，但是这些词语意在一般指实施例可能性，而不是要将本发明局限于具体实施例配置。本文所使用的这些术语可指可组合到其它实施例中的相同或不同实施例。
因此，考虑到对本文所述实施例的大量置换，本具体实施方式和伴随资料预计只是说明性的，而不应当理解为限制本发明的范围。因此，本发明所要求保护的是可落入以下权利要求书及其等效体的范围和精神之内的所有这类修改。

Claims (15)

1.一种具有输出的相位可启动环形振荡器，在该输出处产生振荡器信号，所述相位可启动环形振荡器包括：
第一输入，接收控制从静态开始振荡的启动控制信号；以及
第二输入，接收控制所述静态期间在所述输出处的预定信号电平的生成并且从一组预定可选择初始门延迟来选择所述振荡器信号的初始门延迟的控制数据；
其中响应所述启动信号，所述振荡器继续在所述输出对于所选门延迟时间来生成预定信号电平，并且此后开始振荡。
2.如权利要求1所述的相位可启动环形振荡器，还包括至少一个反相级。
3.如权利要求2所述的相位可启动环形振荡器，还包括奇数个反相级。
4.如权利要求1所述的相位可启动环形振荡器，还包括多个“与非”门。
5.如权利要求1所述的相位可启动环形振荡器，还包括多个“或非”门。
6.如权利要求1所述的相位可启动环形振荡器，还包括第一批多个复用器。
7.如权利要求6所述的相位可启动环形振荡器，还包括与所述第一批多个复用器耦合的第二批多个复用器。
8.如权利要求7所述的相位可启动环形振荡器，其中，所述第二批多个复用器是分数复用器，并且所述门延迟时间具有分数值。
9.如权利要求8所述的相位可启动环形振荡器，其中，所述分数复用器配置成接收数模(DAC)信号。
10.如权利要求8所述的相位可启动环形振荡器，其中，所述分数复用器配置成接收来自存储器的信息。
11.如权利要求6所述的相位可启动环形振荡器，还包括与所述第一批多个复用器耦合的多个数模转换器(DAC)，其中所述门延迟时间具有分数值。
12.如权利要求1所述的相位可启动环形振荡器，还包括接收所述振荡器信号的计数器。
13.如权利要求12所述的相位可启动环形振荡器，其中，所述控制数据还确定在振荡开始之前的所述静态期间的所述计数器的状态。
14.如权利要求1所述的相位可启动环形振荡器，还包括接收注入时钟信号的第三输入。
15.如权利要求14所述的相位可启动环形振荡器，还包括控制注入所述环形振荡器中的所述注入时钟信号的幅度的第四输入。
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