KR102468680B1 - 지연 회로 - Google Patents

지연 회로 Download PDF

Info

Publication number
KR102468680B1
KR102468680B1 KR1020160031495A KR20160031495A KR102468680B1 KR 102468680 B1 KR102468680 B1 KR 102468680B1 KR 1020160031495 A KR1020160031495 A KR 1020160031495A KR 20160031495 A KR20160031495 A KR 20160031495A KR 102468680 B1 KR102468680 B1 KR 102468680B1
Authority
KR
South Korea
Prior art keywords
delay
signal
input
unit
output
Prior art date
Application number
KR1020160031495A
Other languages
English (en)
Other versions
KR20170107772A (ko
Inventor
이성은
김경훈
박명재
신우열
지한규
김용주
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160031495A priority Critical patent/KR102468680B1/ko
Priority to US15/234,954 priority patent/US9787296B1/en
Publication of KR20170107772A publication Critical patent/KR20170107772A/ko
Application granted granted Critical
Publication of KR102468680B1 publication Critical patent/KR102468680B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/38—Starting, stopping or resetting the counter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00273—Layout of the delay element using circuits having two logic levels using digital comparators

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

지연 회로는, 루프 형태로 직렬로 연결되어 지연 회로의 입력 신호를 순차적으로 지연시키기 위한 다수의 지연 유닛들; 상기 다수의 지연 유닛들 중 상기 지연 회로의 입력 신호를 입력받을 지연 유닛을 선택하기 위한 입력 제어부; 및 상기 다수의 지연 유닛들 중 미리 결정된 지연 유닛의 출력 신호가 N번 활성화되면(N은 0이상의 정수), 상기 미리 결정된 지연 유닛의 출력 신호가 지연 회로의 출력 신호로 출력되도록 제어하는 출력 제어부를 포함할 수 있다.

Description

지연 회로 {DELAY CIRCUIT}
본 특허 문헌은 신호를 지연시키기 위해 사용하는 지연 회로에 관한 것이다.
지연 회로는 신호의 타이밍을 조절하기 위해 입력 신호를 일정시간 지연시켜 출력하는 회로를 말한다. 특히, 지연 회로는 설정된 값에 따라 입력 신호를 다양한 지연 값으로 지연시키는 것이 가능하도록 설계되기도 한다. 만약, 지연 회로의 지연 값이 1단위 지연 ~ 100 단위 지연 값으로 조절 가능하게 설계되려면, 지연 회로는 1단위 지연 만큼의 지연 값을 가지는 지연 유닛을 적어도 100개 포함해야 한다.
즉, 지연 회로에서 조절 가능한 지연 값의 해상도를 늘리거나, 지연 회로에서 지원 가능한 지연 값의 크기를 늘리기 위해서는 지연 회로의 면적이 넓어질 수밖에 없다.
본 발명의 실시예들은, 지연 회로의 해상도를 높이면서도 면적을 줄이는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 지연 회로는, 루프 형태로 직렬로 연결되어 지연 회로의 입력 신호를 순차적으로 지연시키기 위한 다수의 지연 유닛들; 상기 다수의 지연 유닛들 중 상기 지연 회로의 입력 신호를 입력받을 지연 유닛을 선택하기 위한 입력 제어부; 및 상기 다수의 지연 유닛들 중 미리 결정된 지연 유닛의 출력 신호가 N번 활성화되면(N은 0이상의 정수), 상기 미리 결정된 지연 유닛의 출력 신호가 지연 회로의 출력 신호로 출력되도록 제어하는 출력 제어부를 포함할 수 있다.
상기 입력 제어부는, 지연 제어 코드의 일부 비트에 응답해, 상기 다수의 지연 유닛들 중 상기 지연 회로의 입력 신호를 입력받을 지연 유닛을 선택할 수 있다.
상기 출력 제어부는, 상기 지연 제어 코드의 나머지 비트를 입력 받고, 상기 N은 상기 지연 제어 코드의 나머지 비트에 의해 결정될 수 있다.
상기 다수의 지연 유닛들 각각은, 전단의 지연 유닛의 출력 신호와 상기 지연 회로의 입력 신호 중 하나의 신호를 해당 지연 유닛의 입력 신호로 선택하기 위한 제1선택부; 상기 제1선택부에 의해 선택된 신호를 지연하기 위한 지연 라인; 및 상기 지연 라인에 의해 지연된 해당 지연 유닛의 출력 신호를 후단의 지연 유닛과 탈출 경로 중 하나로 전달하기 위한 제2선택부를 포함할 수 있다.
상기 입력 제어부는 지연 제어 코드의 일부 비트에 응답해, 다수의 입력 선택 신호 중 하나의 신호를 활성화하고, 상기 다수의 지연 유닛들의 제1선택부들은 상기 다수의 입력 선택 신호들 중 자신에 대응하는 입력 선택 신호가 비활성화되면 전단의 지연 유닛의 출력 신호를 해당 지연 유닛의 입력 신호를 선택하고, 상기 다수의 입력 선택 신호들 중 자신에 대응하는 입력 선택 신호가 활성화되면 상기 지연 회로의 입력 신호를 해당 지연 유닛의 입력 신호로 선택할 수 있다.
상기 N은 상기 지연 제어 코드의 나머지 비트에 의해 결정되고, 상기 출력 제어부는 상기 미리 결정된 지연 유닛의 출력 신호가 N번 활성화되면 매치 신호를 활성화하고, 상기 다수의 지연 유닛들 중 상기 미리 결정된 지연 유닛의 제2선택부는 상기 매치 신호에 의해 제어되고, 나머지 지연 유닛들은 고정된 레벨을 가지는 신호에 의해 제어될 수 있다.
상기 입력 제어부는, 상기 지연 회로의 입력 신호의 활성화 시점에 활성화되는 펄스 신호를 생성하는 펄스 생성기; 및 상기 펄스 신호에 의해 활성화되어, 상기 지연 제어 코드의 일부 비트를 디코딩해 상기 다수의 입력 선택 신호 중 하나의 신호를 활성화하는 디코더를 포함할 수 있다.
상기 출력 제어부는, 상기 미리 결정된 지연 유닛의 출력 신호의 활성화 회수를 카운트하기 위한 카운터; 및 상기 카운터의 출력과 상기 지연 제어 코드의 나머지 비트가 동일한 값을 가지는 경우에 상기 매치 신호를 활성화하기 위한 코드 비교기를 포함할 수 있다.
본 발명의 다른 실시예에 따른 지연 회로는, 루프 형태로 직렬로 연결되어 지연 회로의 입력 신호를 순차적으로 지연시키기 위한 제1 내지 제K지연 유닛들(K는 2이상의 정수); 및 상기 제1 내지 제K지연 유닛들 중 제L지연 유닛(L은 1이상 K이하의 정수)의 출력 신호가 미리 결정된 회수만큼 활성화되면, 상기 제L지연 유닛의 출력 신호가 지연 회로의 출력 신호로 출력되도록 제어하는 출력 제어부를 포함하고, 상기 제1 내지 제K지연 유닛들 중 제M지연 유닛(M은 1이상 K이하의 정수)이 상기 지연 회로의 입력 신호를 입력 받을 수 있다.
상기 제1 내지 제K지연 유닛들 각각은, 전단의 지연 유닛의 출력 신호와 입력 경로의 신호 중 하나의 신호를 해당 지연 유닛의 입력 신호로 선택하기 위한 제1선택부; 상기 제1선택부에 의해 선택된 신호를 지연하기 위한 지연 라인; 및 상기 지연 라인에 의해 지연된 해당 지연 유닛의 출력 신호를 후단의 지연 유닛과 탈출 경로 중 하나로 전달하기 위한 제2선택부를 포함할 수 있다.
상기 지연 회로는 상기 지연 회로의 입력 신호의 활성화 시점에 활성화되는 펄스 신호를 생성하는 펄스 생성기를 더 포함하고, 상기 제1 내지 제K지연 유닛들 중 상기 제L지연 유닛의 제1선택부는 상기 펄스 신호에 의해 제어되고, 나머지 지연 유닛들의 제1선택부들은 고정된 레벨을 가지는 신호에 의해 제어될 수 있다.
상기 출력 제어부는, 상기 제M지연 유닛의 출력 신호의 활성화 비트를 카운트하기 위한 카운터; 및 상기 카운터의 출력과 상기 미리 결정된 회수가 동일하면 매치 신호를 활성화하기 위한 코드 비교기를 포함하고, 상기 제1 내지 제K지연 유닛들 중 상기 제M지연 유닛의 제2선택부는 상기 매치 신호에 의해 제어되고, 나머지 지연 유닛들의 제1선택부들은 고정된 레벨을 가지는 신호에 의해 제어될 수 있다.
본 발명의 실시예들에 따르면, 지연 회로의 해상도를 높이면서도 면적을 줄일 수 있다.
도 1은 본 발명의 일실시예에 따른 지연 회로의 구성도.
도 2는 도 1의 지연 유닛(110_0)의 일실시예 구성도.
도 3은 도 1의 지연 회로의 동작을 도시한 도면.
도 4는 본 발명의 다른 실시예에 따른 지연 회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 지연 회로의 구성도이다.
도 1을 참조하면, 지연 회로는, 다수의 지연 유닛들(110_0~110_7), 입력 제어부(120) 및 출력 제어부(130)를 포함할 수 있다.
다수의 지연 유닛들(110_0~110_7)은 루프(loop) 형태로 직렬로 연결되어 지연 회로의 입력 신호(INPUT)를 순차적으로 지연시킬 수 있다. 지연 유닛들(110_0~110_7)이 루프 형태로 연결되므로, 입력 신호를 여러 바퀴 순환하며 지연시키는 것이 가능해지므로 지연 유닛들의 개수보다 훨씬 다양한 지연값을 구현하는 것이 가능할 수 있다. 일반적으로 8개의 지연 유닛을 이용해서는 8가지의 지연 값을 구현하는 것이 가능하지만, 지연 유닛들(110_0~110_7)은 루프 형태로 연결되므로 수십~수백가지 및 그 이상의 지연 값을 구현하는 것이 가능할 수 있다. 예를 들어, 입력 신호가 8개의 지연 유닛들(110_0~110_7)로 구성된 루프를 2바퀴 돌고 2개의 지연 유닛을 더 통과하게 하는 것에 의해 18의 지연값을 구현하는 것이 가능할 수 있다.
지연 유닛들(110_0~110_7)은 입력 제어 단자(I_C)의 신호가 '0'인 경우에는 전단의 지연 유닛의 출력 신호를 입력받고, 입력 제어 단자(I_C)의 신호가 '1'인 경우에는 지연 회로의 입력 신호를 입력받을 수 있다. 지연 유닛들(110_0~110_7)은 출력 제어 단자(O_C)의 신호가 '0'인 경우에는 출력 신호를 후단의 지연 유닛으로 전달하고, 출력 제어 단자(O_C)의 신호가 '1'인 경우에는 출력 신호를 탈출 경로, 즉 루프를 탈출하기 위한 경로, 로 전달할 수 있다. 도 1에서는 지연 유닛들(110_1~110_7)의 출력 제어 단자(O_C)에는 고정된 '0'의 값이 입력되어 지연 유닛들(110_1~110_7)은 탈출 경로를 사용하지 않고 지연 유닛만(110_0)이 출력 제어부(130)의 제어에 따라 탈출 경로를 사용하는 것으로 예시되었다.
입력 제어부(120)는 지연 유닛들(110_0~110_7) 중 지연 회로의 입력 신호(INPUT)을 입력받을 지연 유닛을 선택할 수 있다. 입력 제어부(120)는 지연 제어 코드(DELAY<7:0>)의 일부 비트(DELAY<2:0>)에 응답해 입력 선택 신호들(SEL<7:0>) 중 하나의 신호를 활성화하는 것에 의해, 지연 회로의 입력 신호(INPUT)를 입력받을 지연 유닛을 선택할 수 있다. 여기서, 지연 제어 코드(DELAY<7:0>)는 지연 회로의 지연 값을 설정하기 위한 코드일 수 있다.
입력 제어부(120)는 펄스 생성기(121)와 디코더(122)를 포함할 수 있다. 펄스 생성기(121)는 지연 회로의 입력 신호(INPUT)의 활성화 시점에 활성화되는 펄스 신호(PULSE)를 생성할 수 있다. 디코더(122)는 펄스 신호(PULSE)의 활성화시에 활성화되어, 지연 제어 코드(DELAY<7:0>)의 일부 비트(DELAY<2:0>)를 디코딩해 입력 선택 신호들(SEL<7:0>) 중 하나의 신호를 활성화할 수 있다. 펄스 신호(PULSE)의 비활성화시에는 디코더(122)가 비활성화되고 입력 선택 신호들(SEL<7:0>)은 모두 비활성화될 수 있다.
출력 제어부(130)는 지연 회로의 입력 신호(INPUT)가 지연 유닛들(110_0~110_7)로 구성된 루프를 몇바퀴 돌지를 결정하기 위한 구성일 수 있다. 출력 제어부(130)는 지연 유닛들(110_0~110_7) 중 미리 결정된 하나의 지연 유닛(110_0)의 출력 신호(N<0>)가 N번 활성화되면, 지연 유닛(110_0)의 출력 신호가 탈출 경로로 출력되어 지연 회로의 출력 신호(OUTPUT)로 출력될 수 있도록 할 수 있다. 도 1에서는 출력 제어부(130)가 지연 유닛(110_0)을 제어하는 것으로 예시했지만, 출력 제어부(130)가 제어하는 지연 유닛이 다른 지연 유닛일 수도 있음은 당연하다.
출력 제어부(130)는 카운터(131), 코드 비교기(132) 및 지연 라인(133)을 포함할 수 있다. 카운터(131)는 지연 유닛(110_0)의 출력 신호(N<0>)의 활성화 회수를 카운트해 그 결과(CNT<4:0>)를 출력할 수 있다. 코드 비교기(132)는 카운터(131)의 카운팅 결과(CNT<4:0>)와 지연 제어 코드(DELAY<7:0>)의 나머지 비트(DELAY<7:3>)가 일치하는 경우에 매치 신호(MATCH)를 활성화할 수 있다. 매치 신호(MATCH)는 지연 유닛(110_7)의 출력 제어 단자(O_C)로 입력될 수 있다. 지연 라인(133)은 지연 회로의 출력 신호(OUTPUT)를 지연해 지연된 출력 신호(OUTPUTD)를 생성하고, 지연된 출력 신호(OUTPUTD)는 카운터(131)를 리셋하기 위해 사용될 수 있다.
입력 제어부(120)에 의해서는 지연 회로의 입력 신호(INPUT)가 입력될 지연 유닛이 결정되고, 출력 제어부(130)에 의해서는 루프로 입력된 지연 회로의 입력 신호(INPUT)가 루프를 몇바퀴 돌 것인지가 결정되는 것에 의해 지연 회로의 지연 값은 다양하게 조절될 수 있다. 예를 들어, 입력 제어부(120)에 의해 선택 신호(SEL<3>)가 활성화되고 출력 제어부(130)에 의해 입력 신호(INPUT)가 루프를 3바퀴 돌도록 결정된 경우에, 입력 신호(INPUT)는 지연 유닛들(110_0~110_3)에 의해 지연된 이후에 루프를 3바퀴 더 돌게 되므로 총 28(=4+3*8)의 지연값을 가질 수 있다. 여기서 지연값 1은 지연 유닛 하나의 지연값을 의미할 수 있다.
도 2는 도 1의 지연 유닛(110_0)의 일실시예 구성도이다. 지연 유닛들(110_1~110_7)도 도 2와 동일하게 구성될 수 있다.
도 2를 참조하면, 지연 유닛(110_0)은, 제1선택부(210), 지연 라인(220), 및 제2선택부(230)를 포함할 수 있다.
제1선택부(210)는 입력 제어 단자(I_C)로 입력되는 선택 신호(SEL<0>)에 응답해 전단의 지연 유닛(110_1)의 출력 신호(N<1>)와 입력 신호(INPUT) 중 하나의 신호를 선택할 수 있다.
지연 라인(220)은 제1선택부(210)에 의해 선택된 신호를 지연시킬 수 있다. 제1선택부(210)와 제2선택부(220)도 약간의 지연값을 가질 수 있으므로, 지연 유닛(110_0)의 지연값을 매우 작게 설계하는 경우에는 지연 라인(220)이 생략될 수도 있다.
제2선택부(230)는 출력 제어 단자(O_C)로 입력되는 매치 신호(MATCH)에 응답해 지연 유닛(110_0)의 출력 신호를 후단의 지연 유닛(N<0>)과 탈출 경로 중 하나로 전달할 수 있다. 탈출 경로로 전달된 지연 유닛(110_0)의 출력 신호는 지연 회로의 출력 신호(OUTPUT)가 될 수 있다.
도 3은 도 1의 지연 회로의 동작을 도시한 도면이다. 도 3에서는 지연 제어 코드(DELAY<7:0>)의 일부 비트(DELAY<2:0>)가 4의 값(10진수 기준)을 가져서 선택 신호(SEL<4>)가 활성화되고, 지연 제어 코드(DELAY<7:0>)의 나머지 비트(DELAY<7:3>)가 2의 값(10진수 기준)을 가진다고 가정하기로 한다.
도 3을 참조하면, 지연 회로의 입력 신호(INPUT)가 활성화될 수 있다. 그리고 입력 신호(INPUT)의 활성화에 응답해 펄스 신호(PULSE)가 활성화될 수 있다.
펄스 신호(PULSE)의 활성화 구간 동안에 입력 신호(INPUT)는 지연 유닛(110_4)으로 입력되고, 입력 신호(INPUT)가 지연 유닛(110_4)에 의해 지연되어 지연 유닛(110_4)의 출력 신호(N<0>)가 활성화될 수 있다. 입력 신호(INPUT)는 지연 유닛들(110_3, 110_2, 110_1, 110_0)을 순차적으로 거치면서 지연 유닛들(110_0~110_3)의 출력 신호들(N<3>, N<2>, N<1>, N<0>)을 순차적으로 활성화시킬 수 있다.
지연 유닛(110_0)의 출력 신호(N<0>)의 활성화는 카운터(131)의 카운팅 결과 값(CNT<4:0>)을 변화시키는데, 카운팅 결과 값(CNT<4:0>)이 지연 제어 코드(DELAY<7:0>)의 나머지 비트(DELAY<7:3>)와 동일한 값, 즉 '2', 에 도달하기 전까지는 매치 신호(MATCH)가 비활성화된 상태를 유지하므로, 입력 신호(INPUT)는 지연 유닛들(110_0~110_7)로 구성된 루프를 순환할 수 있다. 결국, 입력 신호(INPUT)는 루프를 2회 순환한 후에 지연 유닛(110_0)의 탈출 경로를 통해 루프를 탈출하고 이는 지연 회로의 출력 신호(OUTPUT)로 출력될 수 있다. 즉, 지연 회로의 입력 신호(INPUT)는 지연 유닛들(110_4, 110_3, 110_2, 110_1, 110_0)을 거친 이후에 루프를 2회 순환한 후에 출력 신호(OUTPUT)로 출력될 수 있다.
지연 회로의 입력 신호(INPUT)의 활성화 시점과 출력 신호(OUTPUT)의 활성화 시점을 비교하면, 21(=5+2*8)의 지연값 차이를 가진다는 것을 확인할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 지연 회로의 구성도이다. 도 4에서는 지연 회로가 다양한 지연값을 지원하지는 못하지만 지연 회로가 보다 단순한 구조를 가지는 경우의 실시예에 대해 알아보기로 한다.
도 4를 참조하면, 지연 회로는, 다수의 지연 유닛들(110_0~110_7), 펄스 생성기(121), 및 출력 제어부(130)를 포함할 수 있다.
다수의 지연 유닛들(110_0~110_7)은 도 1과 동일한 구성을 가질 수 있다. 다만, 지연 유닛(110_6)이 입력 신호(INPUT)를 입력받도록 이미 선택되어 있으므로, 지연 유닛들(110_0~110_5, 110_7)의 입력 제어 단자(I_C)에는 고정된 '0'의 값이 입력될 수 있다. 지연 유닛(110_6)의 입력 제어 단자(I_C)에는 펄스 신호(PULSE)가 입력되어 입력 신호(INPUT)의 활성화시에 입력 신호(INPUT)가 지연 유닛(110_6)으로 입력될 수 있다.
펄스 생성기(121)는 입력 신호(INPUT)의 활성화시에 활성화되는 펄스 신호(PULSE)를 생성할 수 있다.
출력 제어부(130)는 도 1과 동일한 구성을 가질 수 있다. 그러나, 코드 비교기(132)가 가변적인 값을 가지는 코드가 아닌 고정된 값(여기서는 '3'으로 예시됨)을 입력받는다는 점에서 도 1과 다르다.
도 4의 지연 회로는 31(=7+3*8)이라는 고정된 지연값을 가질 수 있다.
본 발명은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110_0~110_7: 지연 유닛들
120: 입력 제어부
130: 출력 제어부

Claims (12)

  1. 루프 형태로 직렬로 연결되어 지연 회로의 입력 신호를 순차적으로 지연시키기 위한 다수의 지연 유닛들;
    상기 다수의 지연 유닛들 중 상기 지연 회로의 입력 신호를 입력받을 지연 유닛을 선택하기 위한 입력 제어부; 및
    상기 다수의 지연 유닛들 중 미리 결정된 지연 유닛의 출력 신호가 설정된 횟수만큼 활성화되면, 상기 미리 결정된 지연 유닛의 출력 신호가 지연 회로의 출력 신호로 출력되도록 제어하는 출력 제어부
    를 포함하는 지연 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 입력 제어부는
    지연 제어 코드의 일부 비트에 응답해, 상기 다수의 지연 유닛들 중 상기 지연 회로의 입력 신호를 입력받을 지연 유닛을 선택하는
    지연 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 출력 제어부는
    상기 지연 제어 코드의 나머지 비트를 입력 받고, 상기 설정된 횟수는 상기 지연 제어 코드의 나머지 비트에 의해 결정되는
    지연 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 다수의 지연 유닛들 각각은
    전단의 지연 유닛의 출력 신호와 상기 지연 회로의 입력 신호 중 하나의 신호를 해당 지연 유닛의 입력 신호로 선택하기 위한 제1선택부;
    상기 제1선택부에 의해 선택된 신호를 지연하기 위한 지연 라인; 및
    상기 지연 라인에 의해 지연된 해당 지연 유닛의 출력 신호를 후단의 지연 유닛과 탈출 경로 중 하나로 전달하기 위한 제2선택부를 포함하는
    지연 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 입력 제어부는 지연 제어 코드의 일부 비트에 응답해, 다수의 입력 선택 신호 중 하나의 신호를 활성화하고,
    상기 다수의 지연 유닛들의 제1선택부들은 상기 다수의 입력 선택 신호들 중 자신에 대응하는 입력 선택 신호가 비활성화되면 전단의 지연 유닛의 출력 신호를 해당 지연 유닛의 입력 신호를 선택하고, 상기 다수의 입력 선택 신호들 중 자신에 대응하는 입력 선택 신호가 활성화되면 상기 지연 회로의 입력 신호를 해당 지연 유닛의 입력 신호로 선택하는
    지연 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 설정된 횟수는 상기 지연 제어 코드의 나머지 비트에 의해 결정되고, 상기 출력 제어부는 상기 미리 결정된 지연 유닛의 출력 신호가 상기 설정된 횟수만큼 활성화되면 매치 신호를 활성화하고,
    상기 다수의 지연 유닛들 중 상기 미리 결정된 지연 유닛의 제2선택부는 상기 매치 신호에 의해 제어되고, 나머지 지연 유닛들은 고정된 레벨을 가지는 신호에 의해 제어되는
    지연 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 입력 제어부는
    상기 지연 회로의 입력 신호의 활성화 시점에 활성화되는 펄스 신호를 생성하는 펄스 생성기; 및
    상기 펄스 신호에 의해 활성화되어, 상기 지연 제어 코드의 일부 비트를 디코딩해 상기 다수의 입력 선택 신호 중 하나의 신호를 활성화하는 디코더를 포함하는
    지연 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 출력 제어부는
    상기 미리 결정된 지연 유닛의 출력 신호의 활성화 회수를 카운트하기 위한 카운터; 및
    상기 카운터의 출력과 상기 지연 제어 코드의 나머지 비트가 동일한 값을 가지는 경우에 상기 매치 신호를 활성화하기 위한 코드 비교기를 포함하는
    지연 회로.
  9. 루프 형태로 직렬로 연결되어 지연 회로의 입력 신호를 순차적으로 지연시키기 위한 제1 내지 제K지연 유닛들(K는 2이상의 정수); 및
    상기 제1 내지 제K지연 유닛들 중 제L지연 유닛(L은 1이상 K이하의 정수)의 출력 신호가 미리 결정된 회수만큼 활성화되면, 상기 제L지연 유닛의 출력 신호가 지연 회로의 출력 신호로 출력되도록 제어하는 출력 제어부를 포함하고,
    상기 제1 내지 제K지연 유닛들 중 제M지연 유닛(M은 1이상 K이하의 정수)이 상기 지연 회로의 입력 신호를 입력 받는
    지연 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 제1 내지 제K지연 유닛들 각각은
    두 입력 단자들에 입력된 신호들 중 하나를 선택해 출력하고, 상기 두 입력 단자들 중 하나의 단자에는 전단의 지연 유닛의 출력 신호가 입력되는 제1선택부;
    상기 제1선택부에 의해 선택된 신호를 지연하기 위한 지연 라인; 및
    상기 지연 라인에 의해 지연된 해당 지연 유닛의 출력 신호를 후단의 지연 유닛과 탈출 경로 중 하나로 전달하기 위한 제2선택부를 포함하는
    지연 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 지연 회로는 상기 지연 회로의 입력 신호의 활성화 시점에 활성화되는 펄스 신호를 생성하는 펄스 생성기를 더 포함하고,
    상기 제1 내지 제K지연 유닛들 중 상기 제M지연 유닛의 제1선택부는 상기 펄스 신호에 의해 제어되고, 나머지 지연 유닛들의 제1선택부들은 고정된 레벨을 가지는 신호에 의해 제어되는
    지연 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 출력 제어부는
    상기 제L지연 유닛의 출력 신호의 활성화 비트를 카운트하기 위한 카운터; 및
    상기 카운터의 출력과 상기 미리 결정된 회수가 동일하면 매치 신호를 활성화하기 위한 코드 비교기를 포함하고,
    상기 제1 내지 제K지연 유닛들 중 상기 제L지연 유닛의 제2선택부는 상기 매치 신호에 의해 제어되고, 나머지 지연 유닛들의 제2선택부들은 고정된 레벨을 가지는 신호에 의해 제어되는
    지연 회로.
KR1020160031495A 2016-03-16 2016-03-16 지연 회로 KR102468680B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160031495A KR102468680B1 (ko) 2016-03-16 2016-03-16 지연 회로
US15/234,954 US9787296B1 (en) 2016-03-16 2016-08-11 Delay circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160031495A KR102468680B1 (ko) 2016-03-16 2016-03-16 지연 회로

Publications (2)

Publication Number Publication Date
KR20170107772A KR20170107772A (ko) 2017-09-26
KR102468680B1 true KR102468680B1 (ko) 2022-11-22

Family

ID=59847189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160031495A KR102468680B1 (ko) 2016-03-16 2016-03-16 지연 회로

Country Status (2)

Country Link
US (1) US9787296B1 (ko)
KR (1) KR102468680B1 (ko)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443896B2 (ja) * 1993-10-08 2003-09-08 株式会社デンソー デジタル制御発振装置
JP2008305947A (ja) * 2007-06-07 2008-12-18 Panasonic Corp 遅延測定装置および半導体装置
US8164493B2 (en) * 2008-05-29 2012-04-24 Realtek Semiconductor Corporation High-resolution circular interpolation time-to-digital converter
KR101156031B1 (ko) * 2008-12-26 2012-06-18 에스케이하이닉스 주식회사 지연회로 및 가변지연회로
KR101053523B1 (ko) * 2009-05-08 2011-08-03 주식회사 하이닉스반도체 반도체 집적 회로의 지연 장치 및 그 제어 방법
US8446198B2 (en) * 2010-04-16 2013-05-21 Texas Instruments Incorporated Phase interpolator and a delay circuit for the phase interpolator
US9077322B2 (en) 2012-08-20 2015-07-07 Tektronix, Inc. Ring oscillator timer circuit
JP5854003B2 (ja) * 2013-07-04 2016-02-09 株式会社デンソー デジタル制御発振器および周波数可変発振器

Also Published As

Publication number Publication date
US9787296B1 (en) 2017-10-10
US20170272063A1 (en) 2017-09-21
KR20170107772A (ko) 2017-09-26

Similar Documents

Publication Publication Date Title
CN108231110B (zh) 半导体装置、半导体系统及训练方法
KR101036922B1 (ko) 쿼드러쳐 위상 보정회로
JP2012504263A5 (ko)
JP2010158004A (ja) 遅延回路及び可変遅延回路
KR960701512A (ko) 신호처리회로 및 2진 주기입력신호 지연방법(a signal processing circuit and a method of delaying a binary periodic input signal)
US11805026B2 (en) Channel training using a replica lane
KR102468680B1 (ko) 지연 회로
JP5041070B2 (ja) 受信装置、伝送装置及び伝送方法
CN108320765B (zh) 存储器、存储器控制器及相关训练方法
US7999585B2 (en) Calibrating multiplying-delay-locked-loops (MDLLS)
US7440532B1 (en) Bit slip circuitry for serial data signals
US8122302B2 (en) Semiconductor device having adaptive power function
CN111026231B (zh) 时钟信号发生器、时域交错模拟数字转换器及方法
KR102052490B1 (ko) 레이턴시 조절 장치 및 이를 포함하는 반도체 장치
JP4241728B2 (ja) 試験装置
US8229049B1 (en) Method and apparatus for providing a monitor using an auxiliary delay line
US9430421B2 (en) Interrupt signal arbitration
WO2016138706A1 (zh) 时钟切换的方法及时钟切换装置
US9405554B2 (en) Method for initializing expended modules in programmable logic controller system
US11018677B1 (en) Transmission enable signal generation circuit and integrated circuit
JP2011065529A (ja) 半導体集積装置およびその制御方法
JP5441185B2 (ja) 割り込みコントローラ及び時分割割り込み発生方法
KR101477053B1 (ko) 시간-디지털 변환기
US9018999B2 (en) Multi-point analog to single-line input for a PLC system
KR100618603B1 (ko) 스페셜 모드 인에이블신호 발생장치 및 그를 포함하는마이크로 컨트롤러

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant