JP4241728B2

JP4241728B2 - 試験装置

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Publication number: JP4241728B2
Application number: JP2005506188A
Authority: JP
Inventors: 利幸根岸
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2003-05-15
Filing date: 2004-05-13
Publication date: 2009-03-18
Anticipated expiration: 2024-05-13
Also published as: DE602004010136D1; JPWO2004102217A1; EP1653239B1; CN1784608A; EP1653239A4; WO2004102217A1; US20050024036A1; KR20060007021A; EP1653239A1; US7135880B2; CN100424519C; DE602004010136T2

Description

本発明は、試験装置に関する。特に本発明は、被試験デバイスを試験する試験装置に関する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−１３７５５３出願日平成１５年５月１５日

図１は、従来の技術に係る試験装置１０の構成を示す。パターン発生部１２は、被試験デバイス（ＤＵＴ）に供給する試験信号のパターンデータを発生する。そして、パターンデータ保持部１４及び１６は、パターン発生部１２が発生したパターンデータを格納する。具体的には、パターンデータ保持部１４及び１６は、被試験デバイスに供給する試験信号の立ち上がり又は立ち下がりを制御するデータセット信号又はデータリセット信号がＲＳラッチ回路９４に入力される入力タイミング、若しくはドライバ９８を制御するイネーブル信号の立ち上がり又は立ち下がりを制御するドライバセット信号又はドライバリセット信号がＲＳラッチ回路９６に入力される入力タイミングを規定するパターンデータを保持する。

タイミングメモリ１８、２０、２２、及び２４は、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号をＲＳラッチ回路９４又は９６に対して出力するタイミングを示すタイミング信号、並びにデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号が可変遅延回路６６、６８、７０、又は７２によって遅延されるべき遅延時間を保持する。また、タイミングメモリ１８、２０、２２、及び２４は、被試験デバイスに供給する試験信号のサイクルの発生となるサイクル基準信号をパターン発生部１２から取得する。

具体的には、タイミングメモリ１８、２０、２２、及び２４は、サイクル基準信号の所定のサイクル中の第１タイミング（Ｔ１）を示す第１タイミング信号、第２タイミング（Ｔ２）を示す第２タイミング信号、第３タイミング（Ｔ３）を示す第３タイミング信号、及び第４タイミング（Ｔ４）を示す第４タイミング信号を保持する。そして、タイミングメモリ１８、２０、２２、及び２４は、サイクル基準信号のサイクルに合わせて、第１タイミング信号、第２タイミング信号、第３タイミング信号、及び第４タイミング信号をそれぞれ出力する。

論理積回路２６及び２８は、第１タイミング（Ｔ１）に関するデータセット信号及びデータリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ１Ｓｅｔ」及び「Ｔ１Ｒｅｓｅｔ」のそれぞれと、タイミングメモリ１８から取得した第１タイミング信号との論理積を行い出力する。また、論理積回路３０、３２、３４、及び３６は、第２タイミング（Ｔ２）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ２Ｓｅｔ」、「Ｔ２Ｒｅｓｅｔ」、「Ｔ２Ｄｒｅｌ」、及び「Ｔ２Ｄｒｅｔ」のそれぞれと、タイミングメモリ２０から取得した第２タイミング信号との論理積を行い出力する。

論理積回路３８、４０、４２、及び４４は、第３タイミング（Ｔ３）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ３Ｓｅｔ」、「Ｔ３Ｒｅｓｅｔ」、「Ｔ３Ｄｒｅｌ」、及び「Ｔ３Ｄｒｅｔ」のそれぞれと、タイミングメモリ２２から取得した第３タイミング信号との論理積を行い出力する。また、論理積回路４６及び４８は、第４タイミング（Ｔ４）に関するドライバセット信号及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ４Ｄｒｅｌ」及び「Ｔ４Ｄｒｅｔ」のそれぞれと、タイミングメモリ２４から取得した第４タイミング信号との論理積を行い出力する。

可変遅延回路６６は、論理和回路５０及び論理積回路５８を介して、第１タイミング信号、第２タイミング信号、又は第３タイミング信号を取得し、取得したタイミング信号に基づくデータセット信号を遅延させて出力する。また、可変遅延回路６８は、論理和回路５２及び論理積回路６０を介して、第１タイミング信号、第２タイミング信号、又は第３タイミング信号を取得し、取得したタイミング信号に基づくデータリセット信号を遅延させて出力する。

可変遅延回路７０は、論理和回路５４及び論理積回路６２を介して、第２タイミング信号、第３タイミング信号、又は第４タイミング信号を取得し、取得したタイミング信号に基づくデータセット信号又はドライバセット信号を遅延させて出力する。また、可変遅延回路７２は、論理和回路５６及び論理積回路６４を介して、第２タイミング信号、第３タイミング信号、又は第４タイミング信号を取得し、取得したタイミング信号に基づくデータリセット信号又はドライバリセット信号を遅延させて出力する。

ＤＣＬＫ信号がオンの場合には、ＲＳラッチ回路９４には、可変遅延回路６６が出力したデータセット信号及び可変遅延回路７０が出力したデータセット信号が論理積回路７４及び論理和回路８２を介して入力される。また、ＲＳラッチ回路９４には、可変遅延回路６８が出力したリデータリセット信号及び可変遅延回路７２が出力したデータリセット信号が論理積回路７８及び論理和回路８４を介して入力される。したがって、ＲＳラッチ回路９４は、可変遅延回路６６が出力したデータセット信号、可変遅延回路６８が出力したデータリセット信号、可変遅延回路７０が出力したデータセット信号、及び可変遅延回路７２が出力したデータリセット信号を用いて、試験信号のセット／リセットの切り換えをサイクル基準信号の所定のサイクル中に２回制御することができる。この場合、ＲＳラッチ回路９６には、ドライバリセット信号のレベルを変化させることができず、イネーブル信号のセット／リセットの切り換えを制御することができない。

ＤＣＬＫ信号がオフの場合には、ＲＳラッチ回路９４には、可変遅延回路６６が出力したデータセット信号が論理和回路８２を介して入力される。また、ＲＳラッチ回路９４には、可変遅延回路６８が出力したデータリセット信号が論理和回路８４を介して入力される。また、ＲＳラッチ回路９６には、可変遅延回路７０が出力したデータセット信号が論理積回路７６を介して入力される。また、ＲＳラッチ回路９６には、可変遅延回路７２が出力したドライバリセット信号が論理積回路８０を介して入力される。したがって、ＲＳラッチ回路９４は、可変遅延回路６６が出力したデータセット信号及び可変遅延回路６８が出力したデータリセット信号を用いて、試験信号のセット／リセットの切り換えをサイクル基準信号の所定のサイクル中に１回制御することができる。また、ＲＳラッチ回路９６には、可変遅延回路７０が出力したドライバセット信号及び可変遅延回路７２が出力したドライバリセット信号を用いて、イネーブル信号のセット／リセットの切り換えをサイクル基準信号の所定のサイクル中に１回制御することができる。

現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

近年の半導体デバイスの高速化に伴い、半導体デバイスの試験を行う試験装置の試験信号のセット／リセットの切り換えの高速化や、試験信号の入力／出力の切り換えの高速化が要求されている。しかしながら、上記の従来の技術に係る試験装置１０によれば、ＤＣＬＫ信号がオンの場合には、１サイクル中に試験信号のセット／リセットを２回切り換えることができるが、イネーブル信号の切り換えを制御することができない。また、ＤＣＬＫ信号がオフの場合には、１サイクル中にイネーブル信号の切り換えを制御することができるが、１サイクル中に試験信号のセット／リセットを一回しか切り換えることができない。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスに供給する試験信号のパターンデータを発生するパターン発生部と、パターン発生部が発生したパターンデータが示す試験信号を成形する波形成形部と、波形成形部が成形した試験信号を被試験デバイスに対して出力するドライバとを備える。

波形成形部は、サイクル基準信号の所定のサイクル中における、試験信号の第１の変化点のタイミングを制御するセット信号を遅延させる第１ａ遅延回路と、第１ａ遅延回路によって遅延されたセット信号によって変化した試験信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第１ｂ遅延回路と、サイクル基準信号の所定のサイクル中における、試験信号の第３の変化点のタイミングを制御するセット信号を遅延させる第２ａ遅延回路と、第２ａ遅延回路によって遅延されたセット信号によって変化した試験信号の第４の変化点のタイミングを制御するリセット信号を遅延させる第２ｂ遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対するイネーブル信号の第１の変化点のタイミングを制御するセット信号を遅延させる第３ａ遅延回路と、サイクル基準信号の所定のサイクル中における、ドライバに対するイネーブル信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第３ｂ遅延回路とを有する。

第１ａ遅延回路及び第２ａ遅延回路は、パターン発生部がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバが試験信号を出力するときまでの時間に基づいて、セット信号を遅延させる遅延時間を調整し、
第３ａ遅延回路は、パターン発生部がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバがパターンデータによって駆動されるまでの時間に基づいて、セット信号を遅延させる遅延時間を調整してもよい。

波形成形部は、サイクル基準信号の所定のサイクル中の第１タイミングを示す第１タイミング信号、及び第１タイミングで出力されるセット信号又はリセット信号が遅延されるべき第１遅延時間を保持する第１タイミングメモリと、サイクル基準信号の所定のサイクル中の、第１タイミングより後の第２タイミングを示す第２タイミング信号、及び第２タイミングで出力されるセット信号又はリセット信号が遅延されるべき第２遅延時間を保持する第２タイミングメモリと、サイクル基準信号の所定のサイクル中の、第２タイミングより後の第３タイミングを示す第３タイミング信号、及び第３タイミングで出力されるセット信号又はリセット信号が遅延されるべき第３遅延時間を保持する第３タイミングメモリと、サイクル基準信号の所定のサイクル中の、第３タイミングより後の第４タイミングを示す第４タイミング信号、及び第４タイミングで出力されるセット信号又はリセット信号が遅延されるべき第４遅延時間を保持する第４タイミングメモリとをさらに有してもよい。

第１ａ遅延回路は、第１タイミング信号及び第１遅延時間又は第２タイミング信号及び第２遅延時間を第１タイミングメモリ又は第２タイミングメモリから取得した後、セット信号を第１タイミングから第１遅延時間遅延させて出力し、又はセット信号を第２タイミングから第２遅延時間遅延させて出力し、第２ａ遅延回路は、第３タイミング信号及び第３遅延時間又は第４タイミング信号及び第４遅延時間を第３タイミングメモリ又は第４タイミングメモリから取得した後、セット信号を第３タイミングから第３遅延時間遅延させて出力し、又はセット信号を第４タイミングから第４遅延時間遅延させて出力してもよい。

第３ａ遅延回路は、第１タイミング信号及び第１遅延時間、第２タイミング信号及び第２遅延時間、第３タイミング信号及び第３遅延時間、又は第４タイミング信号及び第４遅延時間を第１タイミングメモリ、第２タイミングメモリ、第３タイミングメモリ、又は第４タイミングメモリから取得した後、第１タイミングから第１遅延時間遅延させて出力し、セット信号を第２タイミングから第２遅延時間遅延させて出力し、セット信号を第３タイミングから第３遅延時間遅延させて出力し、又はセット信号を第４タイミングから第４遅延時間遅延させて出力してもよい。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

上記説明から明らかなように、本発明の試験装置によれば、試験信号のセット／リセット切換、及びドライバ及びコンパレータの入力／出力切換を高速に行うことができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図２は、本発明の一実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、被試験デバイス（ＤＵＴ）に入力する試験信号のパターンデータを発生するパターン発生部１０２と、パターン発生部１０２が発生したパターンデータが示す試験信号の波形を成形する波形成形部１０４と、波形成形部１０４が成形した試験信号を被試験デバイス対して出力するドライバ１０６と、ドライバ１０６が出力した試験信号に対応して被試験デバイスから出力された試験信号を受け取るコンパレータ１０８と、パターン発生部１０２が発生した、被試験デバイスから読み出されるべき期待値信号と被試験デバイスから出力された試験信号とを比較して被試験デバイスの良否を判定する判定部１１０とを備える。

本実施形態に係る試験装置１００は、試験信号の高速なセット／リセット切換を維持しつつドライバ１０６及びコンパレータ１０８の高速な入力／出力切換を実現し、例えば７５０Ｍｂｐｓでの入力／出力切換が必要な高速通信デバイス等の試験を行うことを目的とする。

図３は、本実施形態に係る波形成形部１０４の構成の一例を示す。波形成形部１０４は、パターンデータ保持部１１２、タイミングメモリ１１６、１１８、１２０、及び１２２、論理積回路１２４、１２６、１２８、１３０、１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８、１５０、１５２、１５４、１６８、１７０、１７２、１７４、１７６、及び１７８、論理和回路１５６、１５８、１６０、１６２、１６４、１６６、１９２、及び１９４、可変遅延回路１８０、１８２、１８４、１８６、１８８、及び１９０、並びにＲＳラッチ回路２０４及び２０６を有する。

可変遅延回路１８０は、本発明の第１ａ遅延回路の一例であり、可変遅延回路１８２は、本発明の第１ｂ遅延回路の一例であり、可変遅延回路１８４は、本発明の第３ａ遅延回路の一例であり、可変遅延回路１８６は、本発明の第３ｂ遅延回路の一例であり、可変遅延回路１８８は、本発明の第２ａ遅延回路の一例であり、可変遅延回路１９０は、本発明の第２ｂ遅延回路の一例である。また、本実施形態における試験信号の立ち上がり又は立ち下がりは、本発明の試験信号の変化点の一例であり、イネーブル信号の立ち上がり又は立ち下がりは、本発明のイネーブル信号の変化点の一例である。

パターンデータ保持部１１２及び１１４は、パターン発生部１０２が発生したパターンデータを保持する。具体的には、パターンデータ保持部１１２は、試験信号の立ち上がりのタイミングを制御するデータセット信号がＲＳラッチ回路２０４に入力される入力タイミング、ＲＳラッチ回路２０４において試験信号の立ち下がりのタイミングを制御するデータリセット信号がＲＳラッチ回路２０４入力される入力タイミング、ドライバ１０６のイネーブル信号の立ち上がりのタイミングを制御するドライバセット信号がＲＳラッチ回路２０６に入力される入力タイミング、及びドライバ１０６のイネーブル信号の立ち下がりのタイミングを制御するドライバリセット信号がＲＳラッチ回路２０６に入力される入力タイミングを規定するパターンデータを保持する。

例えば、パターンデータ保持部１１２は、パターンデータ発生部１０２が発生するサイクル基準信号の所定のサイクル中における第１タイミング（Ｔ１）にデータセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ１Ｓｅｔ」、第１タイミング（Ｔ１）にデータリセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ１Ｒｅｓｅｔ」、第１タイミング（Ｔ１）にドライバセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ１Ｄｒｅｌ」、第１タイミング（Ｔ１）にドライバリセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ１Ｄｒｅｔ」、第１タイミング（Ｔ１）より後の第２タイミング（Ｔ２）にデータセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ２Ｓｅｔ」、第２タイミング（Ｔ２）にデータリセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ２Ｒｅｓｅｔ」、第２タイミング（Ｔ２）にドライバセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ２Ｄｒｅｌ」、及び第２タイミング（Ｔ２）にドライバリセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ２Ｄｒｅｔ」を保持する。

そして、パターンデータ保持部１１２は、第１タイミング（Ｔ１）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータを論理積回路１２４、１２６、１２８、及び１３０にそれぞれ入力する。また、パターンデータ保持部１１２は、第２タイミング（Ｔ２）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータを論理積回路１３２、１３４、１３６、及び１３８にそれぞれ入力する。

また同様に、パターンデータ保持部１１４は、第２タイミング（Ｔ２）より後の第３タイミング（Ｔ３）にデータセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ３Ｓｅｔ」、第３タイミング（Ｔ３）にデータリセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ３Ｒｅｓｅｔ」、第３タイミング（Ｔ３）にドライバセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ３Ｄｒｅｌ」、第３タイミング（Ｔ３）にセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ３Ｄｒｅｔ」、第３タイミング（Ｔ３）より後の第４タイミング（Ｔ４）にデータセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ４Ｓｅｔ」、第４タイミング（Ｔ４）にデータリセット信号をＲＳラッチ回路２０４に対して出力するか否かを示す「Ｔ４Ｒｅｓｅｔ」、第４タイミング（Ｔ４）にドライバセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ４Ｄｒｅｌ」、第４タイミング（Ｔ４）にセット信号をＲＳラッチ回路２０６に対して出力するか否かを示す「Ｔ４Ｄｒｅｔ」を保持する。

そして、パターンデータ保持部１１４は、第３タイミング（Ｔ３）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータを論理積回路１４０、１４２、１４４、及び１４６にそれぞれ入力する。また、パターンデータ保持部１１４は、第４タイミング（Ｔ４）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータを論理積回路１４８、１５０、１５２、及び１５４にそれぞれ入力する。

タイミングメモリ１１６、１１８、１２０、及び１２２は、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号をＲＳラッチ回路２０４又は２０６に対して出力するタイミングを示すタイミング信号、並びにデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号が可変遅延回路１８０、１８２、１８４、１８６、１８８、又は１９０によって遅延されるべき遅延時間を保持する。また、タイミングメモリ１１６、１１８、１２０、及び１２２は、被試験デバイスに供給する試験信号のサイクルの発生となるサイクル基準信号をパターン発生部１０２から取得する。

具体的には、タイミングメモリ１１６は、サイクル基準信号の所定のサイクル中の第１タイミング（Ｔ１）を示す第１タイミング信号、及び第１タイミング（Ｔ１）で出力されるデータセット信号、データリセット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である第１遅延時間を保持する。そして、タイミングメモリ１１６は、サイクル基準信号のサイクルに合わせて、所定のサイクル中における第１タイミング（Ｔ１）を示す第１タイミング信号及び第１遅延時間を出力し、論理積回路１２４、１２６、１２８、及び１３０に入力する。

また同様に、サイクル基準信号の所定のサイクル中の第２タイミング（Ｔ２）を示す第２タイミング信号、及び第２タイミング（Ｔ２）で出力されるデータセット信号、データリセット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である第２遅延時間を保持する。そして、タイミングメモリ１１８は、サイクル基準信号のサイクルに合わせて、所定のサイクル中における第２タイミング（Ｔ２）を示す第２タイミング信号及び第２遅延時間を出力し、論理積回路１３２、１３４、１３６、及び１３８に入力する。

また同様に、サイクル基準信号の所定のサイクル中の第３タイミング（Ｔ３）を示す第３タイミング信号、及び第３タイミング（Ｔ３）で出力されるデータセット信号、データリセット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である第３遅延時間を保持する。そして、タイミングメモリ１２０は、サイクル基準信号のサイクルに合わせて、所定のサイクル中における第３タイミング（Ｔ３）を示す第３タイミング信号及び第３遅延時間を出力し、論理積回路１４０、１４２、１４４、及び１４６に入力する。

また同様に、サイクル基準信号の所定のサイクル中の第４タイミング（Ｔ４）を示す第４タイミング信号、及び第４タイミング（Ｔ４）で出力されるデータセット信号、データリセット信号、ドライバセット信号、又はドライバリセット信号が遅延されるべき時間である第４遅延時間を保持する。そして、タイミングメモリ１２２は、サイクル基準信号のサイクルに合わせて、所定のサイクル中における第４タイミング（Ｔ４）を示す第４タイミング信号及び第４遅延時間を出力し、論理積回路１４８、１５０、１５２、及び１５４に入力する。

論理積回路１２４、１２６、１２８、及び１３０は、第１タイミング（Ｔ１）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ１Ｓｅｔ」、「Ｔ１Ｒｅｓｅｔ」、「Ｔ１Ｄｒｅｌ」、及び「Ｔ１Ｄｒｅｔ」のそれぞれと、タイミングメモリ１１６から取得した第１タイミング信号との論理積を行い、論理和回路１５６、１５８、１６０、及び１６２のそれぞれに出力する。即ち、論理積回路１２４、１２６、１２８、及び１３０は、パターンデータ保持部１１２から取得したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のうちで第１タイミング（Ｔ１）においてＲＳラッチ回路２０４又は２０６に供給すべき信号を少なくとも１つ選択して出力する。

論理積回路１３２、１３４、１３６、及び１３８は、第２タイミング（Ｔ２）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ２Ｓｅｔ」、「Ｔ２Ｒｅｓｅｔ」、「Ｔ２Ｄｒｅｌ」、及び「Ｔ２Ｄｒｅｔ」のそれぞれと、タイミングメモリ１１８から取得した第２タイミング信号との論理積を行い、論理和回路１５６、１５８、１６０、及び１６２のそれぞれに出力する。即ち、論理積回路１３２、１３４、１３６、及び１３８は、パターンデータ保持部１１２から取得したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のうちで第２タイミング（Ｔ２）においてＲＳラッチ回路２０４又は２０６に供給すべき信号を選択して出力する。

論理積回路１４０、１４２、１４４、及び１４６は、第３タイミング（Ｔ３）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ３Ｓｅｔ」、「Ｔ３Ｒｅｓｅｔ」、「Ｔ３Ｄｒｅｌ」、及び「Ｔ３Ｄｒｅｔ」のそれぞれと、タイミングメモリ１２０から取得した第３タイミング信号との論理積を行い、論理和回路１６４、１６６、１６０、及び１６２のそれぞれに出力する。即ち、論理積回路１４０、１４２、１４４、及び１４６は、パターンデータ保持部１１４から取得したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のうちで第３タイミング（Ｔ３）においてＲＳラッチ回路２０４又は２０６に供給すべき信号を選択して出力する。

論理積回路１４８、１５０、１５２、及び１５４は、第４タイミング（Ｔ４）に関するデータセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のそれぞれの入力タイミングを規定するパターンデータ「Ｔ４Ｓｅｔ」、「Ｔ４Ｒｅｓｅｔ」、「Ｔ４Ｄｒｅｌ」、及び「Ｔ４Ｄｒｅｔ」のそれぞれと、タイミングメモリ１２２から取得した第４タイミング信号との論理積を行い、論理和回路１６４、１６６、１６０、及び１６２のそれぞれに出力する。即ち、論理積回路１４８、１５０、１５２、及び１５４は、パターンデータ保持部１１４から取得したパターンデータに基づいて、データセット信号、データリセット信号、ドライバセット信号、及びドライバリセット信号のうちで第４タイミング（Ｔ４）においてＲＳラッチ回路２０４又は２０６に供給すべき信号を選択して出力する。

論理和回路１５６は、論理積回路１２４の出力信号と論理積回路１３２の出力信号との論理和を行い、第１タイミング信号又は第２タイミング信号を論理積回路１６８に出力する。即ち、論理和回路１５６は、データセット信号をＲＳラッチ回路２０４に対して出力するタイミングとして、第１タイミング（Ｔ１）及び第２タイミング（Ｔ２）のいずれかを抽出する。

論理和回路１５８は、論理積回路１２６の出力信号と論理積回路１３４の出力信号との論理和を行い、第１タイミング信号又は第２タイミング信号を論理積回路１７０に出力する。即ち、論理和回路１５８は、データリセット信号をＲＳラッチ回路２０４に対して出力するタイミングとして、第１タイミング（Ｔ１）及び第２タイミング（Ｔ２）のいずれかを抽出する。

論理和回路１６０は、論理積回路１２８の出力信号と論理積回路１３６の出力信号と論理積回路１４４の出力信号と論理積回路１５２の出力信号との論理和を行い、第１タイミング信号、第２タイミング信号、第３タイミング信号、又は第４タイミング信号を論理積回路１７２に出力する。即ち、論理和回路１６０は、ドライバセット信号をＲＳラッチ回路２０６に対して出力するタイミングとして、第１タイミング（Ｔ１）、第２タイミング（Ｔ２）、第３タイミング（Ｔ３）、及び第４タイミング（Ｔ４）のいずれかを抽出する。

論理和回路１６２は、論理積回路１３０の出力信号と論理積回路１３８の出力信号と論理積回路１４６の出力信号と論理積回路１５４の出力信号との論理和を行い、第１タイミング信号、第２タイミング信号、第３タイミング信号、又は第４タイミング信号を論理積回路１７４に出力する。即ち、論理和回路１６２は、ドライバリセット信号をＲＳラッチ回路２０６に対して出力するタイミングとして、第１タイミング（Ｔ１）、第２タイミング（Ｔ２）、第３タイミング（Ｔ３）、及び第４タイミング（Ｔ４）のいずれかを抽出する。

論理和回路１６４は、論理積回路１４０の出力信号と論理積回路１４８の出力信号との論理和を行い、第３タイミング信号又は第４タイミング信号を論理積回路１７６に出力する。即ち、論理和回路１６４は、データセット信号をＲＳラッチ回路２０４に対して出力するタイミングとして、第３タイミング（Ｔ３）及び第４タイミング（Ｔ４）のいずれかを抽出する。

論理和回路１６６は、論理積回路１４２の出力信号と論理積回路１５０の出力信号との論理和を行い、第３タイミング信号又は第４タイミング信号を論理積回路１７８に出力する。即ち、論理和回路１６６は、データリセット信号をＲＳラッチ回路２０４に対して出力するタイミングとして、第３タイミング（Ｔ３）及び第４タイミング（Ｔ４）のいずれかを抽出する。

論理積回路１６８、１７０、１７２、１７４、１７６、及び１７８は、論理和回路１５６、１５８、１６０、１６２、１６４、及び１６６のそれぞれの出力信号とリファレンスクロックとの論理積を行うことにより、論理和回路１５６、１５８、１６０、１６２、１６４、及び１６６のそれぞれの出力信号のタイミングを合わせて遅延回路１８０、１８２、１８４、１８６、１８８、及び１９０のそれぞれに出力する。

可変遅延回路１８０は、サイクル基準信号の所定のサイクル中における、試験信号の立ち上がりのタイミングを制御するデータセット信号を遅延させる。具体的には、可変遅延回路１８０は、論理積回路１６８から第１タイミング信号を取得し、またタイミングメモリ１１６が保持する第１遅延時間を取得し、データセット信号を第１タイミング（Ｔ１）から第１遅延時間遅延させて論理和回路１９２に出力する。または、可変遅延回路１８０は、論理積回路１６８から第２タイミング信号を取得し、またタイミングメモリ１１８が保持する第２遅延時間を取得し、データセット信号を第２タイミング（Ｔ２）から第２遅延時間遅延させて論理和回路１９２に出力する。なお、可変遅延回路１８０は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６が試験信号を出力するときまでの時間に基づいて第１遅延時間又は第２遅延時間をキャリブレーションデータにより調整する。

可変遅延回路１８２は、可変遅延回路１８０によって遅延されたデータセット信号によって立ち上げられた試験信号の立ち下がりのタイミングを制御するデータリセット信号を遅延させる。具体的には、可変遅延回路１８２は、論理積回路１７０から第１タイミング信号を取得し、またタイミングメモリ１１６が保持する第１遅延時間を取得した後、データリセット信号を第１タイミング（Ｔ１）から第１遅延時間遅延させて論理和回路１９４に出力する。または、可変遅延回路１８２は、論理積回路１７０から第２タイミング信号を取得し、またタイミングメモリ１１８が保持する第２遅延時間を取得した後、データリセット信号を第２タイミング（Ｔ２）から第２遅延時間遅延させて論理和回路１９４に出力する。なお、可変遅延回路１８２は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６が試験信号を出力するときまでの時間に基づいて第１遅延時間又は第２遅延時間をキャリブレーションデータにより調整する。

可変遅延回路１８４は、サイクル基準信号の所定のサイクル中における、ドライバ１０６に対するイネーブル信号の立ち上がりのタイミングを制御するドライバセット信号を遅延させる。具体的には、可変遅延回路１８４は、論理積回路１７２から第１タイミング信号を取得し、またタイミングメモリ１１６が保持する第１遅延時間を取得した後、ドライバセット信号を第１タイミング（Ｔ１）から第１遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８４は、論理積回路１７２から第２タイミング信号を取得し、またタイミングメモリ１１８が保持する第２遅延時間を取得した後、ドライバセット信号を第２タイミング（Ｔ２）から第２遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８４は、論理積回路１７２から第３タイミング信号を取得し、またタイミングメモリ１２０が保持する第３遅延時間を取得した後、ドライバセット信号を第３タイミング（Ｔ３）から第３遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８４は、論理積回路１７２から第４タイミング信号を取得し、またタイミングメモリ１２２が保持する第４遅延時間を取得した後、ドライバセット信号を第４タイミング（Ｔ４）から第４遅延時間遅延させてＲＳラッチ回路２０６に出力する。なお、可変遅延回路１８４は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６パターンデータによって駆動されるまでの時間に基づいて第１遅延時間、第２遅延時間、第３遅延時間、又は第４遅延時間をキャリブレーションデータにより調整する。

可変遅延回路１８６は、サイクル基準信号の所定のサイクル中における、ドライバ１０６に対するイネーブル信号の立ち下がりのタイミングを制御するドライバリセット信号を遅延させる。具体的には、可変遅延回路１８６は、論理積回路１７４から第１タイミング信号を取得し、またタイミングメモリ１１６が保持する第１遅延時間を取得した後、ドライバリセット信号を第１タイミング（Ｔ１）から第１遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８６は、論理積回路１７４から第２タイミング信号を取得し、またタイミングメモリ１１８が保持する第２遅延時間を取得した後、ドライバリセット信号を第２タイミング（Ｔ２）から第２遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８６は、論理積回路１７４から第３タイミング信号を取得し、またタイミングメモリ１２０が保持する第３遅延時間を取得した後、ドライバリセット信号を第３タイミング（Ｔ３）から第３遅延時間遅延させてＲＳラッチ回路２０６に出力する。または、可変遅延回路１８６は、論理積回路１７４から第４タイミング信号を取得し、またタイミングメモリ１２２が保持する第４遅延時間を取得した後、ドライバリセット信号を第４タイミング（Ｔ４）から第４遅延時間遅延させてＲＳラッチ回路２０６に出力する。なお、可変遅延回路１８６は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６パターンデータによって駆動されるまでの時間に基づいて第１遅延時間、第２遅延時間、第３遅延時間、又は第４遅延時間をキャリブレーションデータにより調整する。

可変遅延回路１８８は、サイクル基準信号の所定のサイクル中における、試験信号の立ち上がりのタイミングを制御するデータセット信号を遅延させる。具体的には、可変遅延回路１８８は、論理積回路１７６から第３タイミング信号を取得し、またタイミングメモリ１２０が保持する第３遅延時間を取得し、データセット信号を第３タイミング（Ｔ３）から第３遅延時間遅延させて論理和回路１９２に出力する。または、可変遅延回路１８８は、論理積回路１７６から第４タイミング信号を取得し、またタイミングメモリ１２２が保持する第４遅延時間を取得し、データセット信号を第４タイミング（Ｔ４）から第４遅延時間遅延させて論理和回路１９２に出力する。なお、可変遅延回路１８８は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６が試験信号を出力するときまでの時間に基づいて第３遅延時間又は第４遅延時間をキャリブレーションデータにより調整する。

可変遅延回路１９０は、可変遅延回路１８８によって遅延されたデータセット信号によって立ち上げられた試験信号の立ち下がりのタイミングを制御するデータリセット信号を遅延させる。具体的には、可変遅延回路１９０は、論理積回路１７８から第３タイミング信号を取得し、またタイミングメモリ１２０が保持する第３遅延時間を取得した後、データリセット信号を第３タイミング（Ｔ３）から第３遅延時間遅延させて論理和回路１９４に出力する。または、可変遅延回路１９０は、論理積回路１７８から第４タイミング信号を取得し、またタイミングメモリ１２２が保持する第４遅延時間を取得した後、データリセット信号を第４タイミング（Ｔ４）から第４遅延時間遅延させて論理和回路１９４に出力する。なお、可変遅延回路１９０は、パターン発生部１０２がパターンデータに基づいてサイクル基準信号を発生したときから、ドライバ１０６が試験信号を出力するときまでの時間に基づいて第３遅延時間又は第３遅延時間をキャリブレーションデータにより調整する。

論理和回路１９２は、可変遅延回路１８０が出力したデータセット信号と可変遅延回路１８８が出力したデータセット信号との論理和を行い、ＲＳラッチ回路２０４に出力する。また、論理和回路１９４は、可変遅延回路１８２が出力したデータリセット信号と可変遅延回路１９０が出力したデータリセット信号との論理和を行い、ＲＳラッチ回路２０４に出力する。

ＲＳラッチ回路２０４は、論理和回路１９２から入力されたデータセット信号、及び論理和回路１９４から入力されたデータリセット信号に基づいて、試験信号を発生してドライバ１０６に供給する。即ち、ＲＳラッチ回路２０４は、サイクル基準信号の所定のサイクルにおいて、第１タイミング（Ｔ１）及び第３タイミング（Ｔ３）の少なくとも一方のタイミングを用いて試験信号をセットし、第２タイミング（Ｔ２）及び第４タイミング（Ｔ４）の少なくとも一方のタイミングを用いて試験信号をリセットする。

ＲＳラッチ回路２０６は、可変遅延回路１８４から入力されたドライバセット信号、及び可変遅延回路１８６から入力されたドライバリセット信号に基づいて、イネーブル信号を発生してドライバ１０６に供給する。即ち、ＲＳラッチ回路２０６は、サイクル基準信号の所定のサイクルにおいて、第１タイミング（Ｔ１）、第２タイミング（Ｔ２）、第３タイミング（Ｔ３）、及び第４タイミング（Ｔ４）の少なくとも一方のタイミングを用いて試験信号をセット又はリセットする。

他の例においては、異なるタイミング信号をそれぞれ保持する５つ以上のタイミングメモリ、及び７つ以上の可変遅延回路を試験装置１００が備えることにより、さらに高速なセット／リセット切換を実現してもよい。

図４は、本実施形態に係る試験信号及びイネーブル信号のタイミングチャートの一例を示す。（ａ）は、ドライバ１０６が被試験デバイスに対して出力する試験信号のタイミングチャートを示す。（ｂ）は、ドライバ１０６に対するインネーブル信号のタイミングチャートを示す。

本実施形態に係る波形成形部１０４によれば、４つの可変遅延回路１８０、１８２、１８８、及び１９０を用いて試験信号を制御することにより、第１タイミング（Ｔ１）、第２タイミング（Ｔ２）、第３タイミング（Ｔ３）、及び第４タイミング（Ｔ４）の４つのタイミングにおいて、試験信号のセット／リセットをすることができる。さらに、２つの可変遅延回路１８４及び１８６を用いてイネーブル信号を制御することにより、上記４つのタイミングにおいて試験信号のセット／リセットを可能にしつつイネーブル信号のセット／リセットをすることができる。そのため、試験信号の高速なセット／リセット切換を維持しつつドライバ１０６及びコンパレータ１０８の高速な入力／出力切換を実現し、高速通信デバイス等の試験を行うことができる。

以上、実施形態を用いて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

［図１］従来の技術に係る試験装置１０の構成を示す図である。
［図２］本発明の一実施形態に係る試験装置１００の構成の一例を示す図である。
［図３］本実施形態に係る波形成形部１０４の構成の一例を示す図である。
［図４］本実施形態に係る試験信号及びイネーブル信号のタイミングチャートの一例を示す図である。

符号の説明

１００試験装置
１０２パターン発生部
１０４波形成形部
１０６ドライバ
１０８コンパレータ
１１０判定部
１１２、１１４パターンデータ保持部
１８０、１８２、１８４、１８６、１８８、１９０可変遅延回路
２０４、２０６ＲＳラッチ回路

Claims

被試験デバイスを試験する試験装置であって、
前記被試験デバイスに供給する試験信号のパターンデータを発生するパターン発生部と、
前記パターン発生部が発生した前記パターンデータが示す前記試験信号を成形する波形成形部と、
前記波形成形部が成形した前記試験信号を前記被試験デバイスに対して出力するドライバと
を備え、
前記波形成形部は、
サイクル基準信号の所定のサイクル中における、前記試験信号の第１の変化点のタイミングを制御するセット信号を遅延させる第１ａ遅延回路と、
前記第１ａ遅延回路によって遅延された前記セット信号によって変化した前記試験信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第１ｂ遅延回路と、
前記サイクル基準信号の前記所定のサイクル中における、前記試験信号の第３の変化点のタイミングを制御するセット信号を遅延させる第２ａ遅延回路と、
前記第２ａ遅延回路によって遅延された前記セット信号によって変化した前記試験信号の第４の変化点のタイミングを制御するリセット信号を遅延させる第２ｂ遅延回路と、
前記サイクル基準信号の前記所定のサイクル中における、前記ドライバに対するイネーブル信号の第１の変化点のタイミングを制御するセット信号を遅延させる第３ａ遅延回路と、
前記サイクル基準信号の前記所定のサイクル中における、前記ドライバに対するイネーブル信号の第２の変化点のタイミングを制御するリセット信号を遅延させる第３ｂ遅延回路と
を有する試験装置。
前記第１ａ遅延回路及び前記第２ａ遅延回路は、前記パターン発生部が前記パターンデータに基づいて前記サイクル基準信号を発生したときから、前記ドライバが前記試験信号を出力するときまでの時間に基づいて、前記セット信号を遅延させる遅延時間を調整し、
前記第３ａ遅延回路は、前記パターン発生部が前記パターンデータに基づいて前記サイクル基準信号を発生したときから、前記ドライバが前記パターンデータによって駆動されるまでの時間に基づいて、前記セット信号を遅延させる遅延時間を調整する請求項１に記載の試験装置。
前記波形成形部は、
前記サイクル基準信号の前記所定のサイクル中の第１タイミングを示す第１タイミング信号、及び前記第１タイミングで出力される前記セット信号又は前記リセット信号が遅延されるべき第１遅延時間を保持する第１タイミングメモリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第１タイミングより後の第２タイミングを示す第２タイミング信号、及び前記第２タイミングで出力される前記セット信号又は前記リセット信号が遅延されるべき第２遅延時間を保持する第２タイミングメモリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第２タイミングより後の第３タイミングを示す第３タイミング信号、及び前記第３タイミングで出力される前記セット信号又は前記リセット信号が遅延されるべき第３遅延時間を保持する第３タイミングメモリと、
前記サイクル基準信号の前記所定のサイクル中の、前記第３タイミングより後の第４タイミングを示す第４タイミング信号、及び前記第４タイミングで出力される前記セット信号又は前記リセット信号が遅延されるべき第４遅延時間を保持する第４タイミングメモリと
をさらに有し、
前記第１ａ遅延回路は、前記第１タイミング信号及び第１遅延時間又は前記第２タイミング信号及び前記第２遅延時間を前記第１タイミングメモリ又は前記第２タイミングメモリから取得した後、前記セット信号を前記第１タイミングから前記第１遅延時間遅延させて出力し、又は前記セット信号を前記第２タイミングから前記第２遅延時間遅延させて出力し、
前記第２ａ遅延回路は、前記第３タイミング信号及び第３遅延時間又は前記第４タイミング信号及び前記第４遅延時間を前記第３タイミングメモリ又は前記第４タイミングメモリから取得した後、前記セット信号を前記第３タイミングから前記第３遅延時間遅延させて出力し、又は前記セット信号を前記第４タイミングから前記第４遅延時間遅延させて出力する請求項１に記載の試験装置。
前記第３ａ遅延回路は、前記第１タイミング信号及び第１遅延時間、前記第２タイミング信号及び前記第２遅延時間、前記第３タイミング信号及び第３遅延時間、又は前記第４タイミング信号及び前記第４遅延時間を前記第１タイミングメモリ、前記第２タイミングメモリ、前記第３タイミングメモリ、又は前記第４タイミングメモリから取得した後、前記第１タイミングから前記第１遅延時間遅延させて出力し、前記セット信号を前記第２タイミングから前記第２遅延時間遅延させて出力し、前記セット信号を前記第３タイミングから前記第３遅延時間遅延させて出力し、又は前記セット信号を前記第４タイミングから前記第４遅延時間遅延させて出力する請求項３に記載の試験装置。