以下、図面を参照して本発明の実施形態によるタイミング調整装置及び半導体試験装置について詳細に説明する。尚、以下では、タイミング調整装置が半導体試験装置に設けられた態様を例に挙げて説明する。
〔第1実施形態〕
図1は、本発明の第1実施形態による半導体試験装置の要部構成を示すブロック図である。図1に示す通り、本実施形態の半導体試験装置TEは、テスタコントローラ1、パターン発生装置2、タイミング調整装置3、ピンエレクトロニクス回路4、及び判定装置5を備えており、被試験対象たるDUT6に試験信号S1を印加し、DUT6から得られる信号S2と期待値との比較を行ってDUT6の試験を行う。
テスタコントローラ1は、ユーザによって作成されてDUT6の試験手順及び試験条件が規定された試験プログラム(図示省略)に従って、半導体試験装置TEの動作を統括して制御する。例えば、パターン発生装置2を制御して各種パターンを発生させ、タイミング調整装置3を制御してパターン発生装置2から出力されるパターン等のタイミング調整を行わせ、ピンエレクトロニクス回路4を制御して半導体試験装置TEとDUT6との間の接続関係等を確定させ、判定装置5を制御してDUT6のパス/フェイル判定を行わせる。
パターン発生装置2は、テスタコントローラ1の制御の下で、DUT6の試験のために必要な各種パターンを発生する。具体的には、DUT6に印加すべき試験信号S1の生成に用いられる試験パターンP1と、DUT6から得られる信号S2(正確には、タイミング調整装置3から出力されるデータD1)と比較されるべき期待値の生成に用いられる期待値パターンP3とを発生する。
タイミング調整装置3は、テスタコントローラ1の制御の下で、パターン発生装置2から出力される試験パターンP1の出力タイミングの調整、及びDUT6から出力されてピンエレクトロニクス回路4を介した信号S3の入力タイミングの調整を行う。尚、タイミング調整装置3で試験パターンP1の出力タイミングが調整されることにより、パターンP2及びDUT6に印加すべき試験信号S1の出力タイミングが調整される。また、上記の信号S3の入力タイミングの調整とは、具体的にはタイミング調整装置3に入力される信号S3の標本化(サンプリング)のタイミングの調整である。
ピンエレクトロニクス回路4は、DUT6に対するインターフェイス回路である。このピンエレクトロニクス回路4は、試験パターンP2が入力されるドライバ(図示省略)を備えており、試験パターンP2を用いて試験信号S1を生成してDUT6に印加する。また、DUT6から出力される信号S2が入力されるコンパレータ(図示省略)を備えており、信号S2と所定の電圧との比較を行って、その比較結果を示す信号S3を出力する。
判定装置5は、パターン発生装置2から出力される期待値パターンP3を用いて期待値を生成し、この期待値とタイミング調整装置3から出力されるデータD1との比較を行って、DUT6のパス/フェイルを判定する。尚、判定装置5は、その判定結果を示すフェイル情報を記憶するフェイルメモリ(図示省略)を備えており、テスタコントローラ1からの要求に応じてフェイルメモリに記憶されたフェイル情報を読み出してテスタコントローラ1に出力する。
次に、タイミング調整装置3の内部構成について詳細に説明する。図2は、本発明の第1実施形態によるタイミング調整装置の要部構成を示すブロック図である。図2に示す通り、タイミング調整装置3は、レート信号発生部11(クロック信号発生部)、フィルタ12、直交変調部13、Dフリップフロップ14、AND(論理積)ゲート部15、FIFO(First-In First-Out:先入れ先出し)メモリ16a,16b(記憶部、第1,第2記憶部)、レート変換部17a,17b、エッジパルス発生器18a,18b、フォーマッタ部19、Dフリップフロップ20(標本化部)、レート変換部21、及びFIFOメモリ22(データ記憶部)を備える。
レート信号発生部11は、PLL回路(Phase-Locked Loop回路:位相同期回路)を備えており、半導体試験装置TEが基準とする試験サイクルであるレートを規定するレート信号R1(クロック信号)を発生する。このレート信号R1の周波数は数GHz程度である。フィルタ12は、レート信号発生部11から出力されるレート信号R1の高調波成分を除去して正弦波状のレート信号R2にする。尚、レート信号R1を正弦波状にする必要がない場合には、フィルタ12を省略することができる。
直交変調部13は、フィルタ12から出力されるレート信号R2に対して設定された所定の位相角に応じた時間だけ、レート信号R2を進行させ(位相を進ませる)又は遅延させる(位相を遅らせる)IQ変調器13a〜13dを備える。尚、これらIQ変調器13a〜13dは同様の構成である。IQ変調器13a〜13dの各々に対する位相角の設定はテスタコントローラ1によって行われ、IQ変調器13a〜13dの各々に対して異なる位相角を個別に設定することが可能である。
IQ変調器13a(第1直交変調部)はタイミング調整装置3から出力される試験パターンP2の立ち上がりエッジ位置を調整するために設けられ、IQ変調器13b(第2直交変調部)は試験パターンP2の立ち下がりエッジ位置を調整するために設けられる。また、IQ変調器13cは、タイミング調整装置3に入力される信号S3を標本化(サンプリング)するタイミングを調整するために設けられる。
IQ変調器13dは、IQ変調器13a〜13cで生ずる温度変動や電源電圧変動に起因する特性の変動(進行特性又は遅延特性の変動)を補償するために設けられる。前述した通り、IQ変調器13a〜13dは同様の構成であるため、温度変動や電源電圧変動が生じた場合には、IQ変調器13a〜13dの各々から出力される信号R11,R21,R31,R41は同様の影響を受けた信号となる。このため、IQ変調器13dから出力される信号R41を、レート信号発生部11が備える不図示のPLL回路にフィードバックすれば、IQ変調器13a〜13cに対する温度変動や電源電圧変動に起因する特性の変動を補償することが可能になる。
ここで、IQ変調器13a〜13dの内部構成について詳細に説明する。尚、IQ変調器13a〜13dは同様の構成であるため、ここではIQ変調器13aの構成についてのみ説明する。図3は、IQ変調器13aの内部構成を示すブロック図である。図3に示す通り、IQ変調器13aは、DAC(ディジタル/アナログ変換器)31,32、移相器33、4象限乗算器34(第1乗算器)、4象限乗算器35(第2乗算器)、及び加算器36を備える。
DAC31は、テスタコントローラ1の制御の下で、レート信号R2に対する位相角の正弦成分(sin成分)を示す信号C1(I信号)を出力する。これに対し、DAC32は、テスタコントローラ1の制御の下で、レート信号R2に対する位相角の余弦成分(cos成分)を示す信号C2(Q信号)を出力する。図4は、IQ変調器13aが備えるDAC31,32から出力される信号C1,C2の関係を説明するための図である。
図4に示す通り、DAC31から出力される信号C1(I信号)及びDAC32から出力される信号C2(Q信号)は、これらによって特定されるIQ平面上における任意の点がIQ平面上の単位円C0上に配置されるように、テスタコントローラ1によってそれぞれ制御される。例えば、テスタコントローラ1がDAC31,32を制御し、値が「1」である信号C1と値が「0」である信号C2を出力させれば、単位円C0上の点Z1が特定されてレート信号R2に対する位相角は0度に設定される。また、信号C1,C2の値が「0.71」である場合には単位円C0上の点Z2が特定されてレート信号R2に対する位相角がθ1(≒π/4)に設定される。
更に、単位円C0上の点Z2が単位円C0に沿ってIQ平面の第1象限から第2象限及び第3象限を順に介して第4象限の点Z3に至るように信号C1,C2を連続的に変化させれば、レート信号R2に対する位相角がθ2(≒7π/4)に設定される。このように、信号C1,C2によって特定される点が単位円C0上を移動するように信号C1,C2を連続的に変化させれば、IQ変調器13aにおけるレート信号R2の遅延時間又は進行時間を連続的に変化させることができる。尚、レート信号R2に対する位相角は2π(=360度)以上に設定することもでき、負の値に設定することもできる。位相角を正の値に設定すればレート信号R2を進行させることができ、位相角を負の値に設定すればレート信号R2を遅延させることができる。
移相器33は、入力されるレート信号R2の位相をπ/2だけ変化させる。4象限乗算器34は、レート信号R2とDAC31から出力される信号C1(I信号)とを乗算する。4象限乗算器35は、移相器33から出力される信号(位相がπ/2だけ変化した信号)とDAC32から出力される信号C2(Q信号)とを乗算する。加算器36は、4象限乗算器34,35の各々から出力される信号を加算して信号R11として出力する。以上の構成のIQ変調器13aに含まれる移相器33、4象限乗算器34,35、及び加算器36は、例えばSiGe(シリコンゲルマニウム)半導体、GaAs(ガリウム砒素)半導体、又はCMOS(相補型金属酸化膜半導体)等を用いて作成される。
図2に戻り、Dフリップフロップ回路14は、テスタコントローラ1から出力されるスタート信号STがD入力端に、フィルタ12から出力されるクロック信号R2が反転クロック端にそれぞれ入力されており、スタート信号STをクロック信号R2に同期させたスタート信号ST1を出力する。尚、上記のスタート信号STは、DUT6に対する試験の開始を指示する信号である。ANDゲート部15は、一方の入力端にスタート信号ST1が入力され、他方の入力端にIQ変調器13a〜13cから出力される信号R11,R21,R31がそれぞれ入力されるANDゲート15a〜15cを備えており、スタート信号ST1に基づいて、信号R11,R21,R31を信号R12,R22,R32としてそれぞれ出力する。
FIFOメモリ16aはパターン発生装置2から出力される試験パターンP1に含まれる立ち上がりエッジ位置が規定されたデータD11を記憶し、FIFOメモリ16bは試験パターンP1に含まれる立ち下がりエッジ位置が規定されたデータD21を記憶する。FIFOメモリ16aは、書き込みクロックWCが入力されるクロック端、データD11が入力されるデータ入力端、読み出しクロックとしての信号R13が入力される反転クロック端、及び読み出されたデータD12が出力されるデータ出力端を備える。同様に、FIFOメモリ16bは、書き込みクロックWCが入力されるクロック端、データD21が入力されるデータ入力端、読み出しクロックとしての信号R23が入力される反転クロック端、及び読み出されたデータD22が出力されるデータ出力端を備える。
パターン発生装置2から出力された試験パターンP1に含まれるデータD11,D21は、書き込みクロックWCに同期してFIFOメモリ16a,16bにそれぞれ書き込まれる。また、FIFOメモリ16aに記憶されているデータは信号R13に同期してデータD12として読み出され、FIFOメモリ16bに記憶されているデータは信号R23に同期してデータD22として読み出される。尚、データD11,D21のデータ幅はnビット(nは1以上の整数)である。
レート変換部17aは、分周器23とパラレル/シリアル変換器24とを備えており、ANDゲート15aから出力される信号R12を分周比nで分周した信号を信号R13としてFIFOメモリ16aの反転クロック端に出力するとともに、FIFOメモリ16aから読み出されたデータD12をシリアル信号に変換してエッジパルス発生器18aに出力する。レート変換部17bは、レート変換部17aと同様の構成であり、ANDゲート15bから出力される信号R22を分周比nで分周した信号を信号R23としてFIFOメモリ16bの反転クロック端に出力するとともに、FIFOメモリ16bから読み出されたデータD22をシリアル信号に変換してエッジパルス発生器18bに出力する。
エッジパルス発生器18aは、ANDゲート15aから出力される信号R12とレート変換部17aで変換されたシリアル信号とを入力とするANDゲートを備えており、試験パターンP2の立ち上がりエッジ位置を規定するエッジパルスE1を発生する。エッジパルス発生器18bは、ANDゲート15bから出力される信号R22とレート変換部17bで変換されたシリアル信号とを入力とするANDゲートを備えており、試験パターンP2の立ち下がりエッジ位置を規定するエッジパルスE2を発生する。
フォーマッタ部19は、OR(論理和)ゲート19a,19b及びRSフリップフロップ19cを備えており、エッジパルス発生器18a,18bから出力されるエッジパルスE1,E2に基づいた試験パターンP2を出力する。ORゲート19aはエッジパルスE1とテスタコントローラ1から出力されるセットパルスC11との論理和を演算し、ORゲート19bはエッジパルスE2とテスタコントローラ1から出力されるリセットパルスC12との論理和を演算する。ORゲート19aの出力がRSフリップフロップ19cのセット入力端に入力され、ORゲート19bの出力がRSフリップフロップ19cのリセット入力端に入力される。
Dフリップフロップ20は、ピンエレクトロニクス回路4から出力される信号S3がD入力端に、ANDゲート15cから出力されるストローブ信号としての信号R32がクロック端にそれぞれ入力されており、信号S32のタイミング(例えば、立ち上がりのタイミング)で信号S3を標本化(サンプリング)する。レート変換部21は、分周器23とシリアル/パラレル変換器25とを備えており、ANDゲート15cから出力される信号R32を分周比nで分周した信号を信号R33としてFIFOメモリ22のクロック端に出力するとともに、Dフリップフロップ20から出力されるデータD31をnビットのデータD32(パラレルデータ)に変換してFIFOメモリ22に出力する。
FIFOメモリ22はレート変換部21から出力されるデータD32を記憶する。このFIFOメモリ22は、書き込みクロックとしての信号R33が入力されるクロック端、レート変換部21から出力されるデータD32が入力されるデータ入力端、読み出しクロックRCが入力されるクロック端、及び読み出されたデータD1が出力されるデータ出力端を備える。レート変換部21から出力されるデータD32は、信号R33に同期してFIFOメモリ22に書き込まれる。また、FIFOメモリ22に記憶されているデータは読み出しクロックRCに同期してデータD1として読み出さる。
次に、上記構成における半導体試験装置TEの動作について説明する。尚、初期状態では、図1に示すパターン発生装置2〜判定装置5は何れも初期化されているとする。例えば、タイミング調整装置3については、図2に示すFIFOメモリ16a,16b、レート変換部17a,17b、レート変換部21、及びFIFOメモリ22がテスタコントローラ1から出力されるリセット信号(図示省略)によって初期化されている。また、フォーマッタ部19が備えるRSフリップフロップ19cは、テスタコントローラ1からのリセットパルスC12によってリセットされている。
DUT6に対する試験が開始されると、テスタコントローラ1からパターン発生装置2に対して制御信号が出力され、これによりパターン発生装置2から試験パターンP1及び期待値パターンP3が出力される。パターン発生装置2から出力された試験パターンP1はタイミング調整装置3に入力され、試験パターンP1に含まれるデータD11,D21が、書き込みクロックWCに同期してFIFOメモリ16a,16bにそれぞれ書き込まれる。以後、パターン発生装置2から試験パターンP1が出力される度に、試験パターンP1に含まれるデータD11,D21が、順次FIFOメモリ16a,16bにそれぞれに書き込まれる。
図5は、本発明の第1実施形態によるタイミング調整装置の動作を説明するタイミングチャートである。尚、本実施形態では、説明を簡単にするため、パターン発生装置2からの試験パターンP1に含まれるデータD11,D21のデータ幅は1ビット(n=1)であるとする。このため、レート変換部17a,17bにおける信号R12,R22の分周及びデータD12,D22のシリアル信号への変換、並びにレート変換部21における信号R32の分周及びデータD32のパラレルデータへの変換は行われないものとする。
また、パターン発生装置2から出力される試験パターンP1は、RZ(Return to Zero)符号の試験パターンP2を発生させるためのパターンであるとする。試験パターンP2がRZ符号である場合には、1つのレートに必ず立ち上がりエッジと立ち下がりエッジとが存在するため、FIFOメモリ16a,16bに書き込まれるデータD11,D12は同一のデータになる。本実施形態では、試験パターンP1に含まれるデータD11,D12が「1,1,0,1,1,1,…」であるとする。
尚、タイミング調整装置3では、パターン発生装置2から出力された試験パターンP1に含まれるデータD11,D12がFIFOメモリ16,16bに書き込まれる前に、タイミング調整装置3の動作を安定化させるための値が「0」であるダミーデータがFIFOメモリ16,16bに書き込まれる。つまり、図5に示す通り、データD11については、値が「0」であるダミーデータ「r1」〜「r5」が書き込まれた後に値が「1,1,0,1,1,1,…」と変化するデータ(「r6」以降のデータ)が書き込まれ、データD12については、値が「0」であるダミーデータ「f1」〜「f5」が書き込まれた後に値が「1,1,0,1,1,1,…」と変化するデータ(「f6」以降のデータ)が書き込まれる。
DUT6に対する試験が開始されると同時に、タイミング調整装置3に設けられたレート信号発生部11からはレート信号R1が出力される。このレート信号R1がフィルタ12に入力されると高調波成分が除去され、フィルタ12からは図5に示す正弦波状のレート信号R2が出力される。尚、図5においては、理解を容易にするために、レート信号R2の立ち上がりエッジ位置を、立ち上がりエッジE0として図示している。図5に示す通り、レート信号R2の立ち上がりエッジは時間間隔Tをもって等間隔に現れる。
また、図5においては、理解を容易にするために、IQ変調器13a〜13cの各々から出力される信号R11,R21,R31、ANDゲート15a〜15cから出力される信号R12,R22,R32、信号R13,R23の論理を反転した反転信号 ̄R13, ̄R23、書き込みクロックWC、及び読み出しクロックRCについては、立ち上がりエッジ位置を図示している。また、スタート信号ST1が出力された後におけるこれらの信号の立ち上がりエッジ位置には、「1」から始まる通し番号を付してある。尚、本明細書では、表記の都合上、符号「R13」の上部に記号「 ̄」付されたものを記号「 ̄R13」で表し、符号「R23」の上部に記号「 ̄」付されたものを記号「 ̄R23」で表す。
フィルタ12から出力されたレート信号R2は、直交変調部13のIQ変調器13a〜13d及びDフリップフロップ14に入力される。ここで、テスタコントローラ1からスタート信号STが出力される前には、IQ変調器13a〜13dの各々に対して同じ位相角が設定されている。このため、図5に示す通り、テスタコントローラ1からのスタート信号STが入力される時刻t0以前には、IQ変調器13aから出力される信号R11とIQ変調器13bから出力される信号R21との立ち上がりエッジ位置が同じであることが分かる。尚、Dフリップフロップ14からスタート信号ST1が出力されるまでは、ANDゲート15a〜15cが閉状態であるため、IQ変調器13a〜13cからの信号R11,R21,R31が信号R12,R22,R32として出力されることはない。
ここで、テスタコントローラ1からスタート信号STが出力されてタイミング調整装置に入力されたとすると、Dフリップフロップ14からはレート信号R2に同期したスタート信号ST1が出力される(時刻t0)。尚、フィルタ12から出力されるレート信号R2がDフリップフロップ14の反転クロック端に入力されているため、スタート信号ST1は、図5に示す通り、レート信号R2の立ち上がりエッジが出現してから次の立ち上がりエッジが出現するまでの時間の半分の時間が経過したタイミングで出力される。これにより、ANDゲート15a〜15cが開状態になり、IQ変調器13a〜13cからの信号R11,R21,R31が信号R12,R22,R32としてそれぞれ出力される。
ANDゲート15aから出力された信号R12は信号R13としてFIFOメモリ16aの反転クロック端に入力され、ANDゲート15bから出力された信号R22は信号R23としてFIFOメモリ16bの反転クロック端に入力される。尚、前述した通り、本実施形態では、パターン発生装置2からの試験パターンP1に含まれるデータD11,D21のデータ幅が1ビット(n=1)である場合を考えているため、信号R13は信号R12と同じ信号になり、信号R23は信号R22と同じ信号になる。
信号R13,R23が入力されると、FIFOメモリ16a,16bからはデータD12,D22の読み出しがそれぞれ開始される(時刻t1)。ここで、信号R13,R23は、FIFOメモリ16a,16bの反転クロック端に入力されているため、FIFOメモリ16a,16bからのデータD12,D22の読み出しは、図5に示す通り、反転信号 ̄R13, ̄R23の立ち上がりにおいてそれぞれ行われる。尚、FIFOメモリ16a,16bから読み出されたデータD12,D22は、エッジパルス発生器18a,18bにそれぞれ入力されるが、ここで読み出されるデータD12,D22は、図5に示す通り、値が「0」であるダミーデータであるため試験パターンP2は出力されない。
また、スタート信号STを出力した後に、テスタコントローラ1からタイミング調整装置3のIQ変調器13a,13bに対して制御信号が出力され、レート信号R2に対する位相角(図4を用いて説明した位相角)が設定される。これにより、IQ変調器13a,13bからは、テスタコントローラ1によって設定された位相角に応じた時間だけレート信号R2を進行させ又は遅延させた信号R11,R21がそれぞれ出力される。
図5に示す例では、スタート信号ST1が出力された後にIQ変調器13aから最初に出力される信号R11の立ち上がりエッジ位置と2番目に出力される信号R11の立ち上がりエッジ位置との時間間隔は、レート信号R2の立ち上がりエッジの時間間隔と同じTである。これは、スタート信号ST1が出力された後にIQ変調器13bから最初に出力される信号R21の立ち上がりエッジ位置と2番目に出力される信号R21の立ち上がりエッジ位置との時間間隔についても同様である。
これに対し、スタート信号ST1が出力された後において、信号R11の2番目の立ち上がりエッジが現れてから7番目の立ち上がりエッジが現れるまでの時刻t2〜t3においては、信号R11の立ち上がりエッジの間隔が徐々に広がっている。これは、テスタコントローラ1によって、IQ変調器13aの遅延量が徐々に増大するように制御されているためである。
IQ変調器13bについても同様の制御が行われるため、図5に示す通り、信号R21の2番目の立ち上がりエッジが現れてから7番目の立ち上がりエッジが現れるまでの時刻t2〜t4において、信号R21の立ち上がりエッジの間隔が徐々に広がっている。ここで、信号R21の7番目の立ち上がりエッジの位置(時刻t4)を信号R11の7番目の立ち上がりエッジの位置(時刻t3)よりも後に設定するのは、発生させるべき試験パターンP2がRZ符号だからである。
尚、本実施形態では、レート信号R2の5周期分のダミーデータ「r1」〜「r5」,「f1」〜「f5」をFIFOメモリ16a,16bにそれぞれ記憶させ、レート信号R2の5周期の間にIQ変調器13a,13bを制御して信号R11,R21の遅延量を設定する例について説明している。しかしながら、ダミーデータを増やしてより長い時間をかけて設定を行っても良い。
時刻t3以降のIQ変調器13aに対する位相角は試験パターンP2が立ち上がるべきタイミングを示す角度に固定され、時刻t4以降のIQ変調器13bに対する位相角も固定される。このため、図5に示す通り、時刻t3以降に現れる信号R11の立ち上がりエッジの間隔、及び時刻t4以降に現れる信号R21の立ち上がりエッジの間隔は、レート信号R2の立ち上がりエッジの時間間隔と同じTになる。
IQ変調器13a,13bに対する制御が行われている間においても、IQ変調器13a,13bから出力される信号R11,R21に基づいた信号R13,R23によって、FIFOメモリ16a,16bからのデータD12,D22の読み出しが順次行われる。そして、図5に示す通り、IQ変調器13a,13bから6番目に出力される信号R11,R21に基づいた信号R13,R23によって、ダミーデータ以外のデータが読み出される。つまり、パターン発生装置2から最初に出力された試験パターンP1に含まれるデータ「r6」,「f6」が読み出される。
尚、FIFOメモリ16a,16bから読み出されたこれらのデータは、エッジパルス発生器18a,18bにそれぞれ入力される。そして、信号R11(信号R12)の7番目立ち上がりエッジが現れた時点(時刻t3)において、エッジパルス発生器18aからはエッジパルスE1が出力され、信号R21(信号R22)の7番目立ち上がりエッジが現れた時点(時刻t4)において、エッジパルス発生器18bからはエッジパルスE2が出力される。
エッジパルス発生器18aから出力されたエッジパルスE1はフォーマッタ部19に入力されてRSフリップフロップ19cをセット状態にし、エッジパルス発生器18bから出力されたエッジパルスE2はフォーマッタ部19に入力されてRSフリップフロップ19cをリセット状態にする。以降、図5に示す通り、FIFOメモリ16a,16bからデータD12,D22が読み出される度にデータD12,D22に応じてエッジパルスE1,E2が出力されてRSフリップフロップ19cがセット状態又はリセット状態にされることにより試験パターンP2が生成される。
ここで、仮にIQ変調器13a,13bに設定される位相角が0度に固定されていたとすると、レート信号R2の7番目の立ち上がりエッジが現れる時点で最初の試験パターンP2が生成される筈である。しかしながら、IQ変調器13a,13bに設定される位相角を制御することによって、図5に示す通り、レート信号R2の7番目の立ち上がりエッジに対してレート信号R2の1周期以上遅延した時刻t3において最初の試験パターンP2が生成されている。このように、IQ変調器13a,13bを制御することにより、試験パターンP2の出力タイミングをレート信号R2の1周期以上遅延した時点に調整することができる。
タイミング調整装置3で生成された試験パターンP2はピンエレクトロニクス回路4に入力される。そして、ピンエレクトロニクス回路4において、試験パターンP2に基づいた試験信号S1が生成されてDUT6に印加される。試験信号S1がDUT6に印加されると、DUT6からは試験信号S1に応じた信号S2が出力される。この信号S2はピンエレクトロニクス回路4に入力されて所定の電圧と比較され、その比較結果を示す信号S3が出力される。
ピンエレクトロニクス回路4から出力された信号S3は、タイミング調整装置3が備えるDフリップフロップ20に入力される。ここで、前述したテスタコントローラ1によって行われるIQ変調器13bに対する制御と同様の制御がIQ変調器13cに対しても行われる。このため、図5に示す通り、信号R31の2番目の立ち上がりエッジが現れてから7番目の立ち上がりエッジが現れるまでの時刻t2〜t4において、信号R31の立ち上がりエッジの間隔が徐々に広がっている。これに対し、時刻t4以降のIQ変調器13cに対する位相角はサンプリングすべきタイミングを示す位相角に固定されるため、図5に示す通り、時刻t4以降に現れる信号R21の立ち上がりエッジの間隔は、レート信号R2の立ち上がりエッジの時間間隔と同じTになる。
IQ変調器13cから出力される信号R31は、ANDゲート15cを介して信号R32としてDフリップフロップ20のクロック端に入力される。このため、Dフリップフロップ20のD入力端に入力される信号S3は、信号R32の立ち上がりエッジのタイミングで標本化(サンプリング)される。図5に示す信号S3がDフリップフロップ20に入力されると、信号R32の8番目の立ち上がりエッジの時点で立ち上がり、信号R32の10番目の立ち上がりエッジの時点で立ち下がるデータD31がDフリップフロップD31から出力される。
Dフリップフロップ20から出力されたデータD31は、書き込みクロックとしての信号R33に同期してFIFOメモリ22に順次書き込まれる。尚、前述した通り、本実施形態では、n=1である場合を考えているため、信号R33は信号R32と同じ信号になる。FIFOメモリ22に書き込まれたデータD32は、図5に示す通り、読み出しクロックRCによってデータD1として順次読み出される。ここで、ANDゲート15cから出力される信号R32についてはIQ変調器13cに対する遅延量の調整が終了した7番目の立ち上がりエッジ以降が有効なものであり、データD31は1レートだけ遅れてDフリップフロップ20から出力されるため、FIFOメモリ22から読み出されるデータD1は、図5中の「d8」以降が有効なデータになる。
FIFOメモリ22から読み出されたデータD1は判定装置5に入力される。また、パターン発生装置2から出力される期待値パターンP3が判定装置5に入力されて期待値が生成される。そして、判定装置5において、データD1と生成された期待値とが比較されてDUT6のパス/フェイルが判定され、その判定結果であるフェイル情報が判定装置5に設けられた不図示のフェイルメモリに記憶される。このフェイルメモリに記憶されたフェイル情報は、テスタコントローラ1からの要求に応じて読み出される。
尚、以上説明した実施形態では、RZ符号の試験パターンP2を発生させる場合を例に挙げて説明したが、NRZ(Non Return to Zero)符号の試験パターン、RZI(Return to Zero Invert)符号の試験パターン、又はNRZI(Non Return to Zero Invert)符号の試験パターンを発生させることも可能である。但し、各々の符号に適したデータをデータD11,D12としてFIFOメモリ16a,16bに記憶させるとともに、IQ変調器13a,13bから出力される信号R11,R21のタイミングを調整する必要がある。
以上説明した通り、本実施形態では、パターン発生装置2から出力される試験パターンP1に含まれるデータD11,D12をFIFOメモリ16a,16bにそれぞれ記憶し、レート信号発生部11から出力されてフィルタ12を介したレート信号12を、IQ変調器13a,13bに設定される位相角に応じた時間だけ進行又は遅延させてFIFOメモリ16a,16bに対する読み出しクロックとして用いている。このため、タイミング調整装置2からの試験パターンP2の出力タイミングの可変範囲を拡大することができるとともに高精度・高分解能のタイミング調整を行うことができる。また、IQ変調器13a,13bに設定される位相角を連続的に変化させることにより、試験パターンP2を途切れさせることなく、試験パターンP2の出力タイミングを連続的に調整することができる。しかも、回路規模を大幅に増大させている訳ではないため、消費電力の増大を招くこともない。
また、本実施形態では、レート信号発生部11から出力されてフィルタ12を介したレート信号12を、IQ変調器13cに設定される位相角に応じた時間だけ進行又は遅延させてDフリップフロップ20に入力される信号S3の標本化(サンプリング)のために用いるとともに、Dフリップフロップ20から出力されるデータD32のFIFOメモリ22に対する書き込みクロックとして用いている。このため、信号S3の入力タイミング(標本化(サンプリング)のタイミング)の可変範囲を拡大することができるとともに高精度・高分解能のタイミング調整を行うことができる。また、IQ変調器13cに設定される位相角を連続的に変化させることにより、信号S3の入力タイミングを連続的に調整することができる。しかも、回路規模を大幅に増大させている訳ではないため、消費電力の増大を招くこともない。
〔第2実施形態〕
次に、本発明の第2実施形態によるタイミング調整装置及び半導体試験装置について説明する。本実施形態の半導体試験装置は図1に示す半導体試験装置TEと同様の構成であり、本実施形態のタイミング調整装置は図2に示すタイミング調整装置3とほぼ同様の構成である。しかしながら、本実施形態では、タイミング調整装置が備える直交変調部13の構成が第1実施形態とは異なる。
図6は、本発明の第2実施形態によるタイミング調整装置が備える直交変調部の構成を示すブロック図である。図6に示す直交変調部13は、複数のIQ変調器41a,41b,…を備えており、IQ変調器41aに設けられた移相器33を他のIQ変調器41b,…との間で共用する構成である。IQ変調器41aは、図3に示すIQ変調器13aと同様の構成であり、DAC31,32、移相器33、4象限乗算器34,35、及び加算器36を備える。
これに対し、他のIQ変調器41b,…は、DAC31,32、4象限乗算器34,35、及び加算器36を備えており、移相器33が省略されている。IQ変調器41b,…に設けられた4象限乗算器34は、IQ変調器41aの4象限乗算器34に対して並列接続されており、フィルタ12から出力されるレート信号R2を入力としている。また。IQ変調器41b,…に設けられた4象限乗算器35は、IQ変調器41aの4象限乗算器35に対して並列接続されており、移相器33から出力される信号を入力としている。
本実施形態においても、図2に示すIQ変調器13b〜13dに対応するIQ変調器を直交変調部13に設けることで、前述した第1実施形態と同様の動作が可能である。本実施形態では、複数のIQ変調器で移相器33を共用しているため、第1実施形態に比べて直交変調部13の回路規模を縮小することができる。
〔第3実施形態〕
次に、本発明の第3実施形態によるタイミング調整装置及び半導体試験装置について説明する。本実施形態の半導体試験装置は図1に示す半導体試験装置TEと同様の構成である。しかしながら、本実施形態では、タイミング調整装置3の構成が第1実施形態とは異なる。
図7は、本発明の第3実施形態によるタイミング調整装置の構成を示すブロック図である。尚、図7においては、説明を簡単にするために、ピンエレクトロニクス回路4から出力される信号S3を受信するための回路を省略している。つまり、IQ変調器13c、ANDゲート15c、Dフリップフロップ20、レート変換部21、及びFIFOメモリ22の図示を省略している。また、これらに加えて、IQ変調器13dの図示も省略している。
図7に示す通り、本実施形態のタイミング調整装置3は、図1に示すFIFOメモリ16a,16bを1つのFIFOメモリ51にまとめて、回路規模を縮小したものである。具体的には、FIFOメモリ16aに代えてFIFOメモリ51を設けるとともに、FIFOメモリ16bを省略している。また、レート変換部17bに代えてレート変換部52を設け、エッジパルス発生器18a,18bに代えてエッジパルス発生器53a,53bを設けている。
図2に示す第1実施形態のタイミング調整装置3では、パターン発生装置2から出力される試験パターンP1に含まれる立ち上がりエッジ位置が規定されたデータD11をFIFOメモリ16aに記憶させ、試験パターンP1に含まれる立ち下がりエッジ位置が規定されたデータD21をFIFOメモリ16bに記憶させていた。これに対し、本実施形態では、パターン発生装置2から出力される試験パターンP1に含まれる立ち上がりエッジ位置及び立ち下がり位置の双方が規定されたデータ(論理を変化すべき位置が規定されたデータ)D41をFIFOメモリ51に記憶させている。
レート変換部52は、パラレル/シリアル変換器24を備えており、FIFOメモリ51から読み出されたデータD42をシリアル信号に変換してエッジパルス発生器53bに出力する。エッジパルス発生器53aは、Tフリップフロップ54、セレクタ(SEL)55、及びANDゲート56を備えており、試験パターンP2の立ち上がりエッジ位置を規定するエッジパルスE1を発生する。エッジパルス発生器53bは、エッジパルス発生器53aと同様に、Tフリップフロップ54、セレクタ55、及びANDゲート56を備えており、試験パターンP2の立ち下がりエッジ位置を規定するエッジパルスE2を発生する。
エッジパルス発生器53aのTフリップフロップ54は、レート変換部17aから出力される信号がT入力端に、ANDゲート15aから出力される信号R12が反転クロック端にそれぞれ入力されており、T入力端に入力される信号に応じた信号を出力端Q及び反転出力端 ̄Qからそれぞれ出力する。尚、本明細書では、表記の都合上、符号「Q」の上部に記号「 ̄」付されたものを記号「 ̄Q」で表す。
エッジパルス発生器53aのセレクタ55は、テスタコントローラ1の制御の下で、Tフリップフロップ54の出力端Q及び反転出力端 ̄Qから出力される信号の何れか一方を選択する。エッジパルス発生器53aのANDゲート56は、レート変換部17aから出力される信号、ANDゲート15aから出力される信号R12、及びセレクタ55の出力を入力としており、これらの値が全て「1」である場合に、エッジパルスE1を発生する。
エッジパルス発生器53bのTフリップフロップ54は、レート変換部52から出力される信号がT入力端に、ANDゲート15bから出力される信号R22が反転クロック端にそれぞれ入力されており、T入力端に入力される信号に応じた信号を出力端Q及び反転出力端 ̄Qからそれぞれ出力する。エッジパルス発生器53bのセレクタ55は、テスタコントローラ1の制御の下で、Tフリップフロップ54の出力端Q及び反転出力端 ̄Qから出力される信号の何れか一方を選択する。エッジパルス発生器53bのANDゲート56は、レート変換部52から出力される信号、ANDゲート15bから出力される信号R22、及びセレクタ55の出力を入力としており、これらの値が全て「1」である場合に、エッジパルスE2を発生する。
ここで、本実施形態においては、エッジパルス発生器53a,53bに設けられたセレクタ55の設定を変えることにより、RZ符号の試験パターン、NRZ符号の試験パターン、RZI符号の試験パターン、又はNRZI符号の試験パターンを発生させることが可能である。図8は、本発明の第3実施形態におけるタイミング調整装置において、エッジパルス発生器53a,53bで選択される信号と試験パターンの種類との関係を示す図である。
図8に示す通り、RZ符号の試験パターンを発生させる場合には、エッジパルス発生器53a,53bに設けられたセレクタ55の各々で、Tフリップフロップ54の出力端Qから出力される信号を選択する。また、RZI符号の試験パターンを発生させる場合には、エッジパルス発生器53a,53bに設けられたセレクタ55の各々で、Tフリップフロップ54の反転出力端 ̄Qから出力される信号を選択する。
また、NRZ符号の試験パターンを発生させる場合には、エッジパルス発生器53aについてはTフリップフロップ54の出力端Qから出力される信号をセレクタ55で選択するとともに、エッジパルス発生器53bについてはTフリップフロップ54の反転出力端 ̄Qから出力される信号をセレクタ55で選択する。更に、NRZI符号の試験パターンを発生させる場合には、エッジパルス発生器53aについてはTフリップフロップ54の反転出力端 ̄Qから出力される信号をセレクタ55で選択するとともに、エッジパルス発生器53bについてはTフリップフロップ54の出力端Qから出力される信号をセレクタ55で選択する。
以上の構成における本実施形態のタイミング調整装置3及び半導体試験装置TEの動作は、基本的には第1実施形態におけるタイミング調整装置3及び半導体試験装置TEの動作と同様である。但し、RZ符号の試験パターン及びRZI符号の試験パターンを発生させる場合には、信号R22(信号R21)1の立ち上がりエッジの位置を信号R12(信号R11)の立ち上がりエッジの位置よりも後に設定する必要があるのに対し、NRZ符号の試験パターン及びNRZI符号の試験パターンを発生させる場合には、信号R22(信号R21)1の対置上がりエッジ位置と信号R12(信号R11)の立ち上がりエッジ位置とを同じにする必要がある。
以上の通り、本実施形態では、第1実施形態の半導体試験装置に設けられていたFIFOメモリ13a,13bの一方を省略した構成することができる。このため、第1実施形態に比べてタイミング調整装置3の回路規模を縮小することができる。
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、本発明は、半導体メモリを試験するメモリテスタ、半導体論理回路を試験するロジックテスタ、LCD(Liquid Crystal Display:液晶表示ディスプレイ)の駆動ドライバを試験するドライバテスタ等の各種の半導体試験装置に適用することが可能である。
また、上記実施形態では、タイミング調整装置が半導体試験装置に設けられた態様を例に挙げて説明した。しかしながら、本発明のタイミング調整装置は、半導体試験装置に設けられるものに限られる訳ではなく、信号の出力タイミング又は入力タイミングの調整を行う必要がある装置であれば適用可能である。