JP5243287B2 - ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス - Google Patents
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Claims (14)
- ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定され、
それぞれの前記遅延回路が生成する遅延量のうち、最大の遅延量は、前記基準信号のビットレートより小さく、
前記信号生成部は、前記基準信号の1ビットレート毎に、前記ジッタ重畳信号の複数のエッジを生成し、
前記複数の遅延回路は、前記基準信号の1ビットレート内で生成される前記ジッタ重畳信号の複数のエッジと対応して設けられ、
前記遅延設定部は、それぞれの前記遅延回路に対して、前記ジッタ重畳信号の平均周期の整数倍に、対応する前記ジッタ重畳信号のビットが有するべきタイミングジッタを加算した遅延量を設定する
ジッタ印加回路。 - 前記信号生成部は、複数の前記遅延回路が出力する信号の排他的論理和を、前記ジッタ重畳信号として出力する排他的論理和回路を有する
請求項1に記載のジッタ印加回路。 - 前記ジッタ重畳信号に印加すべきジッタの周期に応じて、前記複数の遅延回路に与える前記基準信号の周期を制御する基準周期制御部を更に備える
請求項1または2に記載のジッタ印加回路。 - 前記ジッタ重畳信号が有するべき平均周期に応じて、それぞれの前記遅延回路が出力する信号を、前記排他的論理和回路に入力するか否かをそれぞれ選択する選択部を更に備える
請求項2に記載のジッタ印加回路。 - 前記ジッタ重畳信号の各エッジタイミングをビット境界とするデータ信号を生成して、データジッタを前記データ信号に印加するデータジッタ印加部を更に備える
請求項1から4のいずれか一項に記載のジッタ印加回路。 - ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定され、
前記遅延設定部は、前記ジッタ重畳信号が有するべき論理値パターンにおいて、同一の論理値が連続するビット数に更に基づいて、それぞれの前記遅延回路の遅延量を設定する
ジッタ印加回路。 - ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部と、
それぞれの前記遅延回路の遅延量を測定する場合に、それぞれの前記遅延回路の出力信号が、当該遅延回路の入力に帰還されるループを形成する切替部と、
前記ループを伝送する信号の周期に基づいて、前記遅延回路の遅延量を算出する遅延量算出部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定され、
前記遅延設定部は、前記遅延量算出部が算出した前記遅延量に更に基づいて、それぞれの前記遅延回路における遅延量を設定する
ジッタ印加回路。 - 前記基準信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加して、前記複数の遅延回路に入力する低周波ジッタ印加部を更に備える
請求項1から7のいずれか一項に記載のジッタ印加回路。 - 前記ジッタ重畳信号に、前記複数の遅延回路および前記信号生成部において印加されるジッタの周波数より低周波数のジッタを印加する低周波ジッタ印加部を更に備える
請求項1から7のいずれか一項に記載のジッタ印加回路。 - ジッタを有するジッタ重畳信号を生成するジッタ印加回路であって、
与えられる基準信号を並列に受け取り、それぞれ予め設定される遅延量で遅延させる複数の遅延回路と、
それぞれの前記遅延回路が出力する信号のタイミングに応じて、前記ジッタ重畳信号のそれぞれのエッジを生成する信号生成部と、
それぞれの前記遅延回路に、前記ジッタ重畳信号の各エッジに印加すべきジッタに応じた遅延量をそれぞれ設定する遅延設定部と
を備え、
少なくとも一つの前記遅延回路の遅延量が、前記ジッタ重畳信号が有するべき平均周期の整数倍とは異なる値に設定され、
前記遅延設定部は、それぞれの前記遅延回路における遅延量を、前記ジッタ重畳信号に印加されるジッタの周波数より低周波数で変化させる
ジッタ印加回路。 - 被試験デバイスを試験する試験装置であって、
請求項1から10のいずれか一項に記載のジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記被試験デバイスに供給する試験信号発生部と、
前記被試験デバイスが、前記試験信号に応じて出力する応答信号を測定し、前記被試験デバイスの良否を判定する測定部と
を備える試験装置。 - 前記ジッタ印加回路は、前記被試験デバイスの帯域内の周波数を有するジッタを印加した第1の前記ジッタ重畳信号と、前記被試験デバイスの帯域外の周波数を有するジッタを印加した第2の前記ジッタ重畳信号とを順次生成し、
前記試験信号発生部および前記測定部は、前記第1のジッタ重畳信号に応じた第1の試験信号を前記被試験デバイスに供給し、前記第1の試験信号に応じて前記被試験デバイスが出力する第1の前記応答信号に応じて前記被試験デバイスの良否を判定し、当該判定結果が良である場合に、前記第2のジッタ重畳信号に応じた第2の前記試験信号を用いて前記被試験デバイスを試験する
請求項11に記載の試験装置。 - 動作回路と、前記動作回路を試験する自己診断部とを内蔵する電子デバイスであって、
前記自己診断部は、
請求項1から10のいずれか一項に記載のジッタ印加回路と、
前記ジッタ重畳信号に基づいて試験信号を生成し、前記動作回路に供給する試験信号発生部と、
前記動作回路が、前記試験信号に応じて出力する応答信号を測定し、前記動作回路の良否を判定する測定部と
を有する
電子デバイス。 - ジッタを有するデータ信号を生成するパターン発生器であって、
請求項1から10のいずれか一項に記載のジッタ印加回路を有し、
前記ジッタ印加回路が生成したデータ信号を、試験信号として出力する
パターン発生器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/022,162 | 2008-01-30 | ||
US12/022,162 US7834639B2 (en) | 2008-01-30 | 2008-01-30 | Jitter injection circuit, pattern generator, test apparatus, and electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009180732A JP2009180732A (ja) | 2009-08-13 |
JP5243287B2 true JP5243287B2 (ja) | 2013-07-24 |
Family
ID=40898606
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009020430A Expired - Fee Related JP5243287B2 (ja) | 2008-01-30 | 2009-01-30 | ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス |
Country Status (3)
Country | Link |
---|---|
US (1) | US7834639B2 (ja) |
JP (1) | JP5243287B2 (ja) |
DE (1) | DE102009007480A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101635504B (zh) * | 2009-08-20 | 2012-10-10 | 杭州士兰微电子股份有限公司 | 频率抖动电路和方法及其在开关电源中的应用 |
JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
US10235278B2 (en) * | 2013-03-07 | 2019-03-19 | International Business Machines Corporation | Software testing using statistical error injection |
US11686773B1 (en) | 2022-01-25 | 2023-06-27 | Analog Devices, Inc. | Path loss compensation for comparator |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6263327A (ja) * | 1985-09-13 | 1987-03-20 | Fujitsu Ten Ltd | マイクロコンピユ−タの発振回路 |
US6285197B2 (en) * | 1998-07-31 | 2001-09-04 | Philips Electronics North America Corporation | System and method for generating a jittered test signal |
DE19907880A1 (de) | 1999-02-17 | 2000-08-24 | Busch Dieter & Co Prueftech | Laser-Messverfahren zur Bestimmung von Azimut, Elevation und Offset zweier Werkzeugspindeln |
JP4251800B2 (ja) * | 2001-11-08 | 2009-04-08 | 株式会社アドバンテスト | 試験装置 |
JP4529723B2 (ja) * | 2005-02-21 | 2010-08-25 | パナソニック電工株式会社 | 無線送信回路及び無線送信装置 |
JP4599561B2 (ja) | 2005-08-09 | 2010-12-15 | 国立大学法人京都大学 | 画像処理装置、画像形成装置、画像処理方法、画像処理装置制御プログラム及び、コンピュータ読み取り可能な記録媒体 |
TWI277748B (en) * | 2005-08-29 | 2007-04-01 | Via Tech Inc | Time jitter injection testing circuit and related testing method |
US7596173B2 (en) * | 2005-10-28 | 2009-09-29 | Advantest Corporation | Test apparatus, clock generator and electronic device |
US8736323B2 (en) * | 2007-01-11 | 2014-05-27 | International Business Machines Corporation | Method and apparatus for on-chip phase error measurement to determine jitter in phase-locked loops |
-
2008
- 2008-01-30 US US12/022,162 patent/US7834639B2/en not_active Expired - Fee Related
-
2009
- 2009-01-30 JP JP2009020430A patent/JP5243287B2/ja not_active Expired - Fee Related
- 2009-01-30 DE DE102009007480A patent/DE102009007480A1/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
US7834639B2 (en) | 2010-11-16 |
US20090189666A1 (en) | 2009-07-30 |
DE102009007480A1 (de) | 2009-10-15 |
JP2009180732A (ja) | 2009-08-13 |
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