JP2009544040A

JP2009544040A - オシロスコープの機能性を有するハイスピード信号テスティング・システム

Info

Publication number: JP2009544040A
Application number: JP2009520920A
Authority: JP
Inventors: ハフェド，モハメッド・エム
Original assignee: ディー・エフ・ティー・マイクロシステムズ・インコーポレーテッド
Priority date: 2006-07-14
Filing date: 2007-07-13
Publication date: 2009-12-10
Also published as: EP2041584A4; CA2657154A1; US7813297B2; WO2008008952A2; US20080013456A1; EP2041584A2; EP2041584B1; WO2008008952A3

Abstract

ハイスピード信号テスティング・システムであって、オシロスコープの機能性を有するパターン・テスタを、極小の実現コストで提供するためのデジタル回路を備えたものである。このデジタル回路は、ハイスピード繰り返し時間基準信号を供給する時間基準発生器を備えている。この時間基準信号は、サブサンプラ及び蓄積メモリと共に、本システムが１以上の関心のビットを拡大し、その部分を分析することを可能なようにするものであり、該１以上の関心のビットは、被テスト信号上に存在する繰り返しパターン内のものである。そのような関心の部分は、立ち上がり及び立ち下がりのエッジ、並びに一定の高いビット値及び低いビット値を含んでいる。
【選択図】図２

Description

この出願は、米国仮特許出願第６０／８３０，７９７号の優先権の利益を主張しており、この米国仮特許出願第６０／８３０，７９７号は、２００６年７月１４日に提出され、「主にデジタルな時間基準発生器を使用する信号完全性測定のシステム及び方法」という発明の名称であり、ここに、その全体を参照によって組み込むものとする。

本発明は、一般的に、ハイスピード・デジタル・データの測定に関する。より詳細には、本発明は、オシロスコープの機能性を有するハイスピード信号テスティング・システムに向けられている。

半導体部品内部、半導体部品間、及びボードとキャビネット間のデジタル通信のスピードは、増大を続けている。スピードが増大するにつれ、デジタル信号をテストすることは、ロジック（パターン）のテスティングを必要とするだけでなく、アナログ・パラメータのテスティングも要求している。スピードが増大すると、バイナリのデジタル・データを表す電圧波形のアナログ形状は、重要である。貧弱なアナログ・パラメータ、例えば、余りにも長い立ち上がり時間又は余りにも小さな電圧の幅は、長期的な課題を招いている可能性があり、これらは、クイック・パターン・テストを使用して明らかにできない。逆に、また、アナログ・パラメータのテスティングは、ロジック又はパターンのテストにおいて、不具合をデバックするときに有用である。そのような不具合は、波形の形状又はタイミングのジッタに自ずと現れるシステマチックな現象によって引き起こされている可能性がある。

当業の現状では、ロジックのテスティング及びアナログ・パラメータのテスティングをそれぞれ実行するために、しばしば、別々の機器が必要となる。例えば、パターンのテスティングに対してロジック・アナライザ又はビットエラーレート・テスタ（ＢＥＲＴ）を使用し、アイ・ダイアグラムのテスティング又はジッタのテスティングに対してオシロスコープ又はジッタ・アナライザを使用している。ピン数の多いデバイス又は回路へのハイスピード・デジタル信号をテストする必要性がより急増するにつれて、様々な機器の能力の幾つかを組み合わせる必要性が生じている。また、デバイス又は小さなフォーム・ファクタにおいて、そのような能力を集積する必要性が存在し、該デバイス又は小さなフォーム・ファクタは、アプリケーション・デバイス又はアプリケーション・ボードに取り付け可能なものである。例えば、テスト関係のモジュール又は部品をシステム上に配置し、上記のデジタルのテスティングの機能を実行させることが可能である。多くのハイスピード・シリアル受信機は、今や、デジタルのテスティングの目的で、パターン・チェッカを備えている。この基本的なパターン・チェッキング能力にオシロスコープの能力を追加することは、大いに望まれていることであるが、自明なことではない。

商業上のテスト機器を使用する一例として、ＢＥＲＴ又はロジック・アナライザがアイ・ダイアグラム分析を実行できるようにすることは、テスティングを単純化し、２つに代わって１つの機器を用いて強化された範囲を提供することになる。そのような機器は、既に存在している。しかし、パターンのテスティングとアナログ・パラメータのテスティングとの間に背反する要求が与えられると、そのような二重機能の機器を生成することは、該機器の基本的なアーキテクチャに対する込み入った修正を引き起こし、拡張性を制限することになる。特に、ＢＥＲＴがアイ・ダイアグラムを発生できるようにするために、前者は２つの主要なやり方で修正されることになる。第１に、アナログ遅延線回路を導入することになり、このアナログ遅延線回路は、データ信号若しくはクロック信号、又はそれらの両方を、非常に小さな量（データ・パターンの単位間隔の何分の一か）だけ遅延可能である。該遅延線回路は、面積を消費し、帯域幅を制限し、較正が困難である。現代のアプリケーション、又はパターン・テスタがシステム内部に集積されるアプリケーションの場合、複数のテスト・チャンネルが必要となるときに扱いにくくなってしまう。

必要となる他の修正は、フロントエンドのキャプチャ・エレクトロニクスを伴うことになる。特に、ロジックのテスティングは、当該機器のフロント・エンドに電圧コンパレータを単に必要とするだけであるが、一方、アイ・ダイアグラム等の測定は、より複雑な回路を必要とする。ＢＥＲＴがアイ・ダイアグラムの測定を実行するよう修正するために、技術者たちは、ウィンドウ・コンパレータ（類似のものであるが、わずかにオフセットのある閾値レベルを有する２つ以上の電圧コンパレータ）を生成し、非常に狭い電圧平面及び関連した時間ポイントを介して遷移を検出している。あるいは、２つ以上のコンパレータを配置してウインドウ比較を実行することに替えて、別の実現は、単一の電圧コンパレータに加える２つのわずかに遅延させたストローブを必要としており、この遅延は、上記データ・パターンの単位間隔のごくわずかな割合である。このアプローチは、やはり面倒なものであり、非常にハイスピードなときの実現が困難である。

本発明の一態様は、ハイスピード繰り返しデータ信号をテストするためのシステムであって、基準クロック信号に応答し、それによってハイスピード繰り返し信号を発生させるための時間基準発生器と、前記ハイスピード繰り返し信号の関数として、前記ハイスピード繰り返しデータ信号をデジタル化された信号にデジタル化するための１ビット電圧デジタイザと、前記デジタル化された信号と選択したデジタル値とを比較し、前記ハイスピード繰り返し信号の関数としてコンパレータの結果を出力するためのデジタル・コンパレータと、前記ハイスピード繰り返し信号に応答し、それによって遅くなったクロック信号を生み出すビットシフト及び周波数分周器のブロックと、前記遅くなったクロック信号の関数として前記コンパレータの結果をサブサンプリングし、それによってサブサンプリングされた結果を出力するためのサブサンプラと、前記ハイスピード繰り返し信号の関数として書き込みアドレスを供給するための、Ｎを法とするアドレス・カウンタと、前記遅くなったクロック信号の関数として前記サブサンプリングされた結果のうちの１つ１つを記憶し、前記書き込みアドレスの１つ１つのそれぞれと対応させるための蓄積メモリとを備えた、システムである。

本発明の別態様は、オシロスコープ回路を備えたハイスピード繰り返しデータ信号をテストするためのシステムであって、基準クロック信号に応答し、それによってハイスピード繰り返し信号を発生させる時間基準発生器と、前記ハイスピード繰り返し信号の関数として、前記ハイスピード繰り返しデータ信号をデジタルされた信号にデジタル化するための１ビット電圧デジタイザと、長さＢを有する基準ビット・パターンを記憶するための基準パターン・メモリと、前記基準ビット・パターンと一定のビット値との間で選択し、それによって選択されたデジタル値を出力するためのセレクタと、前記デジタル化された信号と前記選択されたデジタル値とを比較し、前記ハイスピード繰り返し信号の関数としてコンパレータの結果を出力するためのデジタル・コンパレータと、前記ハイスピード繰り返し信号に応答し、それによって遅くなったクロック信号を生み出すビットシフト及び周波数分周器のブロックであって、Ｂによって前記ハイスピード繰り返し信号を分周する前記ビットシフト及び周波数分周器のブロックと、前記遅くなったクロック信号の関数として前記コンパレータの結果をサブサンプリングし、それによってサブサンプリングされた結果を出力するためのサブサンプラと、前記ハイスピード繰り返し信号の関数として書き込みアドレスを供給するための、Ｎを法とするアドレス・カウンタと、前記遅くなったクロック信号の関数として前記サブサンプリングされた結果のうちの１つ１つを記憶し、前記書き込みアドレスのうちの１つ１つのそれぞれと対応させるための蓄積メモリとを前記オシロスコープ回路が備えた、システムである。

本発明のまた別の態様は、オシロスコープを実現してハイスピード・データ信号を分析するための方法であって、時間基準スパンＮを有する繰り返し時間基準信号に応答して、前記ハイスピード・データ信号を１ビットのデジタル化された信号にデジタル化するステップと、前記繰り返し時間基準信号に応答して前記１ビットのデジタル化された信号と一定のビット値とを比較するステップであって、それによってコンパレータの出力を発生させる、ステップと、前記繰り返し時間基準信号を分周するステップであって、それによってハイスピード・データの周期に対応する遅くなったクロック信号を生成する、ステップと、前記遅くなったクロック信号に応答して前記コンパレータの結果をサブサンプリングするステップであって、それによってサブサンプリングされた結果を出力する、ステップと、前記繰り返し時間基準信号の関数として、Ｎを法とする書き込みアドレスを発生させるステップと、前記遅くなったクロック信号に応答して前記サブサンプリングされた結果のうちの１つ１つをメモリに記憶し、前記書き込みアドレスのうちの１つ１つのそれぞれを対応させるステップとを含む、方法である。

本発明を図解する目的のため、当該図面は本発明の１以上の実施形態の態様を示している。しかし、本発明は、これら図面に示した正確な配列及び手段に限定されないことは理解されたい。

先行技術のデジタル・パターン・テスタの高レベル回路図である。オシロスコープの機能性を備えた、本開示のデジタル・パターン・テスティング・システムの高レベル回路図である。図２のデジタル・パターン・テスティング・システムの周波数分周器のブロックの動きを図解したタイミング図であり、対するこの周波数分周器の値Ｂは１１に等しい。図２のデジタル・パターン・テスティング・システムの蓄積メモリの内容を図解した図であり、１ビットのデジタル化波形に対するものである。図２のデジタル・パターン・テスティング・システムの蓄積メモリに記憶された、ビットの単一のシーケンスを図解した図であり、ビットのこのシーケンスは、受信コンパレータの閾値電圧を固定値に設定し、データ・パターンの特定のビットに対して時間基準発生器を動作させた結果生じたものである。図２のデジタル・パターン・テスティング・システムの蓄積メモリに記憶された、ビットの複数のシーケンスを図解した図であり、ビットのこれら複数のシーケンスは、受信コンパレータの閾値電圧を、様々な固定値で掃引し、データ・パターンの特定のビットに対して上記の様々な値で時間基準発生器を動作させた結果生じたものである。５のビット・パターン長に対する、図２のデジタル・パターン・テスティング・システムの動作を図解したタイミング図である。例示のデジタル・ビット・ストリームの、波形の電圧対時間のプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。あるビット遷移の立ち上がりに対する、波形の電圧対時間の拡大したプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。あるビット遷移の立ち下がりに対する、波形の電圧対時間の拡大したプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。ある一定の高いビット値に対する、波形の電圧対時間の拡大したプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。ある一定の低いビット値に対する、波形の電圧対時間の拡大したプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。データ依存のジッタを呈した２つの立ち上がり遷移に対する、波形の電圧対時間の重ね合わせプロットであり、本開示のデジタル・パターン・テスティング・システムのオシロスコープの機能性を使用して出力したものである。

図１は、先行技術のデジタル・パターン・テスタ１０を示しており、それは、該テスタに入力される入力信号１４の論理的完全性をテストするためのものである。上記の背景技術の節で述べたように、テスタ１０は、ハイスピード・デジタル通信デバイス（図示せず）の設計の一部である可能性があるか、又は、ＢＥＲＴ若しくはロジック・アナライザ等の独立型の機器である可能性がある。テスタ１０のフロントエンドは、入ってくる信号１４の電圧を「スライス」し、それから論理値を復元する電圧コンパレータ１８である。この論理値は、上記の入力信号がコンパレータ１８の電圧閾値より大きいときに「１」を、そうでないときに「０」である。次に、デジタル・コンパレータ２２を使用して、オンボードのメモリ３０に記憶された基準パターン２６に対し、ビット対ビットでこの論理値を比較する。エラー・カウンタ３４は、一方では入力信号１４に由来するこの論理値と、他方では基準パターン２６の対応するそれぞれのビットとの間の不一致の数を追跡し続ける。

デジタル・コンパレータ２２は、オンボード・クロック信号３８によってクロックされ、オンボード・クロック信号３８は、比較される上記のデータ・ビットの中央に集中するものである。このことは、サンプリング・エラーの可能性を最小化する。このアーキテクチャによると、上記のセンタリング動作は、上記のクロック信号に対する遅延線（図示せず）、又はクロックアンドデータ回復（ＣＤＲ）回路等の位相追跡回路（図示せず）の何れかで起きることになる。後者のシナリオは、インシステム・アプリケーションにおいて、より日常的なものである。また、デジタル・パターン整列ブロック（図示せず）が場合によって備わっており、このデジタル・パターン整列ブロックは、基準パターン２６を、最少量のエラーが観測されるまでシフトするものである。何れの場合においても、テスタ１０に供給される基準クロック４２は低い周波数であることが可能であり、この低い周波数は、典型的には位相ロック・ループ（ＰＬＬ）逓倍器４６を使用して、後の逓倍で目標のハイスピード周波数にするものである。一例において、逓倍は、１００ＭＨｚのクロック信号を５ＧＨｚのサンプリング信号まで増大させることが可能である。

今、図２を参照すると、この図は、例示のデジタル・パターン・テスティング・システム２００を示しており、それは、遷移又は非遷移のビットのオシロスコープの軌跡をキャプチャ可能にするオシロスコープの特徴を備えている。図１と２とを互いに比較すると視覚的に容易にわかるように、例示のテスティング・システム２００は、図１のパターン・テスタの設計に基づいており、その主要な部品を、破線アウトライン２０４の内部に設置している。即ち、図１のテスタ１０のように、図２のテスティング・システム２００は、フロント・エンド電圧コンパレータ２０８と、基準パターン・メモリ２１２と、デジタル・コンパレータ２１６と、周波数スケーリングＰＬＬ逓倍器２２０と、エラー・カウンタ２２４とを備えている。図１と２とを互いに比較すると更にわかるように、図２の破線アウトライン２０４の内部の従来のテスタの部品に対してなされた追加は、ＰＬＬ逓倍器２２０の入力２２８と、デジタル・コンパレータ２１６の出力２３２とに対する追加を含んでいる。わかるように、これらの修正の両方は性質においてデジタルであり、従来の方法を使用することの前述のリスクを大して伴わずに実現可能である。

第１の修正において、高い周波数の時間基準発生器２４０を提供するために、ＰＬＬ逓倍器２２０の入力２２８は、マルチプレクサ２３６及び後述する他の部品の後にあり、高い周波数の時間基準発生器２４０は、例えば、２００７年７月１２日に提出され、「主にデジタルな時間基準発生器を使用する信号完全性測定のシステム及び方法」という発明の名称である米国特許出願第１１／７７６，８２５号に記載されている時間基準発生器のうちの任意の１つであることができ、時間基準発生器に関し開示している全て対し、ここに、参照によって組み込むものとする。示した例において、マルチプレクサ２３６は、２つの入力間で絶えず選択する選択信号２４４に応答しており、この場合において、これら２つの入力は、入ってくる基準クロック信号２４８の２つのバージョン、遅延していないバージョン２４８Ａと、粗い遅延２５２を使用して遅延させた粗く遅延したバージョン２４８Ｂとである。粗い遅延は、従来技術を使用して確実に構築可能な最小遅延よりも実質的に大きな任意の遅延として定義している。典型的に、そのような遅延は、ハイ・スピード通信デバイスにおける最小ビット周期と等価である。しかし、一般的に、そして上記の’８２５出願に記載されているように、マルチプレクサ２３６への上記の選択可能入力信号は、互いに関して粗く遅延させた任意の２つ以上のクロック信号であることができる。この例において、選択信号２４４は、オンボードの循環メモリ２５６からやって来るものであり、オンボードの循環メモリ２５６は、やって来る基準クロック２４８によってクロックしている。ＰＬＬ逓倍器２２０と、マルチプレクサ２３６と、クロック信号２４８の遅延したバージョン２４８Ｂを作成するための粗い遅延２５２と、選択信号２４４と、この選択信号を駆動するオンボードのメモリ２５６との組合せは、時間基準発生器２４０を構成しており、時間基準発生器２４０は、従来のシステムにおいて必要とされた何らかのアナログ遅延線を置き換えるものである。アナログ・ロジックを越える、デジタル・ロジックを使用することの、とりわけインシステム・アプリケーションにおける利点は、当業者に良く知られている。

ウィンドウ・コンパレータ又はより面倒なフロントエンドを実現することなくオシロスコープの測定を可能にするために、時間基準発生器２４０に加えて、電圧コンパレータ２０８のデジタル・ロジックのダウン・ストリームは、例えば、図２に示しているように修正している。第１に、オシロスコープ・モードの間、基準パターン２６０は、一定の論理的な値、例えば０で置き換わることが可能である。このオシロスコープ・モードと上記のビットパターンのテスティング・モードとの間の選択は、例えば、上記の一定の論理的０信号と基準パターン・メモリ２１２の出力との間の選択を可能にするマルチプレクサ２６４によって容易にすることが可能である。デジタル・コンパレータ２１６は、簡単にするために、所望ならば図１のデジタル・コンパレータ２２と同じままであることが可能である。加えて、上記オシロスコープ・モードにおいて、エラー・カウンタ２２４は、サブサンプリング・フリップフロップ２６８によってバイパスし置き換えることができる。簡潔に述べると、サブサンプリング・フリップフロップ２６８は、テストされるハイスピード・パターンにおける単一のビットの上へのロッキングの機能を果たすものである。

事実上、本システムは、テスティング・システム２００がオシロスコープ・モードにあるときに、上記のパターンの特定のエッジ又は他の部分を拡大してそれを分析するように設計している。このことを達成するために、サブサンプリング・フリップフロップ２６８は、ビットシフト及び周波数分周器のブロック２７２により駆動しており、ビットシフト及び周波数分周器のブロック２７２は、時間基準発生器２４０の出力２７６に応答するものである。ビットシフト及び周波数分周器のブロック２７２の周波数分周は、パターン２６０の長さＢに等しい値に設定する。パターン２６０が１２７ビットのパターン長Ｂを有する擬似ランダム・ビット・シーケンス（ＰＲＢＳ）である場合、この周波数分周器の値は１２７である。ビットシフト及び周波数分周器のブロック２７２のビット・シフティング動作は、この遅くなったクロックを単一ビットの増分で移動させ、それをオリジナルの周期的なテスト・パターン２６０内の１２７の位置それぞれに配置することが可能である。図３は、１１の長さＢを有するパターン２６０Ａに対する、ビットシフト及び周波数分周器のブロック２７２（図２）の動作を示している。ビットシフト及び周波数分周器のブロック２７２の、シフトさせた１１の出力である出力１から出力Ｂ（Ｂ＝１１）を図解している。これらの出力のうちの任意の１つは、所与の時刻に発生する。この図から直感的なように、サブサンプリング・フリップ・フロップ２６８（図２）が見るのは、１データ・ビートごとではなく、１１データ・ビートごとのデジタル比較の結果である。それは、繰り返すパターン２６０Ａ全体の中の、単一のビットに対する上記の比較の結果を見るのみである。

再び図２を参照すると、上記のサブサンプリングされる比較動作の出力は、蓄積メモリ２８０に蓄積することができ、蓄積メモリ２８０は、時間基準発生器２４０によってクロックするアドレス・カウンタ２８４を備えている。このやり方でのアドレス・カウンタ２８４を使用するアドレッシングの重要性は、後述する。今のところは、ビットシフト及び周波数分周器のブロック２７２の分周比が図２におけるパターン長Ｂに等しく、蓄積結果はばらばらの順序で蓄積メモリに到着する可能性があるものの、あるガイドラインに従う場合、上記のメモリにおける全ての場所がカバーされる（以下を見よ）からであることに注意されたい。

上記の’８２５特許出願において詳細に述べるように、ＰＬＬ逓倍器２２０がその出力２７６を切り替える各々の時刻は、わずかに遅延する。従って、電圧コンパレータ２０８がクロックされるたびに、それは入力信号２８８のやって来るビット・ストリームを、わずかに異なる遅延でストローブする。同じように、ビットシフト及び周波数分周器のブロック２７２の上記の遅くなったクロックでサブサンプリング・フリップ・フロップ２６８をクロックするときはいつも、それもまた、わずかに異なる遅延に対応することになる。時間基準発生器２４０をプログラムし、一定のランプを発生させた（時間基準発生器のプログラミングの記載に対しては、上記の’８２５特許出願を見よ）場合、ＰＬＬ逓倍器２２０の出力２７６は、上記のランプの振る舞いに従い、固定量だけ、常に進むか又は遅れることになる。蓄積メモリ２８０における各入力は、ＰＬＬ逓倍器２２０からの単一の遅延値に対応するように設計している。従って、及び図４を参照すると、上記の時間基準ランプの１つの完全な掃引の終わりで、蓄積メモリ２８０は時間領域の波形４００を含むことになり、時間領域の波形４００は、拡大している遷移ビットが電圧コンパレータ２０８（図２）の電圧閾値より高いかそうでないかに対応するものである。

電圧コンパレータ２０８の上記閾値電圧がプログラム可能である場合、この閾値電圧を掃引することは、ウィンドウ・コンパレータ又は追加のストローブ回路を必要とすることなく、関心のデータ・ビットに対する完全な電圧波形を発生させることを補助する可能性がある。図２及び５を参照すると、図５は、電圧コンパレータ２０８（図２）の上記閾値を固定値ＶＢに設定し、そしてデータ・パターン２６０Ｂの関心のビット５００に対して、時間基準発生器を動作させることを図解している。その結果は、１と０とのシーケンス５０４であり、それは、蓄積メモリ２８０に記憶することができる。電圧コンパレータ２０８の上記閾値電圧を増分し、時間基準発生器２４０を再び動作させると、１と０との別のシーケンスが発生し、それは先のセットに追加される。掃引が進むにつれ、図６に示す温度計符号６００のような温度計符号が得られる。もちろん、この例示の実現において、該温度計符号の値は、蓄積メモリ２８０に直接蓄積している。なお、この動作は、ビット・エラー・レート（ＢＥＲ）の等高線図の動作とは異なる。この動作は、文字通り、反復性の電圧遷移のデジタル化動作である。それは、ＢＥＲがするようなやり方で、エラー・カウントを表していない。

図２の蓄積メモリ２８０及び時間基準発生器２４０に戻ると、被テストの繰り返すパターン２６０に関する蓄積メモリ２８０の長さ（及び時間基準のランプの長さ）の特定の選択が必要である。最も単純化すると、測定されるデータ・パターン２６０が偶数の長さを持つ場合、蓄積メモリ２８０（デジタル化処理における時間軸を表している）の長さは、奇数の数の場所を持つように選択している。逆に、上記のパターン長が奇数である場合、蓄積メモリ２８０（及び対応する時間基準発生器のランプ）の長さは、偶数である。図２及び７を参照すると、図７は、例示のテスト・パターン２６０Ｃ（図２）と、時間基準発生器２４０によって出力される例示の時間遅延値７００と、例示のメモリ・アドレス値７０４と、及び上記のメモリ値が埋まる順番７０８とを示している。この図において、パターン２６０Ｃは、５ビットの長さＢ及び関心のビット７１２を有している。時間基準発生器２４０は、８のビット値に等価な時間期間において、その様々な遅延を介して傾斜する。わかるように、上記のＰＬＬランプ及び上記のビット・ストリームの繰り返しの十分な数が並べられている限り、メモリ値７０４の全てが最終的に埋まることになる。蓄積メモリ２８０の長さを適正に選択しない場合、エイリアシングの効果が生じ、間違った測定がなされてしまう。一般的に、上記の時間基準ランプの繰り返しの数又はビット・パターン２６０Ｃの繰り返しの数は、パターン長Ｂと時間基準スパンＮとの間の最小公倍数に対応する。図７の例において、５と８との間の最小公倍数は４０である。従って、パターン２６０Ｃの８（又は上記の時間基準ランプの５）の繰り返しが必要となる。また図７を参照して、示しているタイミング波形７１６の始まり７１６Ａにおいて、ＰＬＬ逓倍器２２０がその出力遅延を切り替え傾斜し続けるにつれて、それがどのように関心のビット７１２（関心の遷移）に２回出くわすのかに注目せよ。このことは、電圧コンパレータ２０８が、最初は小さな遅延で、それから続いて大きな遅延で、特定のビット７１２（遷移）をサンプリングすることを意味している。ランプ・タイミング波形７１６の次の繰り返し７１６Ｂにおいて、ＰＬＬ逓倍器２２０は再び繰り返し同じ遷移に出くわすが、その各々のときに、それは遅延値７００のうちの一意の１つを伴ってそれに出くわすことになる。

蓄積メモリ２８０の長さに関係して、上記の時間基準スパンは、典型的に、数百（例えば、５１２）程度のサンプルであり、なぜなら、さらに大きなタイミング解像度を生成することはやりすぎになるからである。ビット・パターン２６０の長さＢは、一方で、さらに小さいか（例えば、上記の例における５）、又はさらに大きい（例えば、数千のビット）であることが可能である。

図８Ａは、デジタル・ビット・ストリームの例８０４の出力プロット８００の例を示しており、これは、オシロスコープを使用可能な本開示に従い製作したテスティング・システム、例えば図２のデジタル・パターン・テスティング・システム２００の、オシロスコープの機能性を使用して発生させたものである。帯域幅の制限及び損失の多い伝送のために、ビット・ストリーム８０４は、ゆっくりとした立ち上がり時間及び深刻な電圧ノイズを示している。これらの影響は、オシロスコープを使用可能な本開示のテスティング・システムを使用してテストされるものの例である。図８Ｂは、オシロスコープを強化した本開示のテスティング・システム、例えば図２のデジタル・パターン・テスティング・システム２００によって発生させたプロットの例８０８を示しており、立ち上がり遷移８１２をこのテスティング・システムが拡大したときのものである。図８Ｃは、オシロスコープを強化した本開示のテスティング・システム、例えば図２のデジタル・パターン・テスティング・システム２００によって発生させたプロットの例８１６を示しており、立ち下がり遷移８２０をこのテスティング・システムが拡大したときのものである。図８Ｄ及び８Ｅは、それぞれ、オシロスコープを強化した本開示のテスティング・システム、例えば図２のデジタル・パターン・テスティング・システム２００によって発生させた例示のプロット８２４及び８２８であり、一定の高いビット値８３２及び一定の低いビット値８３６それぞれをこのテスティング・システムが拡大したときのものである。

わかるように、オシロスコープを使用可能な本開示のテスティング・システムは、デジタル・ビット・ストリーム内の問題領域を確認することにおいて、大きな実用性を有している。例えば、今や、あるビット・ストリームにおける各遷移の平均到着時刻が利用可能になったので、データ依存ジッタを容易に抽出することが可能である。図９は、２つの立ち上がり遷移９０４及び９０８の重ねあわせを含んだ例示のプロット９００を示しており、これら２つの立ち上がり遷移９０４及び９０８は、データ依存のジッタを呈している。容易にわかるように、遷移９０４及び９０８は、異なる時刻に起きている。同じように、非データ依存であるジッタ・パラメータについて知るために、特定のエッジに関するヒストグラムを抽出可能である。最後に、遷移のエッジの全ては、アイ・マスク又はアイ・ダイアグラムを発生させるために同時に蓄積可能である。当業者は、ここに開示した概念を使用する特徴に関係した、これらの及び他の追加のオシロスコープを実現する方法を理解しているだろう。

上記に例示の実施形態を開示し、添付の図面において図解してきた。当業者に理解されるように、本発明の精神及び範囲から逸れることなく、ここに特に開示したものに対して、様々な変形、省略、追加をなすことができる。

Claims

ハイスピード繰り返しデータ信号をテストするためのシステムであって、
基準クロック信号に応答し、それによってハイスピード繰り返し信号を発生させるための時間基準発生器と、
前記ハイスピード繰り返し信号の関数として、前記ハイスピード繰り返しデータ信号をデジタル化された信号にデジタル化するための１ビット電圧デジタイザと、
前記デジタル化された信号を選択したデジタル値に対して比較し、前記ハイスピード繰り返し信号の関数としてコンパレータの結果を出力するためのデジタル・コンパレータと、
前記ハイスピード繰り返し信号に応答し、それによって遅くなったクロック信号を生み出すビットシフト及び周波数分周器のブロックと、
前記遅くなったクロック信号の関数として前記コンパレータの結果をサブサンプリングし、それによってサブサンプリングされた結果を出力するためのサブサンプラと、
前記ハイスピード繰り返し信号の関数として書き込みアドレスを供給するための、Ｎを法とするアドレス・カウンタと、
前記遅くなったクロック信号の関数として前記サブサンプリングされた結果のうちの１つ１つを記憶し、前記書き込みアドレスの１つ１つのそれぞれと対応させるための蓄積メモリと
を備えた、システム。
前記１ビット電圧デジタイザは、電圧コンパレータを備えた、請求項１に記載のシステム。
前記時間基準発生器は、前記基準クロック信号の関数として高速に変化する位相信号を発生させるための変調回路を備えた、請求項１に記載のシステム。
前記時間基準発生器は、前記高速に変化する位相信号を受けて前記ハイスピード繰り返し信号を出力するための位相ロック・ループを備えた、請求項３に記載のシステム。
前記変調回路は、クロック選択回路であって、前記基準クロック信号の様々な遅延バージョンの中から絶えず選択し、それによって前記高速に変化する位相信号を発生させるための前記クロック選択回路を備えた、請求項３に記載のシステム。
前記変調回路は、遅延素子であって、前記基準クロック信号を受け、前記基準クロックに関して位相シフトさせたシフトしたクロック信号を出力するための前記遅延素子を更に備え、
前記クロック選択回路は、前記基準クロック信号及び前記シフトしたクロック信号を受けるための第１のマルチプレクサを備えた、
請求項５に記載のシステム。
前記遅延素子は、粗い増分においてプログラム可能である、請求項６に記載のシステム。
前記第１のマルチプレクサは、出力及び選択のポートを備え、
また、前記変調回路は、前記マルチプレクサの前記選択ポートと動作上通信する選択信号発生器を備え、前記基準クロック信号と前記遅延したクロック信号との間で前記マルチプレクサに絶えず選択させるための高い周波数の選択信号を発生させるように構成された、
請求項６に記載のシステム。
前記選択信号発生器は、前記基準クロック信号によってクロックする循環メモリを備えた、請求項８に記載のシステム。
前記選択したデジタル値を出力するためのセレクタを更に備え、
前記セレクタは、あるビット・パターンと一定のビット値との間で選択するためのものである、
請求項１に記載のシステム。
長さＢを有する基準ビット・パターンを記憶するための基準パターン・メモリを更に備え、
前記ビット・シフト及び周波数分周器は、前記ハイスピード繰り返し信号をＢで分周する、
請求項１に記載のシステム。
長さＢを有する基準ビット・パターンを記憶するための基準パターン・メモリを更に備え、
前記時間基準発生器は時間基準スパンＮを有し、
前記長さＢ及び前記時間基準スパンＮは、反対の偶数性を有する、
請求項１に記載のシステム。
前記時間基準発生器は時間基準スパンＮを有し、
前記蓄積メモリは、Ｎ又はＮの倍数の長さを有する、
請求項１に記載のシステム。
長さＢを有する基準ビット・パターンを記憶するための基準パターン・メモリを更に備え、
前記蓄積メモリは、長さＢに関して反対の偶数性の長さを有する、
請求項１に記載のシステム。
オシロスコープ回路を備えたハイスピード繰り返しデータ信号をテストするためのシステムであって、
基準クロック信号に応答し、それによってハイスピード繰り返し信号を発生させる時間基準発生器と、
前記ハイスピード繰り返し信号の関数として、前記ハイスピード繰り返しデータ信号をデジタルされた信号にデジタル化するための１ビット電圧デジタイザと、
長さＢを有する基準ビット・パターンを記憶するための基準パターン・メモリと、
前記基準ビット・パターンと一定のビット値との間で選択し、それによって選択されたデジタル値を出力するためのセレクタと、
前記デジタル化された信号を前記選択されたデジタル値に対して比較し、前記ハイスピード繰り返し信号の関数としてコンパレータの結果を出力するためのデジタル・コンパレータと、
前記ハイスピード繰り返し信号に応答し、それによって遅くなったクロック信号を生み出すビットシフト及び周波数分周器のブロックであって、Ｂによって前記ハイスピード繰り返し信号を分周する前記ビットシフト及び周波数分周器のブロックと、
前記遅くなったクロック信号の関数として前記コンパレータの結果をサブサンプリングし、それによってサブサンプリングされた結果を出力するためのサブサンプラと、
前記ハイスピード繰り返し信号の関数として書き込みアドレスを供給するための、Ｎを法とするアドレス・カウンタと、
前記遅くなったクロック信号の関数として前記サブサンプリングされた結果のうちの１つ１つを記憶し、前記書き込みアドレスのうちの１つ１つのそれぞれと対応させるための蓄積メモリと
を前記オシロスコープ回路が備えた、システム。
前記１ビット電圧デジタイザは、電圧コンパレータを備えた、請求項１５に記載のシステム。
前記時間基準発生器は時間基準スパンＮを有し、
前記長さＢと前記時間基準スパンＮとは反対の偶数性を有する、請求項１５に記載のシステム。
前記時間基準発生器は時間基準スパンＮを有し、
前記蓄積メモリはＮ又はＮの倍数の長さを有する、
請求項１５に記載のシステム。
前記蓄積メモリは、長さＢに関して反対の偶数性の長さを有する、請求項１５に記載のシステム。
オシロスコープを実現してハイスピード・データ信号を分析するための方法であって、
時間基準スパンＮを有する繰り返し時間基準信号に応答して、前記ハイスピード・データ信号を１ビットのデジタル化された信号にデジタル化するステップと、
前記繰り返し時間基準信号に応答して一定のビット値に対して前記１ビットのデジタル化された信号を比較するステップであって、それによってコンパレータの出力を発生させる、ステップと、
前記繰り返し時間基準信号を分周するステップであって、それによってハイスピード・データの周期に対応する遅くなったクロック信号を生成する、ステップと、
前記遅くなったクロック信号に応答して前記コンパレータの結果をサブサンプリングするステップであって、それによってサブサンプリングされた結果を出力する、ステップと、
前記繰り返し時間基準信号の関数として、Ｎを法とする書き込みアドレスを発生させるステップと、
前記遅くなったクロック信号に応答して前記サブサンプリングされた結果のうちの１つ１つをメモリに記憶し、前記書き込みアドレスのうちの１つ１つのそれぞれを対応させるステップと
を含む、方法。
前記サブサンプリングされた結果のうちの１つ１つを記憶するための前記のステップは、前記サブサンプリングされた結果を蓄積するステップであって、それによって温度計符合を発生させる、ステップを含む、請求項２０に記載の方法。
コンポジット信号を生成するための様々な遅延のクロック信号の間で絶えず選択することの関数として、前記繰り返し時間基準信号を発生させるステップと、
前記繰り返し時間基準信号を得るために前記コンポジット信号を位相フィルタするステップと
を更に含む、請求項２０に記載の方法。
前記のクロック信号の間で絶えず選択する前記のステップは、選択信号を使用して実行し、
本方法は、循環メモリの内容の関数として、前記選択信号を発生させるステップを更に含む、
請求項２２に記載の方法。
前記コンポジット信号を位相フィルタする前記のステップは、前記コンポジット信号を位相ロック・ループで位相フィルタするステップを含む、請求項２２に記載の方法。