KR100374648B1 - 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법 - Google Patents

전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법 Download PDF

Info

Publication number
KR100374648B1
KR100374648B1 KR10-2001-0037632A KR20010037632A KR100374648B1 KR 100374648 B1 KR100374648 B1 KR 100374648B1 KR 20010037632 A KR20010037632 A KR 20010037632A KR 100374648 B1 KR100374648 B1 KR 100374648B1
Authority
KR
South Korea
Prior art keywords
clock signal
signal
phase
feedback
overlapping
Prior art date
Application number
KR10-2001-0037632A
Other languages
English (en)
Other versions
KR20030001825A (ko
Inventor
김상영
전필재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0037632A priority Critical patent/KR100374648B1/ko
Priority to US10/183,423 priority patent/US6888412B2/en
Publication of KR20030001825A publication Critical patent/KR20030001825A/ko
Application granted granted Critical
Publication of KR100374648B1 publication Critical patent/KR100374648B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업 또는 다운 신호를 출력하는 위상 비교기, 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프 및 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터를 포함하는 전자파를 감소시키기 위한 본 발명에 따른 위상동기루프회로는 제어 전압에 상응하는 발진 주파수로 발진되는 출력 클럭신호를 발생하는 전압 제어 발진기, 출력 클럭신호를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 신호를 생성하는 멀티위상 인터폴레이터 및 업/다운 신호를 입력하여 피드백 클럭신호가 기준 클럭신호에 락되었는가를 판단하고, 락되기 전에는 출력 클럭신호를 피드백 클럭신호로서 출력하고, 락되면 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 피드백 클럭신호로서 출력하는 피드백 클럭신호 출력부를 포함하는 것을 특징으로 하고, 간단한 회로구성을 간단히 하면서, 특정 주파수뿐만 아니라 광대역의 주파수 대역에서 전자파로 발생되는 주파수의 에너지를 효과적으로 감소시킬 수 있다.

Description

전자파를 감소시키기 위한 위상동기루프회로 및 그의 제어방법{Phase locked loop circuit for reducing electromagnetic interference and control method thereof}
본 발명은 위상동기루프(Phase Locked Loop:PLL)회로 에 관한 것으로, 특히, 고속 시스템에서 전자파(Electromagnetic interference:EMI)의 발생을 감소시키기 위한 위상 동기 루프와 그 제어방법에 관한 것이다.
최근, 시스템은 점점 고속화되어 가며, 시스템의 고속화를 위해 데이터 처리 속도가 빨라지고 있다. 이처럼, 데이터 처리 속도를 빠르게 하기 위해서는 고속으로 동작하는 클럭신호가 필요하다. 한편, 고속의 클럭신호를 발생할 경우, 클럭신호에는 고조파 성분이 포함되며, 이러한 고조파 성분에 의해 인체에 해로운 전자파가 발생된다. 이러한 전자파를 감소시키기 위해 예전에는 차폐(shielding) 또는 커패시턴스를 이용하여 시스템의 전자파를 감소시켜 왔다. 그러나, 차폐 또는 커패시턴스를 이용하여서는 시스템의 전자파를 감소시키는데 한계가 있다.
한편, 시스템에서 전자파가 가장 많이 발생되는 곳은 고속의 클럭신호를 발생하는 클럭 발생부이다. 즉, 고속의 클럭신호에 수많은 고조파들로 인해 전자파가 발생되며, 최근에는 이와 같은 고조파의 에너지 레벨을 낮추어 전자파를 감쇄시키는 기술들이 개발되고 있다. 일반적으로 클럭신호를 발생하기 위해 위상 동기 루프(PLL)가 이용되며, 위상 동기 루프는 클럭신호에 포함된 고조파의 에너지 레벨을 낮추기 위해 스프레드 스펙트럼(spread spectrum)으로 알려져 있는 변조된 클럭신호를 발생한다.
위상동기루프회로에서 상기와 같이 변조된 클럭신호를 발생하는 방법은, 위상 변조(phase modulation) 방식과 주파수 변조(frequency modulation) 방식으로 구분된다. 위상 변조 방식으로 시그마 델타(Sigma Delta) 변조방식이 이용된다. 이는 위상 동기 루프에서 기준 입력주파수와 피드백 주파수 사이의 위상차를 시그마 델타 변조 블록에서 변조하여, 챠지 펌프블록을 통한 전류의 미세조절을 통해 전자파 에너지 레벨을 낮추는 기술이다. 그리고, 주파수 변조 방식은 위상 동기 루프 회로에서 전압제어발진기로부터 발생되는 주파수를 피드백시키면서 다단 카운터나 롬을 이용하여 PLL 회로의 위상 락 범위를 활용함으로써 전자파 에너지를 줄이는 기술이다.
그러나, 이상에서와 같이 시그마 델타 변조 방식 또는 롬 코드를 이용한 스프레드 스펙트럼 클럭신호 발생기는 특정 주파수에서 나타나는 주파수의 에너지 레벨을 감쇠시킬 수 있도록 설계되며, 공정 특성에 따라 특성의 변이가 심한 문제점을 가지고 있다. 아울러, PLL 회로의 물리적 데이터 사이즈가 크고 PLL 회로의 제어시 주변 블록들간의 타이밍 조정 등이 어렵기 때문에 PLL 회로의 오동작을 발생시키는 원인이 되고 있다.
본 발명의 기술적 과제는 간단한 제어방법으로 광대역의 주파수 대역에서 전자파로 발생되는 주파수의 에너지 레벨을 감소시켜 전자파를 효과적으로 감소시키는 위상동기루프회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 광대역의 주파수 대역에서 전자파로 발생되는 주파수의 에너지 레벨을 감소시키도록 상기 위상동기루프회로를 제어하는 방법을 제공하는 데 있다.
도 1은 본 발명에 따른 전자파를 감소시키기 위한 위상동기루프회로의 일실시예를 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 멀티 위상 인터폴레이터(18)와 전압 제어 발진기(16)의 일실시예의 회로도를 나타내는 도면이다.
도 3은 도 2에서 멀티 위상 인터폴레이터에서 출력되는 제1 내지 제63논 오버랩핑 클럭신호(CLK0~CLK63)의 파형도를 각각 나타낸다.
도 4는 도 1에 도시된 클럭 선택부(20)의 일실시예를 나타낸다.
도 5는 도 4에 도시된 장치의 입/출력 신호들을 도시한 도면이다.
도 6은 도 1에 도시된 위상 동기 루프가 락된 후, 루프 필터(14)에서 발생되는 제어전압(Vc)을 나타내는 파형도이다.
도 7은 도 6에 도시된 제어 전압(Vc)에 따라 도 1에 도시된 전압 제어 발진기(16)에서 출력되는 클럭신호(CK)의 주파수가 변조됨을 보이는 도면이다.
도 8a 및 도 8b는 도 1에 도시된 위상 동기 루프의 전자파 감쇠 효과를 보이는 도면이다.
상기 과제를 이루기 위해, 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업 또는 다운 신호를 출력하는 위상 비교기, 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프 및 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터를 포함하는 전자파를 감소시키기 위한 본 발명에 따른 위상동기루프회로는 제어 전압에 상응하는 발진 주파수로 발진되는 출력 클럭신호를 발생하는 전압 제어 발진기, 출력 클럭신호를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 신호를 생성하는 멀티위상 인터폴레이터 및 업/다운 신호를 입력하여 피드백 클럭신호가 기준 클럭신호에 락되었는가를 판단하고, 락되기 전에는 출력 클럭신호를 피드백 클럭신호로서 출력하고, 락되면 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 피드백 클럭신호로서 출력하는 피드백 클럭신호 출력부를 포함한다.
상기 과제를 이루기 위해, 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업 또는 다운 신호를 출력하는 위상 비교기, 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프 및 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터를 포함하는 전자파를 감소시키기 위한 본 발명에 따른 위상동기루프회로는 각각은 서로 겹치지 않도록 제1소정의 오프셋을 갖는 m개의 클럭신호들을 발생하고, m개의 클럭신호들중 하나를 선택하여 출력 클럭신호로서 발생하는 전압 제어 발진기, m개의 클럭신호들을 이용하여 서로 겹치지 않도록 제2소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 클럭신호를 생성하는 멀티위상 인터폴레이터 및 업/다운 신호를 입력하여 피드백 클럭신호가 기준 클럭신호에 락되었는가를 판단하고, 락되기 전에는 출력 클럭신호를 피드백 클럭신호로서 출력하고, 락되면 제1 내지 제n논 오버랩핑 클럭신호들을 오름/내림순으로 순차적으로 선택하여 피드백 클럭신호로서 출력하는 피드백 클럭신호 출력부를 포함한다.
상기 과제를 이루기 위해, 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업/다운 신호를 출력하는 위상 비교기, 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프, 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터 및 제어 전압에 상응하는 발진 주파수를 갖는 클럭신호를 출력하는 전압제어발진기를 포함하는 위상동기루프회로에서, 전자파를 감소시키기 위한 본 발명에 따른 위상 동기 루프 제어 방법은 클럭신호를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 클럭신호를 생성하는 (a)단계, 업/다운 신호를 이용하여 위상 동기 루프가 락되었는가를 판단하는 단계(b), (b)단계에서 위상 동기 루프가 락되지 않았다고 판단되면, 제1 내지 제n논 오버랩핑 클럭신호에서 클럭신호와 같은 위상을 갖는 신호를 피드백 클럭신호로 선택하여 위상 비교기로 발생하고 (a)단계로 진행하는 (c)단계 및 (b)단계에서 위상 동기 루프가 락되었다고 판단되면, 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 피드백 클럭신호로서 발생하는 (d)단계로 이루어진다.
이하, 본 발명에 따른 전자파를 감소시키기 위한 위상동기루프회로를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 따른 광대역에서 전자파를 감소시키기 위한 위상동기루프회로의 일실시예를 개략적으로 나타내는 블록도이다. 본 발명의 일실시예에 따른 광대역 전자파 제거 위상 동기 루프는 위상 비교기(10), 차지 펌프(12), 루프 필터(14), 전압제어발진기(16), 멀티 위상 인터폴레이터(18) 및 피드백 클럭 출력부(24)를 포함하여 구성된다.
도 1을 참조하여, 위상 비교기(10)는 기준 클럭신호(Fref)와 클럭 선택부(24)에서 출력되는 피드백 클럭신호(Ffb)의 위상을 비교하고, 비교된 결과를 업/다운 신호(UP/DN)로서 출력한다. 차지 펌프(12)는 업/다운 신호(UP/DN)에 응답하여 루프 필터(14)로 전하를 공급하거나 또는 루프 필터(14)로부터 전하를 싱킹하기 위한 챠지 신호를 발생한다.
루프 필터(14)는 챠지 펌프(12)로부터 발생되는 차지 신호에 상응하는 전압을 제어 전압으로서 전압 제어 발진기(16)로 출력한다.
전압 제어 발진기(16)는 루프 필터(14)로부터 발생되는 제어 전압에 상응하는 발진 주파수로 발진되는 클럭 신호를 출력 단자 OUT로 출력한다.
멀티위상 인터폴레이터(18)는 전압 제어 발진기(16)로부터 출력되는 클럭신호(CK)를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 클럭신호(CLK0~CLKn-1)를 발생한다. 여기서, 각 오버랩핑 클럭신호간의 오프셋은 클럭신호(CK)의 한 주기를 n등분한 하나의 폭에 해당되며, 제1논 오버랩핑 클럭신호(CLK0)는 클럭신호(CK)와 동일한 위상을 갖는 것으로 한다.
피드백 클럭 출력부(24)는 위상 비교기(10)에서 발생되는 업/다운 신호(UP/DN)를 입력하여 피드백 클럭신호(Ffb)가 클럭신호(CK)에 락(lock)되었는가를 판단한다. 피드백 클럭 출력부(24)는 피드백 클럭신호(Ffb)가 기준 클럭신호(Fref)에 락될 때까지, 클럭신호(CK)와 같은 위상을 갖는 제1논 오버랩핑 클럭신호(CLK0)를 피드백 클럭신호(Fbf)로서 위상 비교기(10)로 출력한다. 한편, 피드백 클럭신호(Ffb)가 기준 클럭신호(Fref)에 락(lock)되면 제1 내지 제n논 오버랩핑 클럭신호(CLK0~CLKn-1)를 오름/내림순으로 순차적으로 선택하고, 선택된 논 오버랩핑 클럭신호를 피드백 클럭신호(Ffb)로서 위상 비교기(10)로 출력한다. 바람직하게는, 피드백 클럭 출력부(24)는 클럭 선택부(20)와 락 디텍터(22)를 포함하여 구성된다.
락 디텍터(22)는 위상 비교기(10)로부터 출력되는 업/다운신호(UP/DN)에 상응하여 피드백 클럭신호(Ffb)가 기준 클럭신호(Fref)에 락되었는가의 여부를 판단하고, 판단 결과를 락판별 신호(ROCK)로서 클럭 선택부(20)로 출력한다.
클럭 선택부(22)는 락판별 신호(ROCK)에 응답하여 제1 내지 제n논 오버랩핑 클럭신호(CLK0~CLKn-1)를 오름순 및 내림순으로 순차적으로 선택하고, 선택된 오버랩 클럭신호를 피드백 클럭신호(Ffb)로서 위상 비교기(10)로 출력한다. 여기서, 클럭 선택부(22)가 오름순으로 논 오버랩핑 클럭신호를 선택하면, 제1논 오버랩핑 클럭신호(CLK0)부터 제n논 오버랩핑 클럭신호(CLKn-1)까지 순차적으로 선택출력한다. 그리고, 클럭 선택부(22)가 내림순으로 논 오버랩핑 클럭신호를 선택하면, 제n논 오버랩핑 클럭신호(CLKn-1)부터 제1논 오버랩핑 클럭신호(CLK0)까지 순차적으로 선택출력한다.
한편, 클럭 선택부(24)는 락상태를 나타내는 업/다운 신호(UP/DN)에 응답하여, n개의 논 오버랩핑 클럭신호들 중 연속되는 일부 논 오버랩핑 클럭신호들을 오름 및 내림순으로 선택출력할 수 있다.
도 2는 도 1에 도시된 멀티 위상 인터폴레이터(18)와 전압 제어 발진기(16)의 일실시예의 회로도를 나타내는 도면이다. 도 2에 도시된 전압 제어 발진기(16) 및 멀티 위상 인터폴레이터(18)는 다수개의 지연기들(D1~D64)을 포함하여 구성된다. 도 2에는 설명의 편의를 위해 멀티 위상 인터폴레이터(18)는 제1 내지 제64논 오버랩핑 클럭신호(CLKO~CLK63)를 발생하는 것으로 한다.
도 2를 참조하여, 전압 제어 발진기(16)는 16개의 지연기들(D1~D16)로 구성되는 링 오실레이터이다. 링 오실레이터를 이루는 16개의 지연기들(D1~D16)은 제어 전압(Vcnt)에 의해 지연시간이 결정되며, 지연시간에 따라 지연기(D16)에서 출력되는 클럭신호(CLK)의 주파수가 결정된다. 그리고, 링 오실레이터를 이루는 16개의 지연기들(D1~D16) 각각에서는 서로 겹치지 않는 소정의 오프셋을 갖는 지연 신호들과 그 반전 신호들이 출력된다. 결국, 지연기들(D1~D16)로 이루어지는 전압제어 발진기(16)에서는 서로 겹치지 않는 소정의 오프셋을 갖는 제1 내지 제32지연신호(DS0~DS31)가 출력된다.
멀티 위상 인터폴레이터(18)를 이루는 지연기들(D17~D64)을 통해 전압 제어 발진기(16)에서 출력되는 제1 내지 제32지연 신호(DS0~DS31)를 다시 지연하고, 이들을 도 2에 도시된 바와 같이 제1 내지 제64논 오버랩 클럭신호(CLK0~CLK63)들로서 생성한다. 이 때, 지연기들(D17~D64)은 동일한 지연 특성을 가지며, 제1 내지 제64논 오버랩핑 클럭신호(CLK0~CLK63)들 각각은 서로 겹치지 않도록 소정의 오프셋을 가진다.
도 3은 도 2에서 멀티 위상 인터폴레이터에서 출력되는 제1 내지 제63논 오버랩핑 클럭신호(CLK0~CLK63)의 파형도를 각각 나타낸다. 도 3을 참조하면, 제1 내지 제63논 오버랩핑 클럭신호(CLK0~CLK63) 각각이 소정의 오프셋을 갖고 지연됨을 보인다.
도 4는 도 1에 도시된 클럭 선택부(20)의 일실시예를 나타낸다. 도 4에 도시된 클럭 선택부는 업/다운 카운터(30) 및 선택부(32)를 포함하여 구성된다. 설명의 편의를 위해, 도 4에 도시된 업/다운 카운터(30)는 6비트의 업/다운 카운터이고, 인 것으로 한다.
도 5는 도 4에 도시된 장치의 입/출력 신호들을 도시한 도면이다. 도 5(a)~(d)는 피드백 클럭신호들을 나타내고, 도 (e)는 업/다운 카운터(30)로 입력되는 논 오버랩핑 클럭신호를 나타내고, 도 (f)는 선택부(32)에서 출력되는 피드백 클럭신호(Ffb)를 각각 나타낸다.
도 4 및 도 5를 참조하여, 업/다운 카운터(30)는 전술된 바와 같이 6비트 카운터이고, 락판별 신호(LOCK)에 응답하여 도 5(e)에 도시된 논 오버랩핑 클럭신호를 카운팅하고, 카운팅 결과를 6비트의 선택신호(SEL)로서 선택부(32)로 출력한다. 여기서, 업/다운 카운터(30)로 입력되는 논 오버랩핑 클럭신호는 제1 내지 제63논 오버랩핑 클럭신호(CLK0~CLK63)들 중 하나이며, 본 실시예에서는 제1논 오버랩핑 클럭신호(CLK0)인 것으로 한다. 결국, 6비트의 업/다운 카운터(30)는 락판별 신호(LOCK)에 응답하여 0~63까지 순차적으로 업 카운팅을 한 후, 다시 63~0로 다운카운팅을 반복한다.
선택부(32)는 업/다운 카운터(30)로부터 입력되는 6비트의 선택신호(SEL)에 응답하여 멀티 위상 인터폴레이터(18)로부터 입력되는 제1 내지 제63논 오버랩핑 클럭신호(CLK0~CLK63)중 하나를 선택하여 피드백 신호(Ffb)로서 출력한다. 즉, 선택부(32)는 업/다운 카운터(30)의 카운팅 결과에 응답하여 제1~제64논 오버랩핑 클럭신호(CLK0~CLK63)를 순차적으로 선택하여 출력한 후, 제64~제1논 오버랩핑 클럭신호(CLK63~CLK0)를 순차적으로 선택 출력한다. 결국, 선택부(32)는 도 5(f)에 도시된 바와 같이, 업/다운 카운터(30)가 0을 카운팅하는 구간 T1에서 제1논 오버랩핑 클럭신호(CLK0)를, 1을 카운팅하는 구간 T2에서는 제2논 오버랩핑 클럭신호(CLK1)를, 2를 카운팅하는 구간 T3에서는 제3논 오버랩핑 클럭신호(CLK2)를 선택 출력한다. 그리고, 업/다운 카운터(30)가 63을 카운팅하는 구간 T63에서는 제64논 오버랩핑 클럭신호(CLK63)를 선택 출력한다.
한편, 업/다운 카운터(30)를 5비트 카운터로 하고, 초기값을 16으로 셋팅하면, 업/다운 카운터(30)는 락판별 신호(LOCK)에 응답하여 16~47 사이를 업/다운 카운팅한다. 선택부(32)는 업/다운 카운터(30)의 카운팅 결과에 따라 제16 내지 제47논 오버랩핑 클럭신호(CLK15~CLK46)를 선택 출력한다.
도 6은 도 1에 도시된 위상 동기 루프가 락된 후, 루프 필터(14)에서 발생되는 제어전압(Vc)을 나타내는 파형도이다. 도 6을 참조하면, 제어 전압(Vc)이 주기적으로 증가되었다 감소됨을 보인다. 즉, 도 1에 도시된 위상 동기 루프가 락되면 피드백 클럭신호 출력부(24)가 위상 지연된 제1 내지 제64논 오버랩핑 클럭신호(CLK0~CLK63)를 오름 및 내림순으로 순차적으로 선택하여 피드백 클럭신호(Ffb)로서 출력한다. 이로 인해, 기준 클럭신호(Fref)와 피드백 클럭신호(Ffb) 사이에 위상차가 발생되며, 위상차에 해당되는 만큼 제어 전압(Vc)이 변한다. 즉, 피드백 클럭신호 출력부(24)가 제1 내지 제64논 오버랩핑 클럭신호(CLK0~CLK63)를 순차적으로 발생시키는 동안 기준 클럭신호(Fref)와 피드백 클럭신호(Ffb)간의 위상차는 점점 커지게 되며, 따라서 루프 필터(14)에서 발생되는 제어 전압(Vc)은 점점 커지게 된다. 반면, 피드백 클럭신호 출력부(24)가 제64 내지 제1논 오버랩 클럭신호CLK63~CLK0)를 순차적으로 발생시키는 동안 기준 클럭신호(Fref)와 피드백 클럭신호(Ffb)간의 위상차는 점점 감소하게 되며, 따라서 루프 필터(14)에서 발생되는 제어 전압(Vc)은 점점 작아지게 된다. 결국, 루프 필터(14)에서 발생되는 제어전압(Vc)은 도 6에 도시된 것처럼, 정현파 형태로 변조된다. 이러한 제어전압(Vc)의 변조에 의해 전압제어발진기(16)에서 발생되는 클럭신호(CK)에 변조가 발생되고, 결과적으로, 클럭신호(CK)에 발생되는 전자파를 감소시킬 수 있게 된다.
도 7은 도 6에 도시된 제어 전압(Vc)에 따라 도 1에 도시된 전압 제어 발진기(16)에서 출력되는 클럭신호(CK)의 주파수가 변조됨을 보이는 도면이다.
도 7을 참조하면, 전압 제어 발진기(14)의 출력인 클럭신호(CK)는 위상 동기 루프가 락된 후 기준 클럭신호(Fref)에 락된 주파수를 갖는 클럭신호(CK)가 출력되지 않고, 도 6에 도시된 제어전압(Vc)에 응답하여 변조된 클럭신호가 출력된다.
도 8a 및 도 8b는 도 1에 도시된 위상 동기 루프의 전자파 감쇠 효과를 보이는 도면이다. 도 8a는 일반적인 PLL 회로에서 출력되는 클럭신호에 포함된 전자파 에너지 레벨을 보이는 도면이다. 여기서, 일반적인 PLL 회로는 도 1에 도시된 회로에서 멀티 위상 인터폴레이터(18) 및 클럭 선택부(20)를 사용하지 않고, 전압 제어 발진기(14)에서 발생되는 클럭신호(CK)를 위상 비교기(10)로 직접 입력하는 구성을 갖는 것으로 한다. 도 8b는 도 1에 도시된 위상 동기 루프에서 출력되는 클럭신호에 포함된 전자파 에너지 레벨을 보이는 도면이다. 또한, 설명의 편의를 위해, 도 1에 도시된 위상 동기 루프가 160MHz의 클럭을 발생시키는 것으로 한다. 그리고, 도 8a 및 도 8b에 도시된 그래프는 각 위상 동기 루프에서 출력되는 클럭신호에 포함된 전자파 에너지에 대해 절대값을 취한 후, 절대값을 데시벨로 표현하였으며 그 단위는 일반적으로 'DBM'으로 표시한다.
도 8a를 참조하면, 일반적인 위상 동기 루프에서 출력되는 클럭신호에는 모든 주파수에 걸쳐 상당히 많은 화이트 노이즈(white noise)를 포함되어 있다. 현재, 미국 연방 통신 위원회(Federal Communication Commission:FCC)에 의해 정해진 전자파 규정에 의하면, TV, 컴퓨터, 휴대폰 등에서 발생되는 전자파의 에너지 레벨은 47DBM 이하로 규정되어 있다. 이 규정에 따르면, 도 8a에 도시된 출력을 발생하는 위상 동기 루프는 FCC 규정을 만족하지 못한다.
그러나, 도 8b를 참조하면, 모든 주파수에 걸쳐 대부분의 화이트 노이즈들이 제거되었음을 보인다. 즉, 도 1에 도시된 본 발명에 따른 PLL 회로는 FCC 규정을 충분히 만족시킬 수 있다.
이상에서와 같이 본 발명에 따른 위상 동기 루프 회로는 간단한 회로구성을 갖는 멀티 위상 인터폴레이터(16)와 피드백 클럭신호 출력부(18)를 이용하여 전압제어발진기(14)의 제어전압을 변조시킬 피드백 클럭신호를 발생시켜 전압제어발진기(14)에서 발생되는 클럭신호(CK)에 존재하는 전자파를 감쇠시킬 수 있다. 또한, 본 발명에 따른 위상 동기 루프 회로는 특정 주파수뿐만 아니라 광대역의 주파수 대역에서 전자파로 발생되는 주파수의 에너지를 효과적으로 감소시킬 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 전자파를 감소시키기 위한 위상동기루프회로 및 그의 제어방법은 간단한 회로구성을 간단히 하면서, 특정 주파수뿐만 아니라 광대역의 주파수 대역에서 전자파로 발생되는 주파수의 에너지를 효과적으로 감소시킬 수 있다.

Claims (11)

  1. 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업 또는 다운 신호를 출력하는 위상 비교기, 상기 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프 및 상기 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터를 포함하는 전자파를 감소시키기 위한 위상동기루프회로에 있어서,
    상기 제어 전압에 상응하는 발진 주파수로 발진되는 출력 클럭신호를 발생하는 전압 제어 발진기;
    상기 출력 클럭신호를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 신호를 생성하는 멀티위상 인터폴레이터; 및
    상기 업/다운 신호를 입력하여 상기 피드백 클럭신호가 상기 기준 클럭신호에 락되었는가를 판단하고, 락되기 전에는 상기 출력 클럭신호를 상기 피드백 클럭신호로서 출력하고, 락되면 상기 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 출력하는 피드백 클럭신호 출력부를 포함하는 것을 특징으로 하는 위상동기루프회로 .
  2. 제1항에 있어서, 상기 피드백 클럭신호 출력부는
    상기 업/다운 신호를 입력하여 상기 피드백 클럭신호가 상기 기준 클럭신호에 락되었는가를 판단하고, 판단 결과를 락판별 신호로서 출력하는 락 디텍터; 및
    상기 락판별 신호에 응답하여 상기 출력 클럭신호를 상기 피드백 클럭신호로서 출력하거나 또는, 상기 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 출력하는 클럭 선택부를 포함하여 구성되는 위상동기루프회로.
  3. 제2항에 있어서, 상기 클럭 선택부는
    상기 락판별 신호에 응답하여 기설정된 소정의 카운터 값을 선택신호로서 출력하거나 또는 상기 출력 클럭신호를 업/다운 카운트하고, 카운트된 결과를 상기 선택신호로서 출력하는 업/다운 카운터; 및
    상기 제1 내지 제n논 오버랩 클럭신호를 입력하고, 상기 선택신호에 상응하여 상기 제1 내지 제n논 오버랩 클럭신호들중 하나를 선택하여 상기 피드백 클럭신호로서 출력하는 선택부를 포함하고,
    상기 기설정된 소정의 카운터값은 상기 제1 내지 제n논 오버랩핑 클럭신호중 상기 출력 클럭신호와 동일한 위상을 갖는 논 오버랩핑 클럭신호에 대응됨을 특징으로 하는 위상동기루프회로.
  4. 제3항에 있어서, 상기 업/다운 카운터는 상기 선택부가 상기 제1 내지 제n논 오버랩핑 클럭신호들중 연속되는 일부 논 오버랩핑 클럭신호들을 선택하도록 상기선택신호를 발생하는 것을 특징으로 하는 위상동기루프회로.
  5. 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업 또는 다운 신호를 출력하는 위상 비교기, 상기 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프 및 상기 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터를 포함하는 전자파를 감소시키기 위한 위상동기루프회로에 있어서,
    각각은 서로 겹치지 않도록 제1소정의 오프셋을 갖는 m개의 클럭신호들을 발생하고, 상기 m개의 클럭신호들중 하나를 선택하여 출력 클럭신호로서 발생하는 전압 제어 발진기;
    상기 m개의 클럭신호들을 이용하여 서로 겹치지 않도록 제2소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 클럭신호를 생성하는 멀티위상 인터폴레이터; 및
    상기 업/다운 신호를 입력하여 상기 피드백 클럭신호가 상기 기준 클럭신호에 락되었는가를 판단하고, 락되기 전에는 상기 출력 클럭신호를 상기 피드백 클럭신호로서 출력하고, 락되면 상기 제1 내지 제n논 오버랩핑 클럭신호들을 오름/내림순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 출력하는 피드백 클럭신호 출력부를 포함하는 것을 특징으로 하는 위상동기루프회로.
  6. 제5항에 있어서, 상기 피드백 클럭신호 출력부는
    상기 업/다운 신호를 입력하여 상기 피드백 클럭신호가 상기 기준 클럭신호에 락되었는가를 판단하고, 판단 결과를 락판별 신호로서 출력하는 락 디텍터; 및
    상기 락판별 신호에 응답하여 상기 출력 클럭신호를 상기 피드백 클럭신호로서 출력하거나 또는, 상기 제1 내지 제n논 오버랩핑 신호를 오름/내림순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 출력하는 클럭 선택부를 포함하여 구성되는 위상동기루프회로.
  7. 제6항에 있어서, 상기 클럭 선택부는
    상기 락판별 신호에 응답하여 기설정된 소정의 카운터 값을 선택신호로서 출력하거나 또는 상기 출력 클럭신호를 업/다운 카운트하고, 카운트된 결과를 상기 선택신호로서 출력하는 업/다운 카운터; 및
    상기 제1 내지 제n논 오버랩 클럭신호를 입력하고, 상기 선택신호에 상응하여 상기 제1 내지 제n논 오버랩 클럭신호들중 하나를 선택하여 상기 피드백 클럭신호로서 출력하는 선택부를 포함하고,
    상기 기설정된 소정의 카운터값은 상기 제1 내지 제n논 오버랩핑 클럭신호중 상기 출력 클럭신호와 동일한 위상을 갖는 논 오버랩핑 클럭신호에 대응됨을 특징으로 하는 위상동기루프회로.
  8. 제7항에 있어서, 상기 업/다운 카운터는 상기 선택부가 상기 제1 내지 제n논 오버랩핑 클럭신호들중 연속되는 일부 논 오버랩핑 클럭신호들을 선택하도록 상기 선택신호를 발생하는 것을 특징으로 하는 위상동기루프회로.
  9. 외부로부터 입력되는 기준 클럭신호와 피드백 클럭신호의 위상을 비교하고, 비교된 결과에 따라 업/다운 신호를 출력하는 위상 비교기, 상기 업 또는 다운 신호에 응답하여 전하를 공급 또는 싱킹하기 위한 챠지 신호를 발생하는 전하 펌프, 상기 챠지 신호를 저역 필터링하여 직류의 제어 전압을 발생하는 루프 필터 및 상기 제어 전압에 상응하는 발진 주파수를 갖는 클럭신호를 출력하는 전압제어발진기를 포함하는 위상동기루프회로에서, 전자파를 감소시키기 위한 상기 위상동기루프회로의 제어방법에 있어서,
    (a)상기 클럭신호를 이용하여 서로 겹치지 않도록 소정의 오프셋을 갖는 제1 내지 제n논 오버랩핑 클럭신호를 생성하는 단계;
    (b)상기 업/다운 신호를 이용하여 상기 위상 동기 루프가 락되었는가를 판단하는 단계;
    (c)상기 (b)단계에서 상기 위상 동기 루프가 락되지 않았다고 판단되면, 상기 제1 내지 제n논 오버랩핑 클럭신호에서 상기 클럭신호와 같은 위상을 갖는 신호를 상기 피드백 클럭신호로 선택하여 상기 위상 비교기로 발생하고 상기 (a)단계로 진행하는 단계; 및
    (d)상기 (b)단계에서 상기 위상 동기 루프가 락되었다고 판단되면, 상기 제1 내지 제n논 오버랩핑 클럭신호를 오름/내림순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 발생하는 단계로 이루어지는 것을 특징으로 하는 위상동기루프 제어방법.
  10. 제9항에 있어서, 상기 (d)단계는
    (d1)상기 (b)단계에서 상기 위상 동기 루프가 락되었다고 판단되면, 상기 클럭신호를 업/다운 카운트하는 단계; 및
    (d2)상기 (d1)단계에서 카운트된 결과에 상응하여 상기 제1 내지 제n논 오버랩핑 클럭신호중 하나를 상기 피드백 클럭신호로서 선택하는 단계로 이루어지는 것을 특징으로 하는 위상동기루프 제어방법.
  11. 제10항에 있어서, 상기 (d2)단계는 상기 (d1)단계에서 카운트된 결과에 상응하여, 상기 제1 내지 제n논 오버랩핑 클럭신호들중 연속되는 일부 논 오버랩핑 클럭신호들을 오름/내림차 순으로 순차적으로 선택하여 상기 피드백 클럭신호로서 발생하는 것임을 특징으로 하는 위상동기루프 제어방법.
KR10-2001-0037632A 2001-06-28 2001-06-28 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법 KR100374648B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2001-0037632A KR100374648B1 (ko) 2001-06-28 2001-06-28 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법
US10/183,423 US6888412B2 (en) 2001-06-28 2002-06-28 Phase locked loop circuit for reducing electromagnetic interference and control method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0037632A KR100374648B1 (ko) 2001-06-28 2001-06-28 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법

Publications (2)

Publication Number Publication Date
KR20030001825A KR20030001825A (ko) 2003-01-08
KR100374648B1 true KR100374648B1 (ko) 2003-03-03

Family

ID=34545498

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0037632A KR100374648B1 (ko) 2001-06-28 2001-06-28 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법

Country Status (2)

Country Link
US (1) US6888412B2 (ko)
KR (1) KR100374648B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3800331B2 (ja) * 2002-10-22 2006-07-26 ソニー株式会社 無線通信回路、無線通信端末および方法、記録媒体、並びにプログラム
TWI223505B (en) * 2003-06-03 2004-11-01 Realtek Semiconductor Corp Circuit and method to spread spectrum by using phase modulation technique
JP2005004451A (ja) * 2003-06-11 2005-01-06 Nec Electronics Corp スペクトラム拡散クロック発生装置
KR100519246B1 (ko) * 2003-08-13 2005-10-06 삼성전자주식회사 1 개의 극점을 가지는 클럭 발생기
KR20060126526A (ko) * 2003-12-01 2006-12-07 아우디오아시스 에이/에스 전압 펌프를 구비한 마이크로폰
JP4376611B2 (ja) * 2003-12-19 2009-12-02 パナソニック株式会社 周波数変調回路
JP2006319399A (ja) * 2005-05-10 2006-11-24 Nec Electronics Corp パルス幅変調回路及び多相クロック生成回路
JP4252561B2 (ja) * 2005-06-23 2009-04-08 富士通マイクロエレクトロニクス株式会社 クロック発生回路及びクロック発生方法
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
US7813297B2 (en) * 2006-07-14 2010-10-12 Dft Microsystems, Inc. High-speed signal testing system having oscilloscope functionality
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
KR100824791B1 (ko) * 2006-08-18 2008-04-24 삼성전자주식회사 클록 체배기 및 클록 체배 방법
WO2008098202A2 (en) * 2007-02-09 2008-08-14 Dft Microsystems, Inc. Physical-layer testing of high-speed serial links in their mission environments
KR100884590B1 (ko) 2007-11-02 2009-02-19 주식회사 하이닉스반도체 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
JP4562787B2 (ja) * 2008-07-30 2010-10-13 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US8638896B2 (en) * 2010-03-19 2014-01-28 Netlogic Microsystems, Inc. Repeate architecture with single clock multiplier unit
CN103348596B (zh) * 2011-02-04 2016-08-10 马维尔国际贸易有限公司 用于分数-n锁相环(pll)的参考时钟补偿
CN103366213B (zh) * 2012-03-31 2016-08-03 华矽半导体股份有限公司 主动式电子标签及其信号调变方法
JP6024489B2 (ja) * 2013-01-31 2016-11-16 富士通株式会社 クロック再生回路及びクロックデータ再生回路
US11231741B1 (en) * 2018-10-11 2022-01-25 Marvell Asia Pte, Ltd. Systems and methods for generating clock signals
US11405026B2 (en) * 2020-08-12 2022-08-02 Infineon Technologies LLC Method and circuit for electromagnetic interference (EMI) reduction of analog blocks

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム
JP2000252817A (ja) * 1999-03-03 2000-09-14 Kawasaki Steel Corp Ｐｌｌ回路
KR20010040124A (ko) * 1999-10-18 2001-05-15 다부치 기오 자기 변조형 클록 발생 회로
KR20010087021A (ko) * 2000-03-06 2001-09-15 윤종용 전자파를 감소시키기 위한 위상동기루프회로
KR20010090518A (ko) * 2000-03-24 2001-10-18 니시가키 코지 클럭 제어회로 및 클럭 제어방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963839A (en) * 1989-09-01 1990-10-16 Westinghouse Electric Corp. Wide bandwidth phase locked loop circuit with sliding window averager
DE4342266C2 (de) * 1993-12-10 1996-10-24 Texas Instruments Deutschland Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator
US5731743A (en) * 1996-10-07 1998-03-24 David Sarnoff Research Center, Inc. Frequency synthesizer having phase error feedback for waveform selection
US6177844B1 (en) * 1999-01-08 2001-01-23 Altera Corporation Phase-locked loop or delay-locked loop circuitry for programmable logic devices
US6114914A (en) * 1999-05-19 2000-09-05 Cypress Semiconductor Corp. Fractional synthesis scheme for generating periodic signals
US6369661B1 (en) * 2000-11-20 2002-04-09 Cirrus Logic, Inc. Phase interpolation circuits and methods and systems using the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로
JPH11261408A (ja) * 1998-01-08 1999-09-24 Fujitsu Ltd 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム
JP2000252817A (ja) * 1999-03-03 2000-09-14 Kawasaki Steel Corp Ｐｌｌ回路
KR20010040124A (ko) * 1999-10-18 2001-05-15 다부치 기오 자기 변조형 클록 발생 회로
KR20010087021A (ko) * 2000-03-06 2001-09-15 윤종용 전자파를 감소시키기 위한 위상동기루프회로
KR20010090518A (ko) * 2000-03-24 2001-10-18 니시가키 코지 클럭 제어회로 및 클럭 제어방법

Also Published As

Publication number Publication date
US6888412B2 (en) 2005-05-03
KR20030001825A (ko) 2003-01-08
US20040001600A1 (en) 2004-01-01

Similar Documents

Publication Publication Date Title
KR100374648B1 (ko) 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법
US5889436A (en) Phase locked loop fractional pulse swallowing frequency synthesizer
KR100824049B1 (ko) 구분 선형 변조 방식을 이용한 클럭 발생기 및 구분 선형변조 방식을 이용한 클럭 발생 방법
KR100712527B1 (ko) 지터를 감소시킨 분산 스펙트럼 클럭 발생기
US8660223B2 (en) PLL circuit, communication device, and loopback test method of communication device
JP4074166B2 (ja) Ｅｍｉ低減ｐｌｌ
US7432750B1 (en) Methods and apparatus for frequency synthesis with feedback interpolation
US6147561A (en) Phase/frequency detector with time-delayed inputs in a charge pump based phase locked loop and a method for enhancing the phase locked loop gain
US6181213B1 (en) Phase-locked loop having a multi-phase voltage controlled oscillator
US8531214B2 (en) Spread spectrum clock generators
KR100894236B1 (ko) Ｐｌｌ 회로, ｐｌｌ 회로의 간섭 방지 방법 및 이 ｐｌｌ회로를 탑재한 광디스크 장치
US20030062959A1 (en) Fractional N frequency synthesizer
US8259774B2 (en) Spread spectrum clock signal generator
EP1729432B1 (en) Generation of a phase locked loop output signal having reduced spurious spectral components
US20060261870A1 (en) Clock generation circuit
US7486148B2 (en) Controllable oscillator with output oscillation adjustment and method for producing an output oscillation for use therewith
US7356111B1 (en) Apparatus and method for fractional frequency division using multi-phase output VCO
KR100351692B1 (ko) Ｐｌｌ회로 및 이를 이용한 주파수변조방법
KR20050011586A (ko) 다 위상 클럭신호 발생을 위한 발진기가 배제된 지연 동기루프
KR100949275B1 (ko) 스프레드 스펙트럼 클럭 발생회로와 생성 방법
JP2003179490A (ja) フラクショナルｎ周波数シンセサイザ
KR100493024B1 (ko) Ｅｍｉ 감소 ｐｌｌ
KR100844960B1 (ko) 확산 스펙트럼 클럭 생성기
KR20060093540A (ko) 출력 성능을 개선할 수 있는 위상동기루프 회로
KR20010087021A (ko) 전자파를 감소시키기 위한 위상동기루프회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110131

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee