WO2011033588A1 - 試験装置および試験方法 - Google Patents

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WO2011033588A1
WO2011033588A1 PCT/JP2009/004762 JP2009004762W WO2011033588A1 WO 2011033588 A1 WO2011033588 A1 WO 2011033588A1 JP 2009004762 W JP2009004762 W JP 2009004762W WO 2011033588 A1 WO2011033588 A1 WO 2011033588A1
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clock
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山本和弘
岡安俊幸
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株式会社アドバンテスト
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
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    • G01R31/317—Testing of digital circuits
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    • G—PHYSICS
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response

Definitions

  • the present invention relates to a test apparatus.
  • the source synchronous method is known as a high-speed data transmission method between semiconductor devices.
  • a clock signal synchronized with the data signal is transmitted via two transmission lines. For example, at a transmission rate of 1.6 GHz, 1.6 Gbps data assigned to the 800 MHz reference clock and the negative edge of the positive edge of the reference clock are transmitted. On the receiving side, data is latched at the timing of the positive edge and the negative edge of the reference clock.
  • the relative phase difference between the reference clock and data is calculated at the same frequency as the actual operation or at a frequency that is intentionally different from the actual operation. It is determined whether or not the measured relative phase difference falls within the test specification.
  • the relative phase difference can be obtained by measuring the change point (change timing) of the reference clock and the data change point using a TDC (Time Digital Converter) and calculating the difference data.
  • TDC Time Digital Converter
  • a multi-strobe circuit is used to measure the relative phase difference (see Patent Document 1). This test method confirms whether a setup margin and a hold margin are secured.
  • the change point of the clock signal and the data conversion point correspond one-to-one, so that the relative phase difference can be measured by comparing and calculating the corresponding change points.
  • the present invention has been made in view of these problems, and one of the exemplary purposes of one aspect thereof is to provide a technique for evaluating a device under test in a transmission system in which the frequency of data is an integer multiple of a reference clock. It is in.
  • the device under test outputs a data sequence (data signal) that is synchronized with the clock signal and includes the data of n phases (n is an integer of 2 or more) in one cycle of the clock signal.
  • the test apparatus includes a first time digital converter, a second time digital converter, a calculation unit, and a determination unit.
  • the first time digital converter receives the clock signal and generates clock change point information indicating the change timing of the clock signal.
  • the second time digital converter receives a data string having a clock signal cycle as a unit, and generates data change point information indicating a change timing for each phase of data.
  • the calculation unit calculates, for each phase, difference data between the change timing indicated by the data change point information of the phase and the change point timing indicated by the clock change point information.
  • the determination unit evaluates the device under test based on the difference data from the calculation unit. According to this aspect, it is assumed that there is a change point indicated by the clock change point information in a phase where the change point (edge) of the clock signal does not exist, and the change timing of the virtual clock signal is set to each data. By comparing with each change timing, the device under test can be evaluated.
  • the device under test can be evaluated in a transmission method in which the data frequency is an integer multiple of the reference clock.
  • FIG. 2 is a block diagram illustrating a device to be tested by the test apparatus of FIG. 1 and a second device connected to the device during actual use. It is a circuit diagram which shows the structural example of a multi-strobe circuit. It is a time chart which shows the basic operation
  • FIGS. 8A and 8B are diagrams for explaining jitter superimposed on the multiplied clock signal in the PLL circuit of the second device.
  • the member A is connected to the member B means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected.
  • the case where it is indirectly connected through another member that does not affect the state is also included.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.
  • the period of the clock signal refers to the period from that edge to the next corresponding edge when only one edge (positive edge or negative edge) of the clock signal is used for signal processing.
  • the interval between positive edges and negative edges that is, a half cycle is meant. The same applies to the frequency.
  • FIG. 1 is a block diagram showing a configuration of a test apparatus 100 according to the embodiment.
  • FIG. 2 is a block diagram showing a device to be tested by the test apparatus 100 of FIG. 1 (hereinafter referred to as a DUT) and a second device that is a communication destination connected during actual use.
  • a DUT a device to be tested by the test apparatus 100 of FIG. 1
  • a second device that is a communication destination connected during actual use.
  • the DUT 102 outputs a clock signal DQS and a data signal DQ.
  • the data signal DQ is a data string that is synchronized with the clock signal DQS and includes n-phase (n is an integer of 2 or more) data in one cycle of the clock signal DQS.
  • the frequency of the data signal DQ is n times the frequency of the clock signal DQS.
  • the frequency of the data signal DQ is eight times the frequency of the clock signal DQS.
  • the second device 104 which is a communication partner of the DUT 102 includes a PLL circuit 106 and a latch circuit 108 as interface circuits.
  • the PLL circuit 106 receives the clock signal DQS and multiplies the frequency by n.
  • the multiplied clock is referred to as a multiplied clock CK.
  • the frequency of the multiplied clock CK matches the frequency of the data signal DQ output from the DUT 102.
  • the latch circuit 108 latches the value of the corresponding data at the edge timing of the multiplied clock CK.
  • the latched data Q is provided to the subsequent circuit.
  • each edge of the multiplied clock CK needs to satisfy the setup time and hold time requirements with the corresponding data signal DQ.
  • Test apparatus 100 receives clock signal DQS and data signal DQ output from DUT 102.
  • the data signal DQ is a data string that is synchronized with the clock signal DQS and includes n-phase data D 1 to D n in one cycle of the clock signal DQS.
  • the test apparatus 100 includes a first time digital converter 10, a second time digital converter 12, a calculation unit 14, and a determination unit 20 as main components.
  • the first time digital converter 10 receives the clock signal DQS and generates clock change point information TC indicating the change timing of the clock signal DQS.
  • the first time digital converter 10 may generate clock change point information TC 1 to TC n indicating the change timing of the clock signal DQS for each phase.
  • the second time digital converter 12 receives a data string having the period of the clock signal DQS as a unit, and data change point information TD 1 to TD indicating the change (transition) timing for each phase of the data D 1 to D n. n is generated.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the multi-strobe circuit 300.
  • the multi-strobe circuit 300 receives the signal to be evaluated (signal under test) S1, and calculates the value of the signal under test S1 at the timing of each edge of the multi-strobe signal MSTRB (STRB 1 to STRB N ) having a plurality of edges. A signal indicating the change timing is generated.
  • the integer N here is determined regardless of the integer n in FIG.
  • the multi-strobe circuit 300 of FIG. 3 employs a vernier method.
  • N first delay elements D1 1 to D1 N (collectively referred to as first delay elements D1) are cascade-connected in multiple stages.
  • the first delay element D1 1 of the first stage is input under test signal S1, is under test signal S1 each time through the first delay element D1 1 stage, given the predetermined delay Tpd. That is, the i-th first delay element D1 i outputs the signal under test S1 i delayed by i ⁇ Tpd with respect to the signal under test S1 output from the DUT.
  • N second delay elements D2 1 to D2 N are provided for each of the N first delay elements D1 1 to D1 N and cascaded in multiple stages. .
  • the first stage second delay element D2 1 of the strobe signal STRB to be a reference are input.
  • the strobe signal STRB is given a predetermined delay (Tpd + ⁇ t) every time one stage passes through the second delay element D2.
  • the i-th strobe signal STRB i delayed by i ⁇ (Tpd + ⁇ t) with respect to the reference strobe signal STRB is output from the i- th second delay element D2.
  • a plurality of STRB 1 to STRB N are collectively referred to as a multi-strobe signal MSTRB.
  • N latch circuits L 1 to L N are also provided for each of the N first delay elements D1 1 to D1 N.
  • the i (i is a natural number satisfying 1 ⁇ i ⁇ N) -th latch circuit L i latches the output signal of the i-th first delay element D1 i at the timing of the edge of the i-phase strobe signal STRBi. That is, the value of the signal under test S1 is determined at the timing of N strobe signals (multi-strobe signals) STRB 1 to STRB N whose phases are shifted from each other by ⁇ t.
  • the latch circuit L1 indicated by the D flip-flop in FIG. 1 can be replaced by various elements such as other flip-flops and latch circuits.
  • Output signals SL 1 to SL N of the N latch circuits L 1 to L N are input to the logic operation unit 310.
  • the logical operation unit 310 performs predetermined signal processing according to the evaluation items of the DUT, and outputs the change point information (TC or TD).
  • the levels of the signal under test S1 input to the first delay element D1 and the strobe signal STRB input to the second delay element D2 The phase difference (timing) is adjusted.
  • the operation of the multi-strobe circuit 300 will be described.
  • the relative time difference between the signal under test S1 and the strobe signal STRB changes by ⁇ t.
  • the timing of the edges of the two signals is reversed after passing through ( ⁇ / ⁇ t) stages.
  • the values of the output signals SL 1 to SL N of the latch circuit change.
  • the positions where the values of the output signals SL 1 to SL N change indicate the timing of changing the level of the signal under test S1.
  • the output signals SL 1 to SL N are thermometer codes in which 0 and 1 change at the bit corresponding to the change point. Therefore, the logical operation unit 310 may include a priority encoder that converts the thermometer code into a binary code.
  • the above is the outline of the configuration of the multi-strobe circuit 300 and its operation. If the multi-strobe circuit 300 is used as the time digital converters 10 and 12 in FIG. 1, the change timing can be detected suitably.
  • the calculation unit 14 indicates difference data indicating a difference between the change timing indicated by the data change point information TD i of the phase and the change point timing indicated by the clock change point information TC k.
  • ⁇ T i is generated.
  • the integer k represents the phase where a valid change point of the clock signal DQS occurs.
  • the calculation unit 14 includes n calculation elements CAL 1 to CAL n .
  • the calculation elements CAL 1 to CAL n are provided for each phase.
  • the arithmetic element CAL i of the i-th phase (1 ⁇ i ⁇ n) receives the clock change point information TC k and the corresponding i-th phase data change point information TD i .
  • the calculation element CAL i calculates difference data ⁇ T i between the change timing of the clock signal DQS indicated by the clock change point information TC k and the change timing indicated by the i-th phase data change point information TD i .
  • the determination unit 20 evaluates the DUT 102 based on the n pieces of difference data ⁇ T 1 to ⁇ T n . For example, the determination unit 20 calculates the minimum value, maximum value, or average value of ⁇ T 1 to ⁇ T n from the difference data, determines whether each is included in a predetermined specification range, and determines whether the DUT 102 is good or bad. Judge performance.
  • FIG. 4 is a time chart showing the basic operation of the test apparatus 100 of FIG.
  • test apparatus 100 of FIG. 1 it is possible to evaluate the test apparatus 100 by virtually reproducing the phase of the clock signal even for a phase in which no edge (change point) exists.
  • the test apparatus 100 in FIG. 1 includes n first memories M1 1 to M1 n , n second memories M2 1 to M2 n, and a plurality of selectors SEL 2 to SEL n .
  • the n calculation elements CAL 1 to CAL n need to have the clock change point information TC 1 of the phase having an effective change point as a calculation target.
  • Each of the first memories M1 1 to M1 n holds clock change point information TC 1 to TC n for each phase.
  • the first time digital converter 10 distributes the clock change point information TC 1 to TC n acquired for each phase to a plurality of first memories by interleaving.
  • each of the second memories M2 1 to M2 n holds data change point information TD 1 to TD n for each phase.
  • the second time digital converter 12 distributes the data change point information TD 1 to TD n acquired for each phase to a plurality of second memories by interleaving.
  • the selectors SEL 2 to SEL n are provided for each phase.
  • the i-th phase selector SEL i receives the clock change point information TC k from the first memory M1 k of the k-th phase at the first input terminal (1), and receives the i-th phase at the second input terminal (2).
  • the clock change point information TC i is received from the first memory M1 i of the phase.
  • the selector SEL i selects one corresponding to the control signal.
  • the k-th phase selector SEL k can be omitted because it receives two k-th phase clock change point information TC k and is redundant.
  • the i-th phase calculation element CAL i receives the clock change point information from the i- th phase selector SEL i and the data change point information TD i held in the j-th phase second memory M2 i , and receives them. The difference between is calculated.
  • the calculation element CAL i corresponding to the i-th phase (1 ⁇ i ⁇ n) can be used for the k-th phase clock change point information TC k and the i-th phase clock change point information.
  • One of TC i can be selectively received.
  • the DUT 102 connected to the test apparatus 100 does not always perform the data transmission described with reference to FIG. That is, in order to increase the versatility of the test apparatus 100, it is necessary to assume a case where the frequency of the clock signal DQS and the data signal DQ are equal.
  • each of the selectors SEL 2 to SEL n selects the second input terminal (2).
  • the change points of the data D 1 to D n of each phase can be compared with the change points of the corresponding clock signals.
  • each phase receives clock change point information TC 1 to TC n and selects one of them, and receives data change point information TD 1 to TD n and one of them.
  • a selector to select may be provided.
  • FIG. 5 is a block diagram showing a modification of the test apparatus of FIG.
  • the test apparatus 100 in FIG. 1 employs an interleave method, but the test apparatus 100a in FIG. 5 employs a non-interleave method.
  • the test apparatus 100a in FIG. 5 includes a shift register 30 and a selector (multiplexer) 32.
  • the shift register 30 includes at least n stages. Each stage of the shift register 30 can be understood as corresponding to the first memories M1 1 to M1 n of FIG.
  • the selector 32 selects one of the clock change point information TC stored in each stage of the shift register 30.
  • the calculation unit 14 includes difference data ⁇ T 1 between the clock change point information TC selected by the selector 32 and the data change point information TD 1 , TD 2 ,... Sequentially output from the second time digital converter 12 for each phase. ⁇ T 2 ,... Are calculated.
  • the test apparatus 100 may further include the following functions.
  • FIG. 6 is a circuit diagram showing a configuration for measuring phase fluctuation. Although only a circuit for the data signal DQ is shown in FIG. 6, a similar configuration may be provided for the clock signal DQS. Or only either one may be sufficient.
  • the shift register 30c includes at least n stages. Each stage of the shift register 30 can be understood as corresponding to the second memories M2 1 to M2 n in FIG.
  • the calculation unit 14c of FIG. 6 includes calculation elements CAL 1 to CAL n provided for each stage of the shift register 30c.
  • Data change point information TD j to TD n from the j-th stage to the n-th stage of the shift register 30 is input to the arithmetic element CAL j corresponding to the j-th stage.
  • the calculation element CAL j calculates the difference between two data change point information TD that are adjacent or not adjacent.
  • the difference between the two data change point information TD represents the phase fluctuation amount (jitter amount) of the data signal DQ.
  • the determination unit 20 c includes a maximum value circuit 22 and a comparison circuit 24.
  • the maximum value circuit 22 detects the maximum value of the difference data from the calculation elements CAL 1 to CAL n , that is, the maximum value of the phase fluctuation amount.
  • the comparison circuit 24 determines the quality of the DUT 102 by comparing the maximum value of the phase fluctuation amount with predetermined specification data SPEC.
  • FIG. 7 is a time chart for explaining the phase variation of the data signal DQ in the test apparatus 100c of FIG.
  • the difference data ⁇ T indicates a phase change between adjacent phases. For example, when the spec is set to 30 ps, since the fluctuation amount exceeds 40 ps in the first phase and the second phase, and the third phase and the fourth phase, it is determined to be defective.
  • the data signal DQ is multiplied by n by the PLL circuit of the second device 104, and the data of the corresponding phase is latched by each edge of the multiplied clock signal CK.
  • Each edge of the multiplied clock signal CK is nothing but a virtual change point in the test apparatus 100. It is known that the frequency of the multiplied clock signal CK generated by the PLL circuit 106 drifts, that is, each edge of the multiplied clock signal CK has a jitter TJ corresponding to the performance of the PLL circuit 106.
  • FIGS. 8A and 8B are diagrams for explaining jitter superimposed on the multiplied clock signal CK in the PLL circuit of the second device.
  • the change point from the second phase to the n-th phase is the first phase. may vary within a range of ⁇ TJ relative change point indicated by the clock change point information TC 1 (Fig. 8 (a)).
  • the test apparatus 100 compares the data change point information TD 1 to TD n of the corresponding phase on the assumption that the change point of the virtual clock signal is in the range of TC 1 ⁇ TJ (FIG. 8 (b)).
  • FIG. 9 is a diagram illustrating a part of a configuration example of a test apparatus 100 d having an emulation function of the second device 104.
  • the calculation unit 14d holds data indicating the jitter amount TJ acquired in advance.
  • the jitter amount TJ may be different for each phase, or the same value may be used for all phases. Also, the same value may be used for the phase advance direction and the delay direction, or different values may be used.
  • the jitter amount TJ is input to the calculation elements CAL 2 to CAL n .
  • the j-th phase calculation element CAL j calculates the difference between TD j and TC 1 and further adds or subtracts TJ. Note that the jitter amount TJ may also be considered in the calculation element CAL 1 .
  • the determination unit 20d determines whether or not the difference data ⁇ T 1 to ⁇ T n from the calculation unit 14d satisfies the specification. Note that the same processing can be performed by reflecting the jitter amount TJ in the determination condition in the determination unit 20d instead of calculating the jitter amount TJ in the calculation unit 14d.
  • test apparatus 100d in FIG. 9 may take the interleave format in FIG. 1 instead of the shift register format.
  • FIG. 10 is a diagram illustrating a configuration example of a test apparatus 100e having a frequency analysis function.
  • the test apparatus 100e includes a first frequency analysis unit 40, a second frequency analysis unit 42, and frequency determination units 26 and 28.
  • the first frequency analysis unit 40 and the second frequency analysis unit 42 are so-called logic circuits and have functions such as FFT (Fast Fourier Transform), IFFT (Inverse Fast Fourier Transform), and filters necessary for signal processing in the frequency domain. Implemented in hardware or software.
  • FFT Fast Fourier Transform
  • IFFT Inverse Fast Fourier Transform
  • the first frequency analysis unit 40 includes a first conversion unit 50, a filter 52, and a second conversion unit 54.
  • the first converter 50 receives the clock change point information TC from the first time digital converter 10.
  • the first conversion unit 50 converts the clock change point information TC into a frequency domain signal (first clock change point frequency information FC1) using FFT.
  • the filter 52 and the second conversion unit 54 will be described later.
  • the second frequency analysis unit 42 is configured in the same manner as the first frequency analysis unit 40.
  • the first conversion unit 50 of the second frequency analysis unit 42 converts the data change point information TD from the second time digital converter 12 into a frequency domain signal (first data change point frequency information FD1).
  • the frequency determination units 26 and 28 compare the clock change point frequency information FC and the data change point frequency information FD with the specifications SPEC respectively defined to determine whether the DUT 102 is good or bad.
  • the PLL circuit 106 on the second device 104 side multiplies the clock signal DQS.
  • the bandwidth of the clock signal DQS that the PLL circuit 106 can follow is limited. 106 cannot be locked and a transmission error occurs.
  • the frequency determination unit 26 can determine the quality of the DUT 102 by comparing the frequency component of the clock signal DQS indicated by the clock change point frequency information FC with the specification SPEC of a predetermined frequency band. For example, when the spectrum component indicated by the clock change point frequency information FC deviates from the range FPLL determined according to the bandwidth of the PLL circuit 106, the DUT 102 may be determined to be defective.
  • the frequency band specification SPEC may be determined by factors other than the PLL circuit 106.
  • FIG. 11 is a diagram illustrating processing of the test apparatus 100e of FIG.
  • the first conversion unit 50 of the first frequency analysis unit 40 converts the clock change point information TC into the first clock change point frequency information FC1 in the frequency domain by FFT.
  • the filter 52 of the first frequency analysis unit 40 filters the first clock change point frequency information FC1 to generate second clock change point frequency information FC2.
  • the frequency characteristic of the filter 52 is desirably programmable.
  • the second conversion unit 54 of the first frequency analysis unit 40 inversely converts the filtered second clock change point frequency information FC2 into a time-domain signal (second clock change point information TC2) by IFFT.
  • the second clock change point information TC2 is output to the calculation unit 14 at the subsequent stage. 4).
  • the calculation unit 14 calculates difference data ⁇ T 1 to ⁇ T n between the second clock change point information TC2 and the data change point information TD of each phase. 5.
  • the determination unit 20 determines the quality of the DUT 102 based on the difference data ⁇ T 1 to ⁇ T n .
  • the second time digital converter 12 and the second frequency analysis unit 42 may perform the same processing on the data signal DQ.
  • the second data change point information TD2 is output from the second frequency analysis unit 42.
  • the calculation unit 14 may calculate a difference between the second clock change point information TC2 and the data change point information TD2.
  • the frequency characteristic of the filter 52 may be determined according to the band of the PLL circuit 106 of the second device 104.
  • the second clock change point information TC2 is a value that emulates the change point of the multiplied clock signal CK reproduced in the PLL circuit 106 in the actual second device 104.
  • the second stage 104 accurately determines the data in the second device 104 at the time of actual operation by determining whether the DUT 102 is good or not based on the difference ⁇ T between the second clock change point information TC2 and the data change point information TD. Can be received or not.
  • DESCRIPTION OF SYMBOLS 100 ... Test apparatus, 102 ... DUT, 104 ... 2nd device, 106 ... PLL circuit, 108 ... Latch circuit, 300 ... Multi-strobe circuit, DQ ... Data signal, DQS ... Clock signal, 10 ... First time digital converter, DESCRIPTION OF SYMBOLS 12 ... 2nd time digital converter, 14 ... Operation part, 20 ... Determination part, 22 ... Maximum value circuit, 24 ... Comparison circuit, 30 ... Shift register, 32 ... Selector, 40 ... 1st frequency analysis part, 42 ... 1st 2 frequency analysis unit, TC: clock change point information, TD: data change point information, SEL ... selector, CAL ... calculation element, M1 ... first memory, M2 ... second memory, FC ... clock frequency signal.
  • the present invention can be used for a test apparatus.

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
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  • Tests Of Electronic Circuits (AREA)

Abstract

　データ信号ＤＱは、クロック信号ＤＱＳと同期しかつクロック信号ＤＱＳの１周期にｎ相（ｎは２以上の整数）のデータを含む。第１時間デジタル変換器１０は、クロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣを生成する。第２時間デジタル変換器１２は、クロック信号ＤＱＳの周期を単位とするデータ列ＤＱを受け、各相のデータＤ１～Ｄｎごとにその変化タイミングを示すデータ変化点情報ＴＤ１～ＴＤｎを生成する。演算部１４は、各相ごとに、その相のデータ変化点情報ＴＤが示す変化タイミングと、クロック変化点情報ＴＣが示す変化点タイミングの差分データΔＴを演算する。判定部２０は、演算部１４からの差分データΔＴにもとづき、ＤＵＴ１０２を評価する。

Description

試験装置および試験方法
　本発明は、試験装置に関する。
　半導体デバイス間の高速データ伝送方式として、ソースシンクロナス方式が知られている。この方式では、データ信号に加えて、それと同期したクロック信号が、２本の伝送線路を介して伝送される。たとえば１．６ＧＨｚの伝送レートにおいては、８００ＭＨｚの基準クロックと、基準クロックのポジティブエッジのネガティブエッジそれぞれに割り当てられた１．６Ｇｂｐｓのデータが伝送される。受信側においては、基準クロックのポジティブエッジとネガティブエッジそれぞれのタイミングでデータがラッチされる。
　このようなソースシンクロナス方式の高速インタフェースを有する被試験デバイスを試験する際には、実動作と同じ周波数、あるいはそれとは意図的に異ならしめられた周波数において、基準クロックとデータの相対位相差を測定し、測定した相対位相差が試験仕様に収まるか否かが判定される。
　たとえば、相対位相差は、ＴＤＣ（時間デジタル変換器）を利用して、基準クロックの変化点（変化タイミング）と、データの変化点をそれぞれ測定し、その差分データを演算することで取得できる。相対位相差の測定には、たとえばマルチストローブ回路が利用されている（特許文献１参照）。この試験方法により、セットアップマージンやホールドマージンが確保されているかが確認される。
特開平７－２８０８８４号公報
　ソースシンクロナス方式では、クロック信号の変化点とデータの変換点が１対１で対応するため、対応する変化点同士を比較、演算することにより、相対位相差を測定することができる。
　ところが、Forwarded Clockのように、データの周波数が基準クロックの整数倍で伝送する場合、基準クロックの１周期に含まれる複数のデータのうちのひとつにしか対応する基準クロックの変化点が存在しないため、相対位相差を測定することができず、被試験デバイスの評価ができないという問題がある。
　本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、データの周波数が基準クロックの整数倍である伝送方式において、被試験デバイスを評価する技術の提供にある。
　本発明のある態様は、試験装置に関する。被試験デバイスは、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列（データ信号）を出力する。
　試験装置は、第１時間デジタル変換器、第２時間デジタル変換器、演算部、判定部を備える。第１時間デジタル変換器は、クロック信号を受け、クロック信号の変化タイミングを示すクロック変化点情報を生成する。第２時間デジタル変換器は、クロック信号の周期を単位とするデータ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する。
　演算部は、各相ごとに、その相のデータ変化点情報が示す変化タイミングと、クロック変化点情報が示す変化点タイミングの差分データを演算する。判定部は、演算部からの差分データにもとづき、被試験デバイスを評価する。
　この態様によれば、クロック信号の変化点（エッジ）が存在しない相において、クロック変化点情報が示す変化点が存在するものと仮定し、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングそれぞれと比較することにより、被試験デバイスを評価することができる。
　なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、データの周波数が基準クロックの整数倍である伝送方式において、被試験デバイスを評価できる。
実施の形態に係る試験装置の構成を示すブロック図である。 図１の試験装置が試験対象とするデバイスと、それに実使用時に接続される第２デバイスを示すブロック図である。 マルチストローブ回路の構成例を示す回路図である。 図１の試験装置の基本動作を示すタイムチャートである。 図１の試験装置の変形例を示すブロック図である。 位相変動を測定するための構成を示す回路図である。 図６の試験装置におけるデータ信号の位相変動を説明するタイムチャートである。 図８（ａ）、（ｂ）は、第２デバイスのＰＬＬ回路において逓倍クロック信号に重畳されるジッタを説明する図である。 第２デバイスのエミュレート機能を備える試験装置の構成例の一部を示す図である。 周波数解析機能を備える試験装置の構成例を示す図である。 図１０の試験装置の処理を示す図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
　また、以下の説明において、クロック信号の周期とは、クロック信号の一方のエッジ（ポジティブエッジまたはネガティブエッジ）のみが信号処理に利用される場合、そのエッジから次の対応するエッジまでの期間をいい、クロック信号の両方のエッジが信号処理に利用される場合には、ポジティブエッジとネガティブエッジの間隔（つまり半周期）をいう。周波数についても同様である。
　図１は、実施の形態に係る試験装置１００の構成を示すブロック図である。図２は、図１の試験装置１００が試験対象とするデバイス（以下、ＤＵＴと称す）と、実使用時に接続される通信先の第２デバイスを示すブロック図である。
　はじめに、図２を参照して、図１の試験装置１００が試験対象とするＤＵＴ１０２の伝送方式について説明する。ＤＵＴ１０２は、クロック信号ＤＱＳおよびデータ信号ＤＱを出力する。データ信号ＤＱは、クロック信号ＤＱＳと同期し、かつクロック信号ＤＱＳの１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列である。別の観点から言えばデータ信号ＤＱの周波数は、クロック信号ＤＱＳの周波数のｎ倍である。たとえば、Ｆｏｒｗａｒｄｅｄ　Ｃｌｏｃｋ伝送方式では、データ信号ＤＱの周波数は、クロック信号ＤＱＳの周波数の８倍である。
　ＤＵＴ１０２の通信相手である第２デバイス１０４は、インタフェース回路としてＰＬＬ回路１０６とラッチ回路１０８を含む。ＰＬＬ回路１０６はクロック信号ＤＱＳを受け、その周波数はｎ逓倍する。逓倍されたクロックを逓倍クロックＣＫと称する。逓倍クロックＣＫの周波数は、ＤＵＴ１０２から出力されるデータ信号ＤＱの周波数と一致する。ラッチ回路１０８は、逓倍クロックＣＫのエッジのタイミングで、対応するデータの値をラッチする。ラッチされたデータＱは、後段の回路へと提供される。
　以上がＤＵＴ１０２と第２デバイス１０４の伝送方式である。この伝送方式では、逓倍クロックＣＫのそれぞれのエッジが、対応するデータ信号ＤＱとの間で、セットアップタイム、ホールドタイムの要求を満たす必要がある。
　図１に戻り、試験装置１００の構成を説明する。試験装置１００は、ＤＵＴ１０２から出力されるクロック信号ＤＱＳおよびデータ信号ＤＱを受ける。上述のように、データ信号ＤＱは、クロック信号ＤＱＳと同期し、かつクロック信号ＤＱＳの１周期にｎ相のデータＤ１～Ｄｎを含むデータ列となっている。
　試験装置１００は、主たる構成要素として、第１時間デジタル変換器１０、第２時間デジタル変換器１２、演算部１４、判定部２０を備える。
　第１時間デジタル変換器１０は、クロック信号ＤＱＳを受け、クロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣを生成する。
　たとえば第１時間デジタル変換器１０は、各相ごとにクロック信号ＤＱＳの変化タイミングを示すクロック変化点情報ＴＣ１～ＴＣｎを生成してもよい。クロック信号ＤＱＳの有効な変化点は、クロック信号ＤＱＳの１周期ｎ相のうち、第ｋ相（１≦ｋ≦ｎ）にのみ発生することとなる。そこで複数のクロック変化点情報ＴＣ１～ＴＣｎのうち、有効な変化点を有する相のクロック変化点情報ＴＣｋのみを後段の信号処理に利用する。以下では、クロック信号ＤＱＳの有効な変化点は、ｋ＝１に発生するものとする。
　第２時間デジタル変換器１２は、クロック信号ＤＱＳの周期を単位とするデータ列を受け、各相のデータＤ１～Ｄｎごとにその変化（遷移）タイミングを示すデータ変化点情報ＴＤ１～ＴＤｎを生成する。
　第１時間デジタル変換器１０および第２時間デジタル変換器１２としては、時間をデジタル値に変換するさまざまな時間デジタル変換器が利用できるが、たとえば、マルチストローブ回路で構成してもよい。図３は、マルチストローブ回路３００の構成例を示す回路図である。
　マルチストローブ回路３００は、評価対象の信号（被試験信号）Ｓ１を受け、複数のエッジを有するマルチストローブ信号ＭＳＴＲＢ（ＳＴＲＢ１～ＳＴＲＢＮ）のそれぞれのエッジのタイミングで、被試験信号Ｓ１の値を判定し、その変化タイミングを示す信号を生成する。なお、ここでの整数Ｎは、図１における整数ｎとは無関係に決められる。
　図３のマルチストローブ回路３００は、バーニア方式を採用している。Ｎ個の第１遅延素子Ｄ１１～Ｄ１Ｎ（第１遅延素子Ｄ１と総称される）は、多段にカスケード接続されている。１段目の第１遅延素子Ｄ１１には被試験信号Ｓ１が入力され、被試験信号Ｓ１には第１遅延素子Ｄ１を１段経るごとに、所定の遅延Ｔｐｄが与えられる。つまりｉ段目の第１遅延素子Ｄ１ｉからは、ＤＵＴから出力される被試験信号Ｓ１に対して、ｉ×Ｔｐｄだけ遅延した被試験信号Ｓ１ｉが出力される。
　Ｎ個の第２遅延素子Ｄ２１～Ｄ２Ｎ（第２遅延素子Ｄ２と総称される）はそれぞれ、Ｎ個の第１遅延素子Ｄ１１～Ｄ１Ｎごとに設けられ、多段にカスケード接続されている。１段目の第２遅延素子Ｄ２１には、基準となるストローブ信号ＳＴＲＢが入力される。ストローブ信号ＳＴＲＢには、第２遅延素子Ｄ２を１段経るごとに、所定の遅延（Ｔｐｄ＋Δｔ）の遅延が与えられる。ｉ段目の第２遅延素子Ｄ２からは、基準ストローブ信号ＳＴＲＢに対して、ｉ×（Ｔｐｄ＋Δｔ）だけ遅延したｉ相目のストローブ信号ＳＴＲＢｉが出力される。複数のＳＴＲＢ１～ＳＴＲＢＮがマルチストローブ信号ＭＳＴＲＢと総称される。
　Ｎ個のラッチ回路Ｌ１～ＬＮ（タイミングコンパレータともいう）もまた、Ｎ個の第１遅延素子Ｄ１１～Ｄ１Ｎごとに設けられる。ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）番目のラッチ回路Ｌｉは、ｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングで、ｉ番目の第１遅延素子Ｄ１ｉの出力信号をラッチする。つまり、被試験信号Ｓ１は、互いにΔｔだけ位相がシフトしたＮ個のストローブ信号（マルチストローブ信号）ＳＴＲＢ１～ＳＴＲＢＮのタイミングでその値が判定される。
　なお図１においてＤフリップフロップで示されるラッチ回路Ｌ１は、その他のフリップフロップやラッチ回路など、さまざまな素子で代替可能であることはいうまでもない。Ｎ個のラッチ回路Ｌ１～ＬＮの出力信号ＳＬ１～ＳＬＮは、論理演算部３１０へと入力される。論理演算部３１０は、ＤＵＴの評価事項に応じた所定の信号処理を行い、変化点情報（ＴＣもしくはＴＤ）として出力する。
　Ｎ個の第２遅延素子Ｄ２の前段に設けられた第３遅延素子Ｄ３によって、第１遅延素子Ｄ１に入力される被試験信号Ｓ１と、第２遅延素子Ｄ２に入力されるストローブ信号ＳＴＲＢの位相差（タイミング）が調整される。
　マルチストローブ回路３００の動作を説明する。
　第１遅延素子Ｄ１、第２遅延素子Ｄ２を１段通過するごとに、被試験信号Ｓ１とストローブ信号ＳＴＲＢの相対的な時間差は、Δｔだけ変化する。被試験信号Ｓ１とストローブ信号ＳＴＲＢの初期の時間差がτである場合、（τ／Δｔ）個のステージを経由した段階で、２つの信号のエッジのタイミングは逆転する。２つのエッジのタイミングが逆転する位置において、ラッチ回路の出力信号ＳＬ１～ＳＬＮの値が変化する。
　したがって、出力信号ＳＬ１～ＳＬＮの値が変化する位置は、被試験信号Ｓ１のレベルの変化タイミングを示すことになる。そして、出力信号ＳＬ１～ＳＬＮは、変化点に対応するビットを境に０と１が変化するサーモメータコードとなる。したがって論理演算部３１０は、サーモメータコードをバイナリコードに変換するプライオリティエンコーダを含んでもよい。
　また図３において、Ｔｐｄ＝０として第１遅延素子Ｄ１を省略し、ストローブ信号ＳＴＲＢ側のみを遅延させる変形例も有効である。
　以上がマルチストローブ回路３００の構成の概要とその動作である。このマルチストローブ回路３００を、図１の時間デジタル変換器１０、１２として利用すれば、変化タイミングを好適に検出できる。
　図１に戻る。演算部１４は、各相ｉ（１≦ｉ≦ｎ）ごとに、その相のデータ変化点情報ＴＤｉが示す変化タイミングと、クロック変化点情報ＴＣｋが示す変化点タイミングの差分を示す差分データΔＴｉを生成する。繰り返しになるが、整数ｋは、クロック信号ＤＱＳの有効な変化点が生ずる相を表す。
　図１において、演算部１４は、ｎ個の演算要素ＣＡＬ１～ＣＡＬｎを含む。各演算要素ＣＡＬ１～ＣＡＬｎはそれぞれ、各相ごとに設けられる。第ｉ相（１≦ｉ≦ｎ）の演算要素ＣＡＬｉは、クロック変化点情報ＴＣｋおよび対応する第ｉ相のデータ変化点情報ＴＤｉを受ける。演算要素ＣＡＬｉは、クロック変化点情報ＴＣｋが示すクロック信号ＤＱＳの変化タイミングと、第ｉ相のデータ変化点情報ＴＤｉが示す変化タイミングとの差分データΔＴiを演算する。
　判定部２０は、ｎ個の差分データΔＴ１～ΔＴｎにもとづき、ＤＵＴ１０２を評価する。たとえば判定部２０は、差分データをΔＴ１～ΔＴｎの最小値、最大値、あるいは平均値などを算出し、それぞれが予め決められた仕様範囲に含まれているかを判定し、ＤＵＴ１０２の良否や性能を判定する。
　以上が試験装置１００の基本的な構成である。続いてその動作を説明する。図４は、図１の試験装置１００の基本動作を示すタイムチャートである。
　図４に示すように、クロック信号ＤＱＳの変化点（ポジティブエッジ）は、第ｋ相にのみ存在し、その他には存在しない。したがって、クロック変化点情報ＴＣ１～ＴＣｎは、ｋ＝１相目についてのみ有効な値として取得される。
　クロック信号ＤＱＳの変化点が存在しない第２相～第ｎ相においては、第ｋ相（ｋ＝１）で取得されたクロック変化点情報ＴＣ１が示す変化点が存在するものと仮定される。つまり演算要素ＣＡＬ２～ＣＡＬｎは、その仮想的なクロック信号の変化タイミングを、各データの変化タイミングＴＤ２～ＴＤｎそれぞれと比較する。
　図１の試験装置１００によれば、エッジ（変化点）が存在しない相についても、クロック信号の位相を仮想的に再生することにより、試験装置１００を評価することが可能となる。
　以上が試験装置１００の動作である。続いて、図１に戻りその詳細な構成を説明する。
　図１の試験装置１００には、ｎ個の第１メモリＭ１１～Ｍ１ｎ、ｎ個の第２メモリＭ２１～Ｍ２ｎおよび複数のセレクタＳＥＬ２～ＳＥＬｎが設けられる。
　上述のように、ｎ相のクロック変化点情報ＴＣ１～ＴＣｎのうち、ひとつ（図１では第１相）のみが、有効な変化点を示しており、その他の信号は意味をなさない。したがってこの場合、ｎ個の演算要素ＣＡＬ１～ＣＡＬｎは、有効な変化点を有する相のクロック変化点情報ＴＣ１を演算対象とする必要がある。
　第１メモリＭ１１～Ｍ１ｎのそれぞれは、各相ごとのクロック変化点情報ＴＣ１～ＴＣｎを保持する。第１時間デジタル変換器１０は、相ごとに取得されるクロック変化点情報ＴＣ１～ＴＣｎを、インタリーブにより複数の第１メモリに振り分ける。
　同様に、第２メモリＭ２１～Ｍ２ｎのそれぞれは、各相ごとのデータ変化点情報ＴＤ１～ＴＤｎを保持する。第２時間デジタル変換器１２は、相ごとに取得されるデータ変化点情報ＴＤ１～ＴＤｎを、インタリーブにより複数の第２メモリに振り分ける。
　セレクタＳＥＬ２～ＳＥＬｎは、各相ごとに設けられる。第ｉ相のセレクタＳＥＬｉは、第１の入力端子（１）に、第ｋ相の第１メモリＭ１ｋからクロック変化点情報ＴＣｋを受け、第２の入力端子（２）に、第ｉ相の第１メモリＭ１ｉからクロック変化点情報ＴＣｉを受ける。セレクタＳＥＬｉは、制御信号に応じた一方を選択する。第ｋ相のセレクタＳＥＬｋについては、２つの第ｋ相のクロック変化点情報ＴＣｋを受けることになり冗長であるため、省略できる。
　そして、第ｉ相の演算要素ＣＡＬｉは、第ｉ相のセレクタＳＥＬｉからのクロック変化点情報と、第ｊ相の第２メモリＭ２ｉに保持されたデータ変化点情報ＴＤｉを受け、それらの差分を演算する。
　セレクタＳＥＬ２～ＳＥＬｎを設けることにより、第ｉ相（１≦ｉ≦ｎ）に対応する演算要素ＣＡＬｉは、第ｋ相のクロック変化点情報ＴＣｋと、第ｉ相のクロック変化点情報ＴＣｉの一方を選択的に受信可能となる。
　この構成による利点を説明する。試験装置１００に接続されるＤＵＴ１０２は、図２で説明したデータ伝送を行うとは限らない。つまり試験装置１００の汎用性を高めるためには、クロック信号ＤＱＳとデータ信号ＤＱの周波数が等しい場合も想定する必要がある。
（ａ）　クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数のｎ倍である場合
　セレクタＳＥＬ２～ＳＥＬｎは、第１入力端子（１）を選択する。その結果、図４のタイムチャートに示す動作が実現できる。
（ｂ）　クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数と一致する場合
　この場合、すべての相において有効な変化点が発生する。そこでセレクタＳＥＬ２～ＳＥＬｎそれぞれは、第２入力端子（２）を選択する。その結果、各相のデータＤ１～Ｄｎの変化点を、それぞれ対応するクロック信号の変化点と比較することができる。
　なおセレクタＳＥＬ２～ＳＥＬｎに代えて、各相ごとに、クロック変化点情報ＴＣ１～ＴＣｎを受け、そのひとつを選択するとともに、データ変化点情報ＴＤ１～ＴＤｎを受け、そのひとつを選択するセレクタを設けてもよい。
　図５は、図１の試験装置の変形例を示すブロック図である。図１の試験装置１００は、インタリーブ方式を採用していたが、図５の試験装置１００ａは非インタリーブ方式を採用する。
　図５の試験装置１００ａには、シフトレジスタ３０およびセレクタ（マルチプレクサ）３２が設けられる。シフトレジスタ３０には、第１時間デジタル変換器１０から相ごとに出力されるクロック変化点情報ＴＣ１、ＴＣ２、…が順に入力される。シフトレジスタ３０は、少なくともｎ段で構成される。シフトレジスタ３０の各段は、図１の第１メモリＭ１１～Ｍ１ｎに対応するものと把握することができる。
　セレクタ３２は、シフトレジスタ３０の各段に格納されるクロック変化点情報ＴＣのひとつを選択する。
　演算部１４は、セレクタ３２により選択されたクロック変化点情報ＴＣと、第２時間デジタル変換器１２から相ごとに順に出力されるデータ変化点情報ＴＤ１、ＴＤ２、…の差分データΔＴ１、ΔＴ２、…を演算する。
　図５の試験装置１００ａの動作を説明する。
（ａ）　クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数のｎ倍である場合
　クロック信号ＤＱＳの有効な変化点が第ｋ相に発生するとき、そのクロック変化点情報ＴＣｋは、シフトレジスタ３０上を順にシフトしていく。セレクタ３２は、このクロック変化点情報ＴＣｋを追いかけるようにして、選択する段を１段ずつ後ろにシフトしていく。その結果、演算部１４には常時、有効な変化点を有するクロック変化点情報ＴＣｋが供給され、図４のタイムチャートの動作が実現できる。
（ｂ）　クロック信号ＤＱＳの周波数がデータ信号ＤＱの周波数と一致する場合
　この場合、セレクタ３２は常にシフトレジスタ３０の１段目のクロック変化点情報を選択する。その結果、セレクタ３２からは、各相のクロック変化点情報ＴＣ１、ＴＣ２、…が順に出力される。この動作によって、演算部１４は、各相のデータ変化点情報ＴＤｉと、それに対応する相のクロック変化点情報ＴＣｉの差分データΔＴｉを順に生成できる。
　実施の形態に係る試験装置１００は、以下の機能をさらに備えてもよい。
（機能１）　クロック信号、データ信号の位相変動の測定
　マルチストローブ回路を用いる場合、帯域の制限を受けることなく、ナイキスト間隔までデータを取得することができる。したがって、シンボル間干渉ＩＳＩ（Inter Symbol Interference）等に起因する位相変動を捉えることができる。
　図６は、位相変動を測定するための構成を示す回路図である。図６には、データ信号ＤＱに対する回路のみが示されるが、クロック信号ＤＱＳに対して同様の構成が設けられてもよい。あるいはいずれか一方のみであってもよい。
　シフトレジスタ３０ｃには、第２時間デジタル変換器１２から相ごとに出力されるデータ変化点情報ＴＤ１、ＴＤ２、…が順に入力される。シフトレジスタ３０ｃは、少なくともｎ段で構成される。シフトレジスタ３０の各段は、図１の第２メモリＭ２１～Ｍ２ｎに対応するものと把握することができる。
　図６の演算部１４ｃは、シフトレジスタ３０ｃのステージごとに設けられた演算要素ＣＡＬ１～ＣＡＬｎを含む。ｊ段目に対応する演算要素ＣＡＬｊには、シフトレジスタ３０のｊ段目からｎ段目までのデータ変化点情報ＴＤｊ～ＴＤｎが入力される。
　演算要素ＣＡＬｊは、隣接する、あるいは隣接しない２つのデータ変化点情報ＴＤの差分を演算する。２つのデータ変化点情報ＴＤの差分は、データ信号ＤＱの位相変動量（ジッタ量）を表す。
　判定部２０ｃは、最大値回路２２、比較回路２４を含む。最大値回路２２は、演算要素ＣＡＬ１～ＣＡＬｎからの差分データの最大値、つまり位相変動量の最大値を検出する。比較回路２４は、位相変動量の最大値を、所定のスペックデータＳＰＥＣと比較することにより、ＤＵＴ１０２の良否を判定する。
　図７は、図６の試験装置１００ｃにおけるデータ信号ＤＱの位相変動を説明するタイムチャートである。図７のタイムチャートにおいて、差分データΔＴは、隣り合う相の位相変化を示す。たとえばスペックが３０ｐｓに設定される場合、第１相目と第２相目、第３相目と第４相目において変動量が４０ｐｓとスペックを超えているため、不良と判定される。
（機能２）　ＤＵＴ１０２の通信先の第２デバイスのエミュレート機能
　図１あるいは図３の試験装置では、クロック信号ＤＱＳの変化点が存在しない相において、仮想的な変化点が存在するものと仮定し、その変化点として、変化点が実在する第ｋ相のクロック変化点情報ＴＣｋを一様に利用していた。
　一方、図２に示す現実の使用状況においては、第２デバイス１０４のＰＬＬ回路によってデータ信号ＤＱがｎ逓倍され、逓倍クロック信号ＣＫの各エッジによって、対応する相のデータがラッチされる。逓倍クロック信号ＣＫの各エッジは、試験装置１００における仮想的な変化点に他ならない。ＰＬＬ回路１０６により生成される逓倍クロック信号ＣＫの周波数はドリフトすることが知られており、つまり逓倍クロック信号ＣＫの各エッジはＰＬＬ回路１０６の性能に応じたジッタＴＪを有している。
　図８（ａ）、（ｂ）は、第２デバイスのＰＬＬ回路において逓倍クロック信号ＣＫに重畳されるジッタを説明する図である。たとえば、ＰＬＬ回路１０６のジッタの影響によって、逓倍クロック信号ＣＫの各エッジの位相（変化点）が、±ＴＪの範囲で変動する場合、第２相から第ｎ相における変化点は、第１相のクロック変化点情報ＴＣ１が示す変化点に対して±ＴＪの範囲で変化しうる（図８（ａ））。
　そこで、実施の形態に係る試験装置１００は、仮想的なクロック信号の変化点がＴＣ１±ＴＪの範囲にあるものとして、対応する相のデータ変化点情報ＴＤ１～ＴＤｎと比較する（図８（ｂ））。
　図９は、第２デバイス１０４のエミュレート機能を備える試験装置１００ｄの構成例の一部を示す図である。
　演算部１４ｄには、予め取得されたジッタ量ＴＪを示すデータが保持されている。ジッタ量ＴＪは、相ごとに異なっていてもよいし、すべての相で同じ値を用いてもよい。また、位相の進み方向と遅れ方向とで、同じ値を用いてもよいし、異なる値を用いてもよい。
　ジッタ量ＴＪは、演算要素ＣＡＬ２～ＣＡＬｎに入力されている。第ｊ相の演算要素ＣＡＬｊは、ＴＤｊとＴＣ１の差分を演算し、さらにＴＪを加算もしくは減算する。なお、演算要素ＣＡＬ１においても、ジッタ量ＴＪを考慮してもよい。
　判定部２０ｄは、演算部１４ｄからの差分データΔＴ１～ΔＴｎが仕様を満たすか否かを判定する。なお、演算部１４ｄにおいてジッタ量ＴＪを演算する代わりに、判定部２０ｄにおける判定条件に、ジッタ量ＴＪを反映させても、同様の処理ができる。
　この実施の形態によれば、実動作状態において、ＤＵＴ１０２が正常に動作するか否かを判定することができる。
　図９の試験装置１００ｄにおいて、シフトレジスタ形式ではなく、図１のインタリーブ形式をとってもよい。
（３）　クロック信号およびデータ信号の周波数領域の判定・解析
　マルチストローブ信号ＭＳＴＲＢの周波数を高めることは、クロック信号ＤＱＳあるいはデータ信号ＤＱのサンプリング周波数を高めることに他ならない。したがって、マルチストローブ信号ＭＳＴＲＢの周波数を高めることにより、クロック信号ＤＱＳあるいはデータ信号ＤＱの周波数成分を解析することが可能となる。
　図１０は、周波数解析機能を備える試験装置１００ｅの構成例を示す図である。試験装置１００ｅには、第１周波数解析部４０、第２周波数解析部４２、周波数判定部２６、２８が設けられる。
　第１周波数解析部４０および第２周波数解析部４２は、いわゆるロジック回路であり、周波数領域での信号処理に必要なＦＦＴ（Fast Fourier Transform）、ＩＦＦＴ（Inverse Fast Fourier Transform）、フィルタなどの機能が、ハードウェア的あるいはソフトウェア的に実装される。
　第１周波数解析部４０は、第１変換部５０、フィルタ５２、第２変換部５４を含む。
　第１変換部５０は、第１時間デジタル変換器１０からのクロック変化点情報ＴＣを受ける。第１変換部５０は、クロック変化点情報ＴＣを、ＦＦＴを利用して周波数領域の信号（第１クロック変化点周波数情報ＦＣ１）に変換する。フィルタ５２および第２変換部５４については後述する。
　第２周波数解析部４２は、第１周波数解析部４０と同様に構成される。第２周波数解析部４２の第１変換部５０は、第２時間デジタル変換器１２からのデータ変化点情報ＴＤを周波数領域の信号（第１データ変化点周波数情報ＦＤ１）に変換する。
　周波数判定部２６、２８は、クロック変化点周波数情報ＦＣおよびデータ変化点周波数情報ＦＤをそれぞれに規定される仕様ＳＰＥＣと比較し、ＤＵＴ１０２の良否を判定する。
　たとえばＤＵＴ１０２の実動作時に、第２デバイス１０４側のＰＬＬ回路１０６はクロック信号ＤＱＳを逓倍するが、ＰＬＬ回路１０６が追従可能なクロック信号ＤＱＳの帯域は制限されており、その帯域から逸脱するとＰＬＬ回路１０６はロックできなくなり、伝送エラーが発生する。
　ＤＵＴ１０２からのクロック信号ＤＱＳの周波数がシフトしたり、ジッタ量が大きくなると、そのスペクトルは広がり、あるいはスプリアスが発生するため、ＰＬＬ回路１０６の帯域から逸脱する。したがってクロック信号ＤＱＳの周波数成分を解析することは極めて有意義である。
　そこで、周波数判定部２６において、クロック変化点周波数情報ＦＣが示すクロック信号ＤＱＳの周波数成分を、所定の周波数帯域の仕様ＳＰＥＣと比較することにより、ＤＵＴ１０２の良否を判定できる。たとえば、クロック変化点周波数情報ＦＣが示すスペクトル成分が、ＰＬＬ回路１０６の帯域に応じて定められた範囲ＦＰＬＬから逸脱するとき、ＤＵＴ１０２を不良と判定してもよい。周波数帯域の仕様ＳＰＥＣは、ＰＬＬ回路１０６以外の要因によって定めてもよい。
　試験装置１００ｅは以下の処理を行ってもよい。図１１は、図１０の試験装置１００ｅの処理を示す図である。
　１．　第１周波数解析部４０の第１変換部５０は、クロック変化点情報ＴＣをＦＦＴにより周波数領域の第１クロック変化点周波数情報ＦＣ１に変換する。
　２．　第１周波数解析部４０のフィルタ５２は、第１クロック変化点周波数情報ＦＣ１をフィルタリングし、第２クロック変化点周波数情報ＦＣ２を生成する。フィルタ５２の周波数特性は、プログラマブルであることが望ましい。
　３．　第１周波数解析部４０の第２変換部５４は、フィルタリングされた第２クロック変化点周波数情報ＦＣ２を、ＩＦＦＴによって時間領域の信号（第２クロック変化点情報ＴＣ２）に逆変換する。第２クロック変化点情報ＴＣ２は、後段の演算部１４に出力される。
　４．　演算部１４は、第２クロック変化点情報ＴＣ２と各相のデータ変化点情報ＴＤの差分データΔＴ１～ΔＴｎを演算する。
　５．　判定部２０は差分データΔＴ１～ΔＴｎにもとづき、ＤＵＴ１０２の良否を判定する。
　第２時間デジタル変換器１２および第２周波数解析部４２は、データ信号ＤＱについて、同様の処理を行ってもよい。この場合、第２周波数解析部４２から第２データ変化点情報ＴＤ２が出力される。演算部１４は、第２クロック変化点情報ＴＣ２とデータ変化点情報ＴＤ２の差分を演算してもよい。
　処理２において、フィルタ５２の周波数特性は、第２デバイス１０４のＰＬＬ回路１０６の帯域に応じて定めてもよい。この場合、第２クロック変化点情報ＴＣ２は、現実の第２デバイス１０４おいてＰＬＬ回路１０６において再生される逓倍クロック信号ＣＫの変化点をエミュレートした値となる。
　そこで後段の演算部１４において、第２クロック変化点情報ＴＣ２とデータ変化点情報ＴＤの差分ΔＴにもとづいて、ＤＵＴ１０２の良否を判定することにより、実動作時において、第２デバイス１０４において正確にデータが受信できるか否かを判定できる。
　実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
１００…試験装置、１０２…ＤＵＴ、１０４…第２デバイス、１０６…ＰＬＬ回路、１０８…ラッチ回路、３００…マルチストローブ回路、ＤＱ…データ信号、ＤＱＳ…クロック信号、１０…第１時間デジタル変換器、１２…第２時間デジタル変換器、１４…演算部、２０…判定部、２２…最大値回路、２４…比較回路、３０…シフトレジスタ、３２…セレクタ、４０…第１周波数解析部、４２…第２周波数解析部、ＴＣ…クロック変化点情報、ＴＤ…データ変化点情報、ＳＥＬ…セレクタ、ＣＡＬ…演算要素、Ｍ１…第１メモリ、Ｍ２…第２メモリ、ＦＣ…クロック周波数信号。
　本発明は、試験装置に利用できる。

Claims (14)

  1. 　被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列を受け、前記被試験デバイスを試験する試験装置であって、
    　前記クロック信号を受け、前記クロック信号の変化タイミングを示すクロック変化点情報を生成する第１時間デジタル変換器と、
    　前記クロック信号の周期を単位とする前記データ列を受け、各相のデータごとにその変化タイミングを示すデータ変化点情報を生成する第２時間デジタル変換器と、
    　各相ごとに、その相のデータ変化点情報が示す変化タイミングと、前記クロック変化点情報が示す変化点タイミングの差分データを演算する演算部と、
    　前記演算部からの差分データにもとづき、前記被試験デバイスを評価する判定部と、
    　を備えることを特徴とする試験装置。
  2. 　前記第１時間デジタル変換器は、各相ごとに前記クロック信号の変化タイミングを示すクロック変化点情報を生成し、
    　前記演算部は、有効な変化点を有する相のクロック変化点情報を演算対象とすることを特徴とする請求項１に記載の試験装置。
  3. 　前記演算部は、
    　各相ごとに設けられ、それぞれが、前記クロック変化点情報および対応する相のデータ変化点情報を受け、前記クロック変化点情報が示す前記クロック信号の変化タイミングと、その相の前記データ変化点情報が示す変化タイミングとの差分データを演算するｎ個の演算要素を含むことを特徴とする請求項１に記載の試験装置。
  4. 　前記有効な変化点を有するクロック変化点情報が第ｉ相（１≦ｉ≦ｎ）に生ずるとき、第ｊ相（１≦ｊ≦ｎ）の演算要素は、第ｊ相のクロック変化点情報と、第ｉ相のクロック変化点情報の一方を選択的に受信可能に構成されることを特徴とする請求項２に記載の試験装置。
  5. 　それぞれが各相ごとの前記クロック変化点情報を保持するｎ個の第１メモリと、
    　それぞれが各相ごとの前記データ変化点情報を保持するｎ個の第２メモリと、
    　それぞれが各相ごとに設けられた複数のセレクタであって、第ｊ相のセレクタが、第ｊ相および第ｉ相の第１メモリから第ｊ相のクロック変化点情報および第ｉ相のクロック変化点情報を受け、制御信号に応じた一方を選択するように構成された、複数のセレクタと、
    　をさらに備え、
    　第ｊ相の演算要素は、第ｊ相のセレクタからのクロック変化点情報と、第ｊ相の第２メモリに保持されたデータ変化点情報を受けることを特徴とする請求項４に記載の試験装置。
  6. 　前記第１時間デジタル変換器から相ごとに出力されるクロック変化点情報が入力されるシフトレジスタと、
    　前記シフトレジスタの各段に格納されるクロック変化点情報のひとつを選択するセレクタと、
    　をさらに備え、
    　前記演算部は、前記セレクタにより選択された前記クロック変化点情報と、前記第２時間デジタル変換器から相ごとに出力される前記データ変化点情報の差分データを演算することを特徴とする請求項２に記載の試験装置。
  7. 　前記被試験デバイスの実使用時において通信相手となる第２デバイスが、前記クロック信号を逓倍回路によってｎ逓倍し、逓倍されたクロック信号にもとづいて、各相のデータをラッチするよう構成されており、
    　前記試験装置の判定部は、前記第２デバイスの前記逓倍回路が前記クロック信号を逓倍する際に重畳されるジッタ量を、前記被試験デバイスの評価に反映させることを特徴とする請求項１から６のいずれかに記載の試験装置。
  8. 　前記第１時間デジタル変換器からの前記クロック変化点情報を受け、周波数領域の信号に変換する第１変換部と、
    　前記第２時間デジタル変換器からの前記データ変化点情報を受け、周波数領域の信号に変換する第２変換部と、
    　をさらに備えることを特徴とする請求項１から７のいずれかに記載の試験装置。
  9. 　前記第１、第２時間デジタル変換器はそれぞれ、
    　複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の信号の値を判定し、その信号の変化タイミングを示す変化点情報を生成するマルチストローブ回路であることを特徴とする請求項１から８のいずれかに記載の試験装置。
  10. 　前記被試験デバイスの実使用時において通信相手となる第２デバイスが、前記クロック信号を逓倍回路によってｎ逓倍し、逓倍されたクロック信号にもとづいて、各相のデータをラッチするよう構成されており、
    　前記試験装置は、
    　前記第１時間デジタル変換器からの前記クロック変化点情報を受け、周波数領域の信号に変換し、第１クロック変化点周波数情報を生成する第１変換部と、
    　所定の周波数特性を有し、前記第１クロック変化点周波数情報をフィルタリングし、第２クロック変化点周波数情報を生成するフィルタと、
    　前記第２クロック変化点周波数情報を、時間領域の情報に逆変換し、第２クロック変化点情報を生成する第２変換部と、
    　をさらに備え、前記演算部は、前記第２クロック変化点情報と各相のデータ変化点情報の差分データを演算することを特徴とする請求項１に記載の試験装置。
  11. 　被試験デバイスから出力される、クロック信号および前記クロック信号と同期しかつ前記クロック信号の１周期にｎ相（ｎは２以上の整数）のデータを含むデータ列を受け、前記被試験デバイスを試験する試験方法であって、
    　前記クロック信号の変化タイミングを示すクロック変化点情報を生成するステップと、
    　各相のデータごとに、その変化タイミングを示すデータ変化点情報を生成するステップと、
    　各相ごとに、前記クロック変化点情報が示す前記クロック信号の変化タイミングと、その相の前記データ変化点情報が示す変化タイミングとの差分データを演算するステップと、
    　ｎ相の差分データにもとづき、前記被試験デバイスを評価するステップと、
    　を備えることを特徴とする試験方法。
  12. 　前記被試験デバイスの実使用時において通信相手となる第２デバイスが、前記クロック信号を逓倍回路によってｎ逓倍し、逓倍されたクロック信号にもとづいて、各相のデータをラッチするよう構成されており、
    　前記第２デバイスの前記逓倍回路が前記クロック信号を逓倍する際に重畳されるジッタ量を、前記被試験デバイスの評価に反映させることを特徴とする請求項１１に記載の試験方法。
  13. 　前記クロック変化点情報を、周波数領域の信号に変換するステップと、
    　前記データ変化点情報を、周波数領域の信号に変換するステップと、
    　周波数領域の前記クロック変化点情報、前記データ変化点情報にもとづき、前記被試験デバイスを評価するステップをさらに備えることを特徴とする請求項１１に記載の試験方法。
  14. 　前記被試験デバイスの実使用時において通信相手となる第２デバイスが、前記クロック信号を逓倍回路によってｎ逓倍し、逓倍されたクロック信号にもとづいて、各相のデータをラッチするよう構成されており、
    　本試験方法は、
    　前記クロック変化点情報を周波数領域の信号に変換し、前記第２デバイスの前記逓倍回路の周波数特性に応じて周波数領域の信号をフィルタリングし、フィルタリングされた信号を時間領域の信号に逆変換するステップをさらに備えることを特徴とする請求項１１に記載の試験方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9035815B1 (en) * 2014-03-04 2015-05-19 Xilinx, Inc. High-speed and high-resolution signal analysis system
US10965442B2 (en) * 2018-10-02 2021-03-30 Qualcomm Incorporated Low-power, low-latency time-to-digital-converter-based serial link

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002107392A (ja) * 2000-08-28 2002-04-10 Advantest Corp ジッタ測定装置、ジッタ測定方法、試験装置
WO2004057354A1 (ja) * 2002-12-20 2004-07-08 Advantest Corporation 半導体試験装置
JP2006329735A (ja) * 2005-05-25 2006-12-07 Agilent Technol Inc 時間間隔測定方法および装置
JP2009014363A (ja) * 2007-07-02 2009-01-22 Yokogawa Electric Corp 半導体試験装置
JP2009509174A (ja) * 2005-09-23 2009-03-05 テラダイン・インコーポレーテッド デジタル信号のタイミングを試験するためのストローブ技法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378647B2 (ja) 1994-04-04 2003-02-17 株式会社アドバンテスト 半導体試験装置の論理比較回路
US6785873B1 (en) * 1997-05-02 2004-08-31 Axis Systems, Inc. Emulation system with multiple asynchronous clocks
DE19957904A1 (de) * 1999-12-01 2001-06-07 Merck Patent Gmbh Insektengift-Allergene mit verminderter IgE-Reaktivität und Verfahren zu ihrer Herstellung
ATE309996T1 (de) * 2000-09-11 2005-12-15 Chiron Corp Chinolinonderivate als tyrosin-kinase inhibitoren
DE10064050A1 (de) * 2000-12-21 2002-07-04 Thomson Brandt Gmbh Verfahren zu Positionssteuerung bei optischen Datenträgern mit Adressinformationen
US20090014363A1 (en) * 2005-02-07 2009-01-15 Recyclebank Llc Drop-off recycling system and method thereof
US20070038233A1 (en) * 2005-08-11 2007-02-15 Medical Device Concepts Llc Surgical clips, systems and methods thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002107392A (ja) * 2000-08-28 2002-04-10 Advantest Corp ジッタ測定装置、ジッタ測定方法、試験装置
WO2004057354A1 (ja) * 2002-12-20 2004-07-08 Advantest Corporation 半導体試験装置
JP2006329735A (ja) * 2005-05-25 2006-12-07 Agilent Technol Inc 時間間隔測定方法および装置
JP2009509174A (ja) * 2005-09-23 2009-03-05 テラダイン・インコーポレーテッド デジタル信号のタイミングを試験するためのストローブ技法
JP2009014363A (ja) * 2007-07-02 2009-01-22 Yokogawa Electric Corp 半導体試験装置

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