TWI440858B - 測試高速重複的資料訊號之系統及使用示波器分析高速資料訊號之方法 - Google Patents

Description

測試高速重複的資料訊號之系統及使用示波器分析高速資料訊號之方法 相關申請案資料

本申請案主張於2006年7月14日申請的美國臨時專利申請序號第60/830,797，名稱為“使用主數位時基產生器的訊號完整性測量系統及方法”的優先權，該申請案以參照方式完整納入本文中。

本發明大致涉及高速數位資料的測量，尤其是，本發明是指一種具有示波器功能之高速訊號測試系統。

半導體構件內部、半導體構件之間以及電路板和箱體之間的數位通訊速度係持續提升。由於速度的提升，測試數位訊號不僅涉及邏輯(式樣)測試，還需類比參量測試。伴隨速度的提升，代表二進位的數位資料的電壓波形的類比形狀是重要的。不良的類比參數如過長的上升時間或過小的電壓擺幅可能會導致使用快速式樣測試無法發現的長期問題。相反地，當以邏輯或式樣測試而除錯失敗時，類比參數測試仍然是有用的。這樣的失敗可能是由於本身以波形或時序顫動表現的系統現象所引起的。

現有的技術下，常分別需要獨立的數台設備進行邏輯測試及類比參數測試。例如，用於式樣測試的邏輯分析器或位元錯誤率測試器(BERT)，以及用於眼圖(eye diagram)測試或顫動(jitter)測試的示波器或顫動分析器。由於對測試高速數位訊號的需求導致高接腳數目的設備或電路的日益增長，故產生了結合多種設備中某些功能的需求。還需要將這些功能整合到設備上、或是以可安裝在應用設備或應用電路板上的小型化來整合之。例如，一個測試相關的模組或構件可設置在系統上以執行數位測試功能。現今許多高速串列接收器都含有用於數位測試的式樣檢查器。在該基本式樣檢查功能上添加示波器功能是所高度期望，而非沒有意義的。

以利用市售的測試設備為實例來說，使BERT或邏輯分析器能夠作眼圖分析係簡化了測試，並由一台設備取代兩台來提供增強的覆蓋範圍。該類設備現已存在。然而，假如式樣測試與類比參數測試的要求之間存在衝突，則建立此類雙功能的設備將需要對設備的基本構造作複雜的修改，從而限制了規模可伸縮性。尤其是為了使BERT能夠生成眼圖，前者需在兩個主要方面作修改。首先，引入了類比延遲線電路，它能以極小的量(資料式樣單元間隔的小部份)延遲一個資料訊號或時脈訊號，抑或兩者皆可。該延遲線電路是耗面積的，頻寬有限並難以校準。因為在現代應用或是式樣測試被整合到系統內的應用情形下，當需要數個測試通道時，延遲線電路就變得難以管理。

所需的另一種改進涉及前端抓取的電子裝置。特別是邏輯測試僅在設備的前端需要一電壓比較器，而諸如眼圖的測量則需要更複雜的電路。要修改BERT以執行眼圖的測量，工程師需設立視窗(window)比較器(具有相似但細微偏移的臨界位準的兩個或兩個以上電壓比較器)，用以偵測通過一很窄的電壓面及其關聯時間點的變動(transition)。作為選擇的是，取代用兩個或兩個以上的比較器進行視窗比較，另一個實施方案包含了兩個被施加在一個單電壓比較器上的微延遲選通，該延遲係該資料式樣單元間隔的一個小部份。該方案同樣複雜且難以在很高的速度下實現。

本發明一方面係一測試高速重複資料訊號之系統，其係包括：一響應參考時脈訊號以生成高速重複訊號的時基產生器；一用於將高速重複資料訊號數位化為由該高速重複訊號決定的數位化的訊號的一位元的電壓數位化器；一將數位化的訊號與已選取的數位值進行比較，並輸出由該高速重複訊號決定的比較器結果的數位比較器；一響應高速重複訊號以生成減慢的時脈訊號的位元移位除頻器區塊；一根據減慢的時脈訊號對比較器的結果進行次取樣以輸出次取樣結果的次取樣器；一用於提供由該高速重複訊號決定的寫入位址的模(modulo)N位址計數器；以及一用於儲存由減慢的時脈訊號決定的一個次取樣結果及其對應各個寫入位址的累加記憶體。

本發明另一方面係一測試高速重複資料訊號之系統，包括：示波器電路，其係包含：一響應參考時脈訊號以產生高速重複訊號的時基產生器；一用於將高速重複資料訊號數位化為由該高速重複訊號決定的數位訊號的一位元的電壓數位化器；一用於儲存一長度為B的參考位元式樣的參考式樣記憶體；一用於在參考位元式樣與常數位元值間進行選擇以輸出已選取的數位值的選擇器；一對數位化訊號與已選取的數位值進行比較並輸出由該高速重複訊號決定的比較器結果的數位比較器；一響應該高速重複訊號以生成減慢的時脈訊號的位元移位除頻器區塊，該位元移位除頻器區塊將該高速重複訊號除頻B倍；一根據減慢的時脈訊號對比較器的結果進行次取樣以輸出次取樣結果的次取樣器；一用於提供由該高速重複訊號決定的寫入位址的模N位址計數器；以及一用於儲存由減慢的時脈訊號決定的一個次取樣結果及其對應各個寫入位址的累加記憶體。

本發明的另一方面係一種實施示波器以分析高速資料訊號之方法，其係包括：響應於具有時基長度N的重複時基訊號，將高速資料訊號數位化為一位元的數位訊號；響應於重複時基訊號，將一位元的數位化訊號與常數位元值比較以產生比較器結果；除頻重複時基訊號以產生與高速資料週期相對應的減慢的時脈訊號；響應於減慢的時脈訊號，對比較器的結果進行次取樣以輸出次取樣結果；產生由重複時基訊號決定的模N寫入位址；以及響應於減慢的時脈訊號及其對應各個寫入位址，在記憶體中儲存次取樣結果中的多個結果。

圖1展示一習知技術之數位式樣測試器10，用於測試輸入到測試器之輸入訊號14的邏輯完整性。如先前技術部分所述，測試器10可以是高速數位通信設備(未示出)設計之部件，亦可作為獨立設備，如一BERT或邏輯分析器。測試器10的前端係一電壓比較器18，其係“切開”輸入訊號14的電壓並從中恢復出一邏輯值。當輸入訊號大於比較器18的電壓臨界值時該邏輯值為“1”，反之則為“0”。然後藉由一數位比較器22，將邏輯值與存於板上記憶體30中的參考式樣26逐位元比較。一誤差計數器34記錄一方面源自輸入訊號14的邏輯值與另一方面對應的參考式樣26各位元之間不匹配的數目。

數位比較器22由板上時脈訊號38來計時，其被置中於被比較之資料位元的中點。如此可使取樣誤差的可能性最小化。根據該架構，置中操作發生於時脈訊號的延遲線(未示出)上或是相位追蹤電路(未示出)，如一時脈資料恢復(CDR)電路。後者的情形在系統內的應用中更為普遍。同樣可能包含的是一數位式樣模式對準區塊(未示出)，其移位參考式樣26直到被觀測到的誤差量最低為止。無論何種情況下，提供給測試器10的參考時脈42可處於一低頻，利用後續的倍頻，代表性地可用一鎖相迴路(PLL)倍頻器46，以到達目標的高速頻率。在一個實例中，倍頻可使100MHz的時脈訊號增為5GHz的取樣訊號。

現參照圖2，該圖所示係一含有示波器特徵之範例的數位式樣測試系統200，該特徵能夠捕捉變動或非變動位元的示波器軌跡。將圖1及圖2進行視覺比較可容易地看到，範例的測試系統200係基於圖1之式樣測試器10之設計，其主要構件位於所繪的虛線輪廓204內。即，類似於圖1之測試器10，圖2之測試系統200含有一前端電壓比較器208、一參考式樣記憶體212、一數位比較器216、一頻率縮放PLL倍頻器220，以及一誤差計數器224。將圖1及圖2相互比較可進一步看到，在圖2的虛線輪廓204內之傳統測試器構件上所增加的係包括對PLL倍頻器220之輸入228以及數位比較器216之輸出232。正如所見，這些修改本質上均為數位的，且無太多前述使用傳統方法之風險即可得以實現。

在第一處修改中，PLL倍頻器220之輸入228前接一多工器236以及如下所述用以提供高頻時基產生器240之其他構件，舉例來說，其可為於2007年7月12申請的美國專利申請案序號第11/776,825號，題為“使用主要為數位的時基產生器之訊號完整性測量系統及方法”所述之任一時基產生器，該美國專利申請案係以參照方式將其所揭露之時基產生器相關部分納入本文中。在所示實例中，多工器236響應於在兩輸入端之間連續進行選擇之選擇訊號244，在此情況下該選擇訊號為輸入參考時脈訊號248的兩種版本，一未延遲版本248A及一以粗延遲器252延遲產生之粗延遲版本248B。粗延遲被定義為任何比可藉由傳統技術可靠生成的最小延遲充分大的延遲。具代表性地，該類延遲與高速通信設備中最小位元週期相等。但在通常情況下或如，825申請案所述，多工器236之可選輸入訊號可以是任何兩個或兩個以上相互關聯的粗延遲之時脈訊號。此實例中，選擇訊號244來自由進入的參考時脈248進行計時之板上循環記憶體256。PLL倍頻器220、多工器236、產生時脈訊號248延遲版本248B之粗延遲器252、選擇訊號244、以及驅動選擇訊號之板上循環記憶體256之結合構成了時基產生器240，取代了在傳統系統中需要的任何類比延遲線。使用數位邏輯較之類比邏輯之優勢，尤其於系統內之應用中之優勢，為精通該項技術者所熟知。

如圖2所示，除了時基產生器240之外，在不使用視窗比較器或更複雜的前端設備的情況下，要實現示波器測量，需對電壓比較器208的數位邏輯下游進行改進。首先在示波器模式下，參考式樣260可由一常數邏輯值替代，例如0。藉由例如可在常數邏輯0訊號及參考式樣記憶體212的輸出之間進行選擇的多工器264，示波器模式和位元式樣測試模式間的選擇將變得容易。如有需要，為簡化起見，數位比較器216可與圖1之數位比較器22保持相同。此外，於示波器模式下，誤差計數器224可被旁路(bypassed)並由次取樣正反器268替代。如所簡述，次取樣正反器268於被測高速式樣中提供鎖定到單一位元的功能。

有效地，當測試系統200處於示波器模式時，系統被設計用以放大至一特定邊緣或式樣的其他部分並對其加以分析。要達到此目的，次取樣正反器268是由位元移位除頻器區塊272所驅動，響應於時基產生器240的輸出276。位元移位除頻器區塊272的分頻被設為與式樣260長度B等值。若式樣260係一式樣長度B為127位元之擬似隨機位元序列(PRBS)，則除頻器的值等於127。位元移位除頻器區塊272的位元移位操作是以單位元增量來移動此減慢的時脈，可能將其置於原週期性測試式樣260之127個位置的每一個。圖3所示係位元移位除頻器區塊272(圖2)對長度B為11的式樣260A之操作。位元移位除頻器區塊272的11個移位輸出，自輸出1至輸出B(B＝11)係以圖式描繪出。這些輸出的任一輸出都在一特定時間生成。由圖可直觀得出，次取樣正反器268(圖2)每11個資料跳動(beats)才檢視數位比較結果一次，而非每個資料跳動都檢視。其僅檢視整個重複式樣260A中的一個單獨位元之比較結果。

再參照圖2，次取樣比較操作的輸出可以於一累加記憶體280中累加，該累加記憶體280具有一由時基產生器240計時之位址計數器284。以這種方式採用位元址計數器284定址的重要性係如下所述。目前而言，值得注意的是因位元移位除頻器區塊272的除頻比與圖2中式樣長度B相等，故累加結果可能會以紊亂的次序到達累加記憶體280，但若遵循某種方法，記憶體中所有位址都將被涵蓋(見下文)。

如’825專利申請案中所詳述，每次PLL倍頻器220切換其輸出276都被些微延遲。故而每次電壓比較器208被計時時，其均以些微差別的延遲來選通輸入訊號288的進入的位元串流。類似地有，每次次取樣正反器268由位元移位除頻器區塊272的減慢時脈訊號所計時之際，其同樣對應於一些微差別之延遲。若時基產生器240被編程(programmed)為產生一恆斜坡(見’825專利申請案中有關時基產生器編程之敍述)，PLL倍頻器220輸出276總會根據該斜坡的特性以一固定量提前或延遲之。累加記憶體280的每個項目都被設計成對應PLL倍頻器220輸出的單個延遲值。因此，參照圖4，於時基斜坡一完整掃描之終點處，累加記憶體280將包含一時域波形400，該波形對應於被放大的變動位元是否高於(圖2中)電壓比較器208的電壓臨界值。

如果電壓比較器208的臨界電壓是可編程的，掃描臨界電壓可有助產生一所關注的資料位元的完整電壓波形，而無需一視窗比較器或是額外的選通電路。參照圖2及圖5，圖5圖解說將電壓比較器208(圖2中)的臨界電壓設為一固定值VB以及對於資料式樣260B的一個所關注的位元500來運行時基產生器240。其結果是可被儲存入累加記憶體280中的一組1和0之序列504。提高電壓比較器208的臨界電壓並重新運行時基產生器204，則產生另一組1和0之序列，並將其加於前組。隨著掃描的進行，即獲得一個溫度計碼類似於圖6所示之溫度計碼600。當然，於示範的實施之中，溫度計碼的值是直接於累加記憶體280中累加的。值得注意的是此操作不同於產生位元錯誤率(BER)輪廓圖的操作。此操作以字面解釋來說係一重複電壓變動的數位化操作。其並不像BER一樣代表錯誤計數。

回到圖2中的累加記憶體280及時基產生器240，需要對測試中與重複式樣260相關之累加記憶體280的長度(及時基斜坡長度)作特定選擇。最簡單的情況下，如果所測得的資料式樣260具有一偶數長度，則累加記憶體280的長度(在數位化過程中代表時間軸)被選為具有奇數個位址。相反，如果式樣長度是奇數，則累加記憶體280的長度(及對應時基產生器斜坡)就是偶數。參照圖2及圖7，圖7示出一示例的測試式樣260C(圖2中)，由時基產生器240輸出的示例的時間延遲值700、示例的記憶體位址值704、以及記憶體數值填入的順序708。圖中，式樣260C有5位元的長度B及一所關注的位元712。時基產生器240於相當於8位元值的期間內以斜坡通過其各項延遲。正如所見，只要有依序重複足夠數量之鎖相迴路斜坡及位元串流，則所有記憶體值704都將最終被填滿。如果累加記憶體280的長度未被適當地選擇，則將產生混疊(aliasing)現象並作出錯誤測量。通常情況下，時基斜坡或位元式樣260C重複之數量係對應於式樣長度B和時基長度N的最小公倍數。圖7之實施例中，5和8的最小公倍數為40。因此需要式樣260C的8次重複(或時基斜波的5次重複)。同樣參照圖7，在斜坡計時波形716的起點716A，當PLL倍頻器220持續觸發並產生斜坡作用於其輸出延遲時，注意到其如何經過所關注的位元712(所關注的變動)兩次。這意味著電壓比較器208首先藉由一小延遲對所關注的位元712(變動)取樣，而後藉由一大延遲。在斜坡計時波形716的下一重複716B裏，PLL倍頻器220分別再次重複穿過同一變動，但每次穿越時，都伴有一唯一的延遲值700。

關於累加記憶體280的長度，時基長度典型地在幾百個取樣(如512個)的數量級，因為建立更高的計時解析度數量將會變得很誇張。從另一方面來說，位元式樣260的長度B可以非常小(如前所述的5)或非常大(如幾千個位元)。

圖8A所示係使用根據本發明揭露內容所製成之示波器致能的測試系統(如圖2中的數位式樣測試系統200)之示波器功能所生成之數位位元串流804的輸出圖像800實例。由於頻寬限制及有損耗的傳輸，位元串流804表現出緩慢的上升時間和顯著的電壓雜訊。這些效果均為使用本發明揭露之示波器致能的測試系統所測得之實例。圖8B所示係由本發明揭露之示波器增強的測試系統，如圖2中的數位式樣測試系統200，當測試系統放大到一上升變動812時所產生之圖像808實例。圖8C所示係本發明揭露之示波器增強的測試系統，如圖2中的數位式樣測試系統200，當測試系統放大到一下降變動820時所產生之圖像816實例。圖8D及圖8E所示分別為本發明揭露內容下之示波器增強的測試系統，如圖2中的數位式樣測試系統200，當測試系統分別放大到常高位元值832及常低位元值836時所產生之圖像824、828實例。

正如所見，本發明揭露之示波器增強的測試系統對於識別數位位元串流的問題區域有極佳之實用性。例如，既然目前位元串流中每個變動的平均到達時間是可獲得的，所以資料相關的顫動就可輕易被提取出來。圖9所示係一圖像900實例，其含有一疊加的呈現資料相關的顫動的兩個上升變動904、908。由圖可容易地看出，變動904、908出現於不同時間。類似地，可以提取出特定邊緣的直方圖用以研究非資料相關的顫動參數。最終，所有的變動邊緣都可累加在一起用以產生眼遮罩(mask)或眼圖。熟習該項技術者可藉由本發明揭露之概念，瞭解如何實現這些或其他附加示波器相關特徵。

上述範例的實施例已經充分揭示並結合圖式舉例說明。熟習該項技術者可瞭解可以針對此處所詳述的技術內容做出各種變化、省略及增加，而不偏離本發明的精神及保護範圍。

(10)．．．數位式樣測試器

(14)．．．輸入訊號

(18)．．．電壓比較器

(22)．．．數位比較器

(26)．．．參考式樣

(30)．．．板上記憶體

(34)．．．誤差計數器

(38)．．．板上時脈訊號

(42)．．．參考時脈

(46)．．．鎖相迴路倍頻器

(200)．．．測試系統

(204)．．．時基產生器

(208)．．．電壓比較器

(212)．．．參考式樣記憶體

(216)．．．數位比較器

(220)．．．鎖相迴路倍頻器

(224)．．．誤差計數器

(228)．．．輸入

(232)．．．輸出

(236)．．．多工器

(240)．．．時基產生器

(244)．．．選擇訊號

(248)．．．參考時脈訊號

(248A)．．．未延遲版本

(248B)．．．粗延遲版本

(252)．．．粗延遲

(256)．．．板上循環記憶體

(260)．．．參考式樣

(264)．．．多工器

(268)．．．次取樣正反器

(272)．．．位元移位除頻器區塊

(276)．．．輸出

(280)．．．累加記憶體

(260)．．．資料式樣

(284)．．．位址計數器

(260A)．．．式樣

(288)．．．輸入訊號

(260B)．．．式樣

(400)．．．時域波形

(260C)．．．式樣

(500)．．．所關注的位元

(504)．．．序列

(600)．．．溫度計碼

(700)．．．延遲值

(704)．．．記憶體位址值

(708)．．．順序

(712)．．．所關注的位元

(716)．．．計時波形

(716A)．．．起點

(716B)．．．下一重複

(800)．．．圖像

(804)．．．位元串流

(808)．．．圖像

(812)．．．上升變動

(816)．．．圖像

(820)．．．下降變動

(824)．．．圖像

(828)．．．圖像

(832)．．．常高位元值

(836)．．．常低位元值

(900)．．．圖像

(904)．．．上升變動

(908)．．．上升變動

為舉例說明本發明，圖式展示了本發明的一個或多個實施例之各個觀點。然而要瞭解的是本發明並不嚴格限於圖中所示之配置和方法，其中：圖1係習知技術之數位式樣測試器之高階示意圖；圖2係本發明揭露之具有示波器功能之數位式樣測試系統之高階示意圖；圖3係一時序圖，其圖解說明圖2之數位式樣測試系統在除頻器值B等於11時其除頻器區塊的作用；圖4係一示意圖，其圖解說明圖2之數位式樣測試系統在一位元的數位化波形下其累加記憶體之內容；圖5係一示意圖，其圖解說明圖2之數位式樣測試系統中累加記憶體所存之單一位元序列，該位元序列是產生自設定接收比較器臨界電壓為固定值，並對於特定資料式樣位元來運行時基產生器；圖6係一示意圖，其圖解說明圖2之數位式樣測試系統中的累加記憶體所存之多位元序列，該多位元序列是產生自以不同固定值對接收比較器臨界電壓進行掃描，並在不同值下對特定資料式樣位元來運行時基產生器；圖7係一時序圖，其圖解說明圖2之數位式樣測試系統在位元式樣長度為5之運行；圖8A係用本發明揭露之數位式樣測試系統的示波器功能輸出之範例的數位位元串流之波形電壓對時間的圖示；圖8B係用本發明揭露之數位式樣測試系統之示波器功能輸出之一位元變動的上升邊緣之波形電壓對時間之放大圖；圖8C係用本發明揭露之數位式樣測試系統之示波器功能輸出之一位元變動的下降邊緣之波形電壓對時間之放大圖；圖8D係用本發明揭露之數位式樣測試系統之示波器功能輸出之常高位元值之波形電壓對時間之放大圖；圖8E係用本發明揭露之數位式樣測試系統之示波器功能輸出之常低位元值之波形電壓對時間之放大圖；以及圖9係呈現用本發明揭露之數位式樣測試系統之示波器功能輸出之資料相關性顫動的兩個上升變動之波形電壓關於時間之疊加圖。

(200)．．．測試系統

(204)．．．時基產生器

(208)．．．電壓比較器

(212)．．．參考式樣記憶體

(216)．．．數位比較器

(220)．．．鎖相迴路倍頻器

(224)．．．誤差計數器

(228)．．．輸入

(232)．．．輸出

(236)．．．多工器

(240)．．．時基產生器

(244)．．．選擇訊號

(248)．．．參考時脈訊號

(248A)．．．未延遲版本

(248B)．．．粗延遲版本

(252)．．．粗延遲

(256)．．．板上循環記憶體

(260)．．．參考式樣

(264)．．．多工器

(268)．．．次取樣正反器

(284)．．．位址計數器

Claims (24)

1. 一種測試高速重複的資料訊號之系統，其係包括：一響應於一參考時脈訊號以產生高速重複的訊號之時基產生器；一用於將該高速重複的資料訊號數位化為由該高速重複的訊號決定的數位化訊號之一位元的電壓數位化器；一用於將該數位化訊號與一選定的數位值進行比較並輸出由該高速重複的訊號決定的比較器結果之數位比較器；一響應於該高速重複的訊號以生成一減慢的時脈訊號之位元移位除頻器區塊；一用於根據該減慢的時脈訊號對該比較器結果進行次取樣以輸出次取樣結果之次取樣器；一用於提供由該高速重複的訊號決定的寫入位址之模N位址計數器；以及一用於儲存由該減慢的時脈訊號決定的次取樣結果以及對應的各個寫入位址之累加記憶體。
2. 如申請專利範圍第1項所述之系統，其中該一位元的電壓數位化器包含一電壓比較器。
3. 如申請專利範圍第1項所述之系統，其中該時基產生器包括用於產生由該參考時脈訊號決定的快速變化的相位訊號之調變電路。
4. 如申請專利範圍第3項所述之系統，其中該時基產生器包括用於接收快速變化的相位訊號並輸出高速重複的訊號之鎖相迴路。
5. 如申請專利範圍第3項所述之系統，其中該調變電路包括用於從該參考時脈訊號的不同延遲版本中做連續選擇以產生該快速變化的相位訊號之時脈選擇電路。
6. 如申請專利範圍第5項所述之系統，其中該調變電路進一步包括用於接收該參考時脈訊號並輸出相對於該參考時脈訊號經相移的時脈訊號之延遲元件，該時脈選擇電路包括用於接收該參考時脈訊號及經相移的時脈訊號之第一多工器。
7. 如申請專利範圍第6項所述之系統，其中該延遲元件是可用粗增量編程的。
8. 如申請專利範圍第6項所述之系統，其中該第一多工器包括一輸出和一選擇埠，該調變電路亦包括一選擇訊號產生器，可操作通訊於所述多工器的選擇埠，並被設置成為使所述多工器在該參考時脈訊號和延遲時脈訊號間做連續選擇，而產生一高頻選擇訊號。
9. 如申請專利範圍第8項所述之系統，其中該選擇訊號產生器包括一由該參考時脈訊號進行計時之循環記憶體。
10. 如申請專利範圍第1項所述之系統，其進一步包括一輸出所選數位值之選擇器，該選擇器用於在一位元式樣與一常數位元值間做選擇。
11. 如申請專利範圍第1項所述之系統，其進一步包括一用於儲存具有長度B的參考位元式樣的參考式樣記憶體，該位元移位除頻器將高速重複的訊號除頻B倍。
12. 如申請專利範圍第1項所述之系統，其進一步包括用於儲存具有長度B的參考位元式樣之參考式樣記憶體，該時基產生器具有時基長度N，並且長度B和時基長度N具有相反的奇偶性。
13. 如申請專利範圍第1項所述之系統，其中該時基產生器具有時基長度N，並且所述累加記憶體具有長度N或是N的倍數。
14. 如申請專利範圍第1項所述之系統，其進一步包括用於儲存具有長度B的參考位元式樣之參考式樣記憶體，該累加記憶體的長度對於長度B具有相反的奇偶性。
15. 一種測試高速重複的資料訊號之系統，其係包括：示波器電路，其包括：一響應一參考時脈訊號以產生高速重複的訊號之時基產生器；一用於將該高速重複的資料訊號數位化為由該高速重複的訊號決定的數位化訊號之一位元的電壓數位化器；一用於儲存長度為B的參考位元式樣的參考式樣記憶體；一用於在該參考位元式樣與一常數位元值間進行選擇以輸出所選的數位值之選擇器；一用於將該數位化訊號與選定的數位值進行比較並輸出由該高速重複的訊號決定的比較器結果之數位比較器；一響應於該高速重複的訊號以產生減慢的時脈訊號之位元移位除頻器區塊，該位元移位除頻器將該高速重複的訊號除頻B倍；一用於根據減慢的時脈訊號對該比較器結果進行次取樣以輸出次取樣結果之次取樣器；一用於提供由該高速重複的訊號決定的寫入位址之模N位址計數器；以及一用於儲存由該減慢的時脈訊號決定的次取樣結果以及對應的各個寫入位址之累加記憶體。
16. 如申請專利範圍第15項所述之系統，其中該一位元的電壓數位化器含有一電壓比較器。
17. 如申請專利範圍第15項所述之系統，其中該時基產生器具有一時基長度N，且該長度B與時基長度有相反的奇偶性。
18. 如申請專利範圍第15項所述之系統，其中該時基產生器具有一時基長度N，且該累加記憶體具有長度N或是N的倍數。
19. 如申請專利範圍第15項所述之系統，其中該累加記憶體的長度具有相對於長度B的相反的奇偶性。
20. 一種使用示波器分析高速資料訊號之方法，其係包括：響應一具有時基長度N的重複的時基訊號，將該高速資料訊號數位化為一位元的數位化訊號；響應重複時基訊號，將該一位元的數位化訊號與一常數位元值進行比較以產生比較器結果；除頻該重複的時基訊號以產生一對應於高速資料週期的減慢的時脈訊號；響應該減慢的時脈訊號，對該比較器結果進行次取樣以輸出次取樣結果；產生由該重複的時基訊號決定的模N寫入位址；以及響應該減慢的時脈訊號以及對應的各個寫入位址的值，將所述次取樣結果的中的多個結果儲存於一記憶體中。
21. 如申請專利範圍第20項所述之方法，其中該次取樣結果值的儲存包括累加該次取樣結果以產生溫度計碼。
22. 如申請專利範圍第20項所述之方法，其進一步包括產生根據不同延遲的時脈訊號間的連續選擇所決定的重複的時基訊號來產生一複合訊號，以及對該複合訊號進行相位濾波以獲得該重複的時基訊號。
23. 如申請專利範圍第22項所述之方法，其中該時脈訊號間的連續選擇係使用一選擇訊號完成，該方法進一步包括產生根據一循環記憶體的內容決定的選擇訊號。
24. 如申請專利範圍第22項所述之方法，其中該複合訊號之相位濾波包含由一鎖相迴路對該複合訊號進行相位濾波。