JP4310036B2 - タイミング信号発生回路、及び、それを備えた半導体検査装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＩＣテストシステムのような電子機器に使用して好適な、高分解能のタイミング信号を発生するタイミング信号発生回路に関する。
【０００２】
【従来の技術】
従来技術のタイミング信号発生回路の一例が、文献１：「特開平５−１３６６６４号公報」に開示されている。
ここで、図６を参照して、上記文献１に開示のタイミング信号発生回路につき第一の従来例として簡単に説明する。図６は第一の従来例のタイミング発生回路の構成を説明するための回路図である。
【０００３】
図６に示すように、このタイミング信号発生回路は、ｐチャネルＦＥＴ２０１とｎチャネルＦＥＴ２０２とにより構成されたＣＭＯＳを備えている。そして、このＣＯＭＳのゲートは入力端子２０８に接続され、ＣＭＯＳのドレインは出力端子２０７に接続されている。また、ＦＥＴ２０１のソースは、抵抗値がそれぞれＲ０、Ｒ１、Ｒ２、…のスイッチ可能なｎチャネルＦＥＴよりなる抵抗素子２０４を通じて、負の電源端子２０５に接続されている。
【０００４】
このように一つの遅延回路としてその抵抗素子を多数対設けたことにより、多くの遅延量を設定することができ、これを多段遅延回路の一段として構成する頃により、少ない遅延段数で多数の遅延量を設定することができる。これにより、ばらつきの少ない高い分解能の遅延量を得ることができる。
【０００５】
また、従来技術のタイミング信号発生回路の他の一例が、文献２：「特開平８−５１３４６号公報」及び文献３：「米国特許第５４９１６７３号」に開示されている。
ここで、図７を参照して、上記文献２及び３に開示のタイミング信号発生回路につき第二の従来例として簡単に説明する。図７は、第二の従来例のタイミング信号発生回路の構成を説明するための回路図である。
図７に示すように、このタイミング信号発生回路は、可変遅延回路１２０、位相比較器１４０、帰還回路１５０、同期型遅延回路１１０及びセレクタ回路１３０により構成されている。
【０００６】
この可変遅延回路１２０は、互いに直列に接続されたｍ（ｍは２以上の整数）段の可変遅延素子５２1〜５２mからなる。各可変遅延素子は、それぞれ、クロック周期をｍ等分した微小遅延を発生する。
また、位相比較器１４０は、これら全可変遅延素子分の遅延量、すなわち、最終段の可変遅延素子５２mの出力（ｅ１）と、クロック信号（ｅ２）との位相差を比較する。そして、その位相差を電圧信号として出力する。
【０００７】
また、帰還回路１５０は、位相比較器１４０から出力された電圧信号を各可変遅延素子へフィードバックする。そして、このフィードバックにより、全可変遅延素子分の遅延量とクロック周期とを一致させたフェーズロック状態が保持される。すなわち、この可変遅延回路１２０、位相比較器１４０及び帰還回路１５０によって、位相同期ループ１００が構成されている。
また、同期型遅延回路１１０は、遅延データ（ディレーコード）の上位桁に基づいて、クロック周期の整数倍の長い遅延時間の出力信号を生成する。
【０００８】
また、セレクタ回路１３０は、各可変遅延素子５２1〜５２mごとに設けられたＡＮＤ回路５４1〜５４mを有する。各ＡＮＤ回路には、それぞれ、可変遅延素子の出力と、遅延データ（ディレーコード）の下位桁からデコーダ１６０により生成されたビットごとの選択信号ｓと、同期型遅延回路１１０からの出力信号とが入力される。各ＡＮＤ回路５４1〜５４mの出力は、ＯＲ回路５８へ入力される。そして、このＯＲ回路５８の出力が、タイミング信号として出力される。
【０００９】
このようにして、セレクタ回路１３０は、デコーダ１６０により生成された選択信号に基づいて、可変遅延回路１２０のいずれかの可変遅延素子５２からの微小遅延を選択してタイミング信号として出力する。
【００１０】
そして、上述した従来例のタイミング信号発生回路は、位相同期ループ回路部１００の負帰還ループにより、遅延変動を抑制してタイミング精度の低下を防いでいる。このため、このタイミング信号発生回路は、各可変遅延素子５２1〜５２mの電源電圧をコントロールするＣＭＯＳ等のＩＣが温度変動や電源電圧変動などの外乱を受けた場合にも、高精度のタイミング信号を発生することができる点で優れている。
【００１１】
さらに、このタイミング信号発生回路においては、可変遅延素子１２０の各可変遅延素子５２1〜５２mが、精度の高いクロック信号に同期して常に動作している。その結果、可変遅延回路１２０の自己発熱量は、時間変動せずに安定している。このため、位相同期ループ回路部１００の負帰還ループは、外乱にのみ対応できれば良く、高速の応答特性は要求されない。
【００１２】
【発明が解決しようとする課題】
ところで、タイミング信号のクロック信号に対する遅延量は、必要に応じて変更される。その場合、タイミング信号発生回路を動作させたままで、かつ、例えば数ｐｓ（ピコ秒）程度の高分解能で遅延量を変更することが望まれる。
【００１３】
しかしながら、上述の文献１記載のタイミング信号発生回路においては、動作中に遅延量を変更すると、この変更による位相変化分までもが位相差比較器よって検出されてしまう。そして、位相差比較器から出力される電圧信号のうち、動作中の遅延量の変更（以下、「オン・ザ・フライ（ｏｎ−ｔｈｅ−ｆｌｙ）」とも表記する。）による変化分が可変遅延素子へ帰還されると、フェーズロックが外れてタイミング誤差が生じ得る。
【００１４】
一方、上述の文献２及び３記載のタイミング信号発生回路においては、各可変遅延素子５２が最低ゲート一段分の遅延となるため、可変遅延量が数１００ｐｓ程度の粗分解能となってしまう。このため、例えば数ｐｓ程度の高分解能を得ることは困難であった。このように、従来のタイミング信号発生回路には、技術的に改良の余地があった。
【００１５】
本発明は、上述に事情にかんがみなされたものであり、フェーズロック状態を保持しつつ、動作中に高分解能で遅延量を変化させることができるタイミング信号発生回路の提供を目的とする。
【００１６】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係るタイミング信号発生回路によれば、フェーズロック状態を保持するための負帰還ループを有し、当該負帰還ループを、ディレーコードで指定された遅延量だけ、入力クロック信号に対して遅延したタイミング信号を出力する可変遅延回路と、タイミング信号と入力クロック信号との位相差を検出し、検出信号を出力する位相差検出器と、その検出信号の波形を平滑化した電圧信号を生成し、当該電圧信号を可変遅延回路へ帰還させるループフィルタとにより構成したタイミング信号発生回路であって、検出信号のうち、遅延量を変化させたことにより生じた位相差分に相当する部分を相殺するための反転検出信号を、ディレーコードから生成するキャンセル部を備えた構成としてある。
【００１７】
このように、本発明のタイミング信号発生回路によれば、負帰還ループを構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、この負帰還ループにおいては、オン・ザ・フライによる電圧信号は、可変遅延回路へ帰還されない。このため、本発明においては、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００１８】
また、動作中の遅延量はディレーコードにより指示される。このため、キャンセル部では、そのディレーコードの指示に基づいて、反転検出信号を生成する。例えば、ディレーコードの各ビット値をデコードしてビットごとの信号を生成し、これら信号をアナログ信号にして用いることが好適である。
【００１９】
また、本発明によれば、反転検出信号と合成した検出信号を、ループフィルタに入力した構成としてある。
このように、オン・ザ・フライによる検出信号分を相殺するにあたり、ループフィルタに入力前に、検出信号と反転検出信号とを合成すれば、容易に合成を行うことができる。
【００２０】
また、本発明によれば、キャンセル部を、デジタル・アナログ変換器（以下、「Ｄ／Ａ変換器」とも表記する。）により構成している。
このように、キャンセル部をＤ／Ａ変換器により構成すれば、ディレーコードから反転検出信号を容易に生成することができる。
【００２１】
また、本発明によれば、位相差検出器へ入力されるタイミング信号をＮ（Ｎは、２以上の整数）分周する第一分周器と、位相検出器へ入力される入力クロック信号をＮ分周する第二分周器と、キャンセル部へディレーコードを、Ｎ分周ごとに入力するスイッチング部とを備えた構成としてある。
【００２２】
このように、第一及び第二分周器を設ければ、位相差検出器へ入力される分周後のタイミング信号及び入力信号の周波数を低くすることができる。その結果、位相差検出器に要求される周波数特性を低くすることができる。このため、位相差検出器として、周波数特性が低いものを使用することができる。その結果、本発明のタイミング信号発生回路の低価格化を図ることができる。
【００２３】
なお、第一及び第二分周器を設けた場合、位相差検出器は、分周された信号どうしの位相差を検出することになる。このため、スイッチング部を設けて、キャンセル部も分周に対応させている。
【００２４】
また、本発明によれば、負帰還ループにおいて、ループフィルタから出力された電圧信号をアナログ・デジタル変換するアナログ・デジタル変換器（以下、「Ａ／Ｄ変換器」とも表記する。）を備え、当該アナログ・デジタル変換器の出力を、ディレーコードと合成して可変遅延回路へ帰還させる構成としてある。
【００２５】
このように、負帰還ループの電圧信号をディレーコードと合成して可変遅延回路へ帰還させれば、ディレーコードを、フィードバック成分を含んだものとすることができる。その結果、合成後のディレーコードにより、負帰還フィードバックを実現して、フェーズロックを保持することができる。
なお、ループフィルタから出力される電圧信号は、アナログ信号である。これに対して、ディレーコードは、デジタル信号である。そこで、電圧信号をＡ／Ｄ変換器によりデジタル信号に変換してから、電圧信号とディレーコードとの合成を行っている。
【００２６】
また、この発明に係る半導体検査装置によれば、半導体集積回路検査用のタイミング波形を生成するために、テストパターン発生器で生成されたパターン信号と合成されるタイミング信号を発生させるタイミング信号発生回路を備えた半導体検査装置であって、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えた構成としてある。
【００２７】
このように、本発明の半導体検査装置によれば、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えている。このタイミング信号発生回路は、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぎ、安定して高精度なタイミング信号を発生することができる。その結果、このタイミング信号とパターン信号とを合成してタイミング波形を生成し、それを用いて検査を行うことにより、検査の信頼性の向上を図ることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第１実施形態］
まず、図１を参照して、本発明のタイミング信号発生回路の第一実施形態について説明する。
図１は、第一実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図１に示すように、このタイミング信号発生回路は、カウンタ１０、負帰還ループ１及びキャンセル部５０により構成されている。
【００２９】
このカウンタ１０は、上述した従来の同期型遅延回路１１０と同じ構成を有する。そして、このカウンタ１０は、ディレーコードに応じて基本クロック信号の整数倍の周期の入力クロック信号を生成し、負帰還ループ１へ出力する。
【００３０】
また、負帰還ループ１は、フェーズロック状態を保持するために、可変遅延回路２０、位相差検出器３０及びループフィルタ４０により構成されている。
この可変遅延回路２０（図１中「ＶＤ」と表記。）には、カウンタ１０から入力クロック信号が入力される。そして、この可変遅延回路２０は、ディレーコードで指定された遅延量だけ、入力クロック信号に対して遅延したタイミング信号を出力する。本実施形態では可変遅延回路２０を、図６に示した第一従来例の可変遅延回路と同様に構成してある。
【００３１】
また、位相検出器３０（図１中、「ＰＤ」と表記。）は、上述した従来例の位相比較器１４０と同様の構成を有する。そして、この位相検出器３０には、カウンタ１０から入力信号が入力されるとともに、可変遅延回路２０からタイミング信号が入力される。そして、この位相検出器３０は、タイミング信号と入力クロック信号との位相差を検出し、その検出結果を電圧波形（図３において「位相差」で示すタイムチャートの波形）で表した検出信号を出力する。
【００３２】
また、ループフィルタ４０は、上述した従来例の帰還回路１５０と同様の構成を有する。そして、このループフィルタ４０は、位相検出器３０から出力された検出信号の波形を平滑化した電圧信号を生成する。この平滑化にあたっては、使用するローパスフィルタ（図示せず）の周波数特性によって、負帰還ループの周波数特性が決定される。
【００３３】
そして、本実施形態では、この電圧信号を可変遅延回路２０の電源電圧コントロールへ印加する。本実施形態では、上述した従来例と同様に、可変遅延回路２０の遅延を発生する各可変遅延素子（図７参照。）は、例えばＣＭＯＳにより構成されている。そして、このＣＭＯＳに印加する電圧を制御することにより、従来例同様、各可変遅延素子の遅延量が制御される。
【００３４】
また、本実施形態のタイミング信号発生回路においては、キャンセル部５０をＤ／Ａ変換器により構成している。そして、このＤ／Ａ変換器５０により、ディレーコードから反転検出信号を生成する。
なお、このＤ／Ａ変換器５０としては、従来公知の任意好適なものを用いることができる。
【００３５】
ここで、図２に、本実施形態のタイミング信号発生回路における負帰還ループを説明するための概念図を示す。
そして、図２においては、可変遅延回路を「ＶＤ」、位相差検出器を「ＫPD」、ループフィルタを「Ａ（ｓ）」、キャンセル部を「ＫDA」と表す。そして、入力クロック信号をθr、ディレーコードをθcode、可変遅延回路へ帰還される電圧信号をθvと表す。
【００３６】
すると、これらの間には、下記の（１）式で与えられる関係が成り立つ。
（θr−θv＋θcode）ＫPDＡ（ｓ）−θcodeＫDAＡ（ｓ）＝θv…（１）
さらに、キャンセル部の反転検出信号により、オン・ザ・フライによる位相差検出器の検出信号を相殺するため、ＫPD＝ＫDAとすれば、下記の（２）式が得られる。
（θr−θv）ＫPDＡ（ｓ）＝θv…（２）
そして、上記の（２）式を変形して、下記の（３）式が得られる。
（θv／θr）＝（ＫPDＡ（ｓ））／（１＋ＫPDＡ（ｓ））…（３）
したがって、上記の（３）式に示すように、この負帰還ループは、ディレーコードの変更に関係なく、フェーズロックを保持することができる。
【００３７】
次に、図３を参照して、本実施形態のタイミング信号発生回路の動作例として、動作中にディレーコードが「０」から「１」、「２」、「３」と順次に変化するオン・ザ・フライの場合について説明する。
図３は、本実施形態のタイミング信号発生回路の動作例を説明するためのタイミングチャートである。図３に示す例では、カウンタ１０は、基本クロック信号から、周期λの入力クロック信号を生成する。そして、ディレーコードが「０」の場合には、この入力クロック信号と同期したタイミング信号が、可変遅延回路２０より出力される。
【００３８】
そして、ディレーコードが、「１」となった場合には、この入力クロック信号に対して位相差ΔΦ１だけ遅延したタイミング信号が、可変遅延回路部２０より出力される。その結果、位相差検出器３０は、この位相差ΔΦ１を検出した検出信号を出力する。この検出信号は、ループフィルタにおいて平滑化されて、時刻Ｔ２〜Ｔ３の間のｖ１の電圧信号となる。
【００３９】
このｖ１の電圧信号がそのまま可変遅延回路２０へ帰還されると、過剰なフィードバックとなる。その結果、外乱などによる可変遅延回路の遅延のずれが実際には無いにも拘わらず、可変遅延回路の遅延量が変化してしまう。このため、フェーズロックが外れて、タイミング信号に誤差が生じてしまう事態が生じ得る。
【００４０】
そこで、本実施形態では、キャンセル部５０のＤ／Ａ変換器により、ディレーコード「１」に基づいて反転検出信号を生成する。この反転検出信号は、平滑化されると、図３に示すように、時刻Ｔ２〜Ｔ３の−ｖ１の電圧信号に相当する。そして、この反転検出信号と検出信号とを合成してループフィルタ４０へ入力する。
【００４１】
これは、オン・ザ・フライを検出した検出信号を平滑化したｖ１の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ１の電圧信号（図３のループフィルタ出力のＤＡ出力分）とを相殺することに相当する。その結果、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４２】
続いて、ディレーコードが、「２」となった場合には、この入力クロック信号に対して位相差ΔΦ２だけ遅延したタイミング信号が、可変遅延回路部２０より出力される。その結果、位相差検出器３０は、この位相差ΔΦ２を検出した検出信号を出力する。この検出信号は、ループフィルタにおいて平滑化されて、時刻Ｔ３〜Ｔ４の間のｖ２の電圧信号となる。
【００４３】
このｖ２の電圧信号がそのまま可変遅延回路２０へ帰還されると、過剰なフィードバックとなる。その結果、先に説明したディレーコード「１」の場合と同様に、外乱などによる可変遅延回路の遅延のずれが実際には無いにも拘わらず、可変遅延回路の遅延量が変化してしまう。このため、このままではフェーズロックが外れて、タイミング信号に誤差が生じてしまう事態が生じ得る。
【００４４】
そこで、本実施形態では、ディレーコード「１」の場合と同様に、キャンセル部５０のＤ／Ａ変換器により、ディレーコード「２」に基づいて反転検出信号を生成する。この反転検出信号は、平滑化されると、図３に示すように、時刻Ｔ３〜Ｔ４の−ｖ２の電圧信号に相当する。そして、この反転検出信号と検出信号とを合成してループフィルタ４０へ入力する。
【００４５】
これは、ディレーコートを「２」に変更したことによるオン・ザ・フライを検出した検出信号を平滑化したｖ２の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ２の電圧信号（図３のループフィルタ出力のＤＡ出力分）とを相殺することに相当する。その結果、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４６】
さらに、ディレーコードが、「３」となった場合にも、同様にして、位相差ΔΦ３だけ遅延したタイミング信号が出力される。そして、この検出信号を平滑化すると、時刻Ｔ４〜Ｔ５の間のｖ３の電圧信号となる。一方、キャンセル部５０では、ディレーコード「３」に基づいて、時刻Ｔ４〜Ｔ５の−ｖ３の電圧信号に相当するような反転検出信号を生成する。
【００４７】
そして、検出信号と変転検出信号とを合成してループフィルタに入力することにより、オン・ザ・フライを検出した検出信号のｖ３の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ３の電圧信号（図３のループフィルタ出力ＤＡ出力分）とを相殺したループフィルタ出力を得る。したがって、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４８】
このように、本実施形態のタイミング信号発信回路では、負帰還ループ１を構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部５０で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００４９】
さらに、このタイミング信号発生回路を用いて半導体検査装置を構成することもできる。すなわち、半導体検査装置（ＩＣテスタ）は、検査用のテストパターンを半導体集積回路へ印加するためのタイミング波形を生成する。このタイミング波形は、テストパターン発生器で生成されたパターン信号と、タイミング信号発生回路で発生したタイミング信号とを合成して生成される。したがって、本実施形態のタイミング信号発生器を用いれば、安定して高精度なタイミング信号を高分解能で発生することができるので、この半導体検査装置による検査の信頼性の向上を図ることができる。
【００５０】
［第二実施形態］
次に、図４を参照して、本発明のタイミング信号発生回路の第二実施形態について説明する。
なお、第二実施形態では、第一実施形態と同一の構成成分には同一の符号を付して、その詳細な説明を省略する。
【００５１】
図４は、第二実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図４に示すように、第二実施形態のタイミング信号発生回路は、負帰還ループ１ａに、第一分周器６０と第二分周器７０とを設けている。この第一分周器６０は、位相差検出器３０へ入力されるタイミング信号をＮ（Ｎは、２以上の整数）分周する。また、第二分周器７０は、位相検出器３０へ入力される入力クロック信号をＮ分周する。
【００５２】
したがって、位相検出器３０には、それぞれＮ分周されて周波数の低くなった入力クロック信号とタイミング信号とが入力される。このため、位相差検出器３０に要求される周波数特性を低くすることができるので、位相差検出器３０として、周波数特性が低い廉価なものも使用することができる。
【００５３】
ところで、第一及び第二分周器６０及び７０を設けた場合、位相差検出器３０の出力する検出信号は、分周された信号どうしの位相差に対応するものとなる。このため、オン・ザ・フライによる検出信号分を相殺するための、反転検出信号についても、分周に対応させる必要がある。
【００５４】
そこで、第二実施形態では、キャンセル部５０へディレーコードをＮ分周ごとに入力するスイッチング部８０を設けている。このスイッチング部８０は、例えば、ディレーコードの各ビットと、第二分周器７０の出力とが入力されるビットごとのＡＮＤ回路（図示せず）により容易に構成することができる。そして、これらＡＮＤ回路の出力をキャンセル部５０へ入力すれば、キャンセル部５０を分周に対応して動作させることができる。
【００５５】
［第三実施形態］
次に、図５を参照して、本発明のタイミング信号発生回路の第三実施形態について説明する。
なお、第三実施形態では、第一実施形態と同一の構成成分には同一の符号を付して、その詳細な説明を省略する。
【００５６】
図５は、第三実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図５に示すように、第三実施形態のタイミング信号発生回路では、ループフィルタ４０の出力を、ディレーコードと合成して可変遅延回路２０へ帰還させている。
【００５７】
このように、第三実施形態では、負帰還ループ１ｂの電圧信号をディレーコードと合成して可変遅延回路へ帰還させるので、ディレーコードを、フィードバック成分を含んだものとすることができる。その結果、合成後のディレーコードにより、負帰還フィードバックを実現して、フェーズロックを保持することができる。
【００５８】
ところで、ループフィルタ４０から出力される電圧信号は、アナログ信号である。これに対して、ディレーコードは、デジタル信号である。そこで、第三実施形態では、負帰還ループ１ｂにおいて、ループフィルタ４０から出力された電圧信号をＡ／Ｄ変換器９０に入力する。そして、Ａ／Ｄ変換器により電圧信号をデジタル信号に変換してから、電圧信号とディレーコードとの合成を行っている。
【００５９】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は種々の変更を行うことができる。例えば、上述した実施の形態においては、可変遅延回路２０を、図６に示した第一従来例の可変遅延回路と同様の構成とした例について説明したが、本発明では、可変遅延回路の構成はこれに限定されるものではない。
【００６０】
また、上述した実施形態では、ループフィルタへ入力する前に、検出信号と反転検出信号とを合成したが、この発明では、例えば、ループフィルタ入力後に、検出信号と反転検出信号とを合成しても良い。
また、上述した第二及び第三実施形態のタイミング信号発生回路も、第一実施形態と同様に、半導体検査装置に用いて好適である。
【００６１】
【発明の効果】
以上、詳細に説明したように、本発明のタイミング信号発生回路によれば、負帰還ループを構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、この負帰還ループにおいては、オン・ザ・フライによる電圧信号は、可変遅延回路へ帰還されない。このため、本発明においては、動作中に高分解能で遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００６２】
また、本発明の半導体検査装置によれば、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えている。このタイミング信号発生回路は、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぎ、安定して高精度なタイミング信号を発生することができる。その結果、このタイミング信号とパターン信号とを合成してタイミング波形を生成し、それを用いて検査を行うことにより、検査の信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】第一実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図２】第一実施形態のタイミング信号発生回路における負帰還ループを説明するための概念図である。
【図３】第一実施形態のタイミング信号発生回路の動作を説明するためのタイミングチャートである。
【図４】第二実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図５】第三実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図６】第１の従来例のタイミング信号発生回路の構成を説明するための回路図である。
【図７】第２の従来例のタイミング信号発生回路の構成を説明するための回路図である。
【符号の説明】
１、１ａ、１ｂ 負帰還ループ
１０ カウンタ
２０ 可変遅延回路
３０ 位相差検出器
４０ ループフィルタ
５０ Ｄ／Ａ変換器
６０、７０ 分周器
８０ スイッチング部
９０ Ａ／Ｄ変換器
【発明の属する技術分野】
本発明は、例えばＩＣテストシステムのような電子機器に使用して好適な、高分解能のタイミング信号を発生するタイミング信号発生回路に関する。
【０００２】
【従来の技術】
従来技術のタイミング信号発生回路の一例が、文献１：「特開平５−１３６６６４号公報」に開示されている。
ここで、図６を参照して、上記文献１に開示のタイミング信号発生回路につき第一の従来例として簡単に説明する。図６は第一の従来例のタイミング発生回路の構成を説明するための回路図である。
【０００３】
図６に示すように、このタイミング信号発生回路は、ｐチャネルＦＥＴ２０１とｎチャネルＦＥＴ２０２とにより構成されたＣＭＯＳを備えている。そして、このＣＯＭＳのゲートは入力端子２０８に接続され、ＣＭＯＳのドレインは出力端子２０７に接続されている。また、ＦＥＴ２０１のソースは、抵抗値がそれぞれＲ０、Ｒ１、Ｒ２、…のスイッチ可能なｎチャネルＦＥＴよりなる抵抗素子２０４を通じて、負の電源端子２０５に接続されている。
【０００４】
このように一つの遅延回路としてその抵抗素子を多数対設けたことにより、多くの遅延量を設定することができ、これを多段遅延回路の一段として構成する頃により、少ない遅延段数で多数の遅延量を設定することができる。これにより、ばらつきの少ない高い分解能の遅延量を得ることができる。
【０００５】
また、従来技術のタイミング信号発生回路の他の一例が、文献２：「特開平８−５１３４６号公報」及び文献３：「米国特許第５４９１６７３号」に開示されている。
ここで、図７を参照して、上記文献２及び３に開示のタイミング信号発生回路につき第二の従来例として簡単に説明する。図７は、第二の従来例のタイミング信号発生回路の構成を説明するための回路図である。
図７に示すように、このタイミング信号発生回路は、可変遅延回路１２０、位相比較器１４０、帰還回路１５０、同期型遅延回路１１０及びセレクタ回路１３０により構成されている。
【０００６】
この可変遅延回路１２０は、互いに直列に接続されたｍ（ｍは２以上の整数）段の可変遅延素子５２1〜５２mからなる。各可変遅延素子は、それぞれ、クロック周期をｍ等分した微小遅延を発生する。
また、位相比較器１４０は、これら全可変遅延素子分の遅延量、すなわち、最終段の可変遅延素子５２mの出力（ｅ１）と、クロック信号（ｅ２）との位相差を比較する。そして、その位相差を電圧信号として出力する。
【０００７】
また、帰還回路１５０は、位相比較器１４０から出力された電圧信号を各可変遅延素子へフィードバックする。そして、このフィードバックにより、全可変遅延素子分の遅延量とクロック周期とを一致させたフェーズロック状態が保持される。すなわち、この可変遅延回路１２０、位相比較器１４０及び帰還回路１５０によって、位相同期ループ１００が構成されている。
また、同期型遅延回路１１０は、遅延データ（ディレーコード）の上位桁に基づいて、クロック周期の整数倍の長い遅延時間の出力信号を生成する。
【０００８】
また、セレクタ回路１３０は、各可変遅延素子５２1〜５２mごとに設けられたＡＮＤ回路５４1〜５４mを有する。各ＡＮＤ回路には、それぞれ、可変遅延素子の出力と、遅延データ（ディレーコード）の下位桁からデコーダ１６０により生成されたビットごとの選択信号ｓと、同期型遅延回路１１０からの出力信号とが入力される。各ＡＮＤ回路５４1〜５４mの出力は、ＯＲ回路５８へ入力される。そして、このＯＲ回路５８の出力が、タイミング信号として出力される。
【０００９】
このようにして、セレクタ回路１３０は、デコーダ１６０により生成された選択信号に基づいて、可変遅延回路１２０のいずれかの可変遅延素子５２からの微小遅延を選択してタイミング信号として出力する。
【００１０】
そして、上述した従来例のタイミング信号発生回路は、位相同期ループ回路部１００の負帰還ループにより、遅延変動を抑制してタイミング精度の低下を防いでいる。このため、このタイミング信号発生回路は、各可変遅延素子５２1〜５２mの電源電圧をコントロールするＣＭＯＳ等のＩＣが温度変動や電源電圧変動などの外乱を受けた場合にも、高精度のタイミング信号を発生することができる点で優れている。
【００１１】
さらに、このタイミング信号発生回路においては、可変遅延素子１２０の各可変遅延素子５２1〜５２mが、精度の高いクロック信号に同期して常に動作している。その結果、可変遅延回路１２０の自己発熱量は、時間変動せずに安定している。このため、位相同期ループ回路部１００の負帰還ループは、外乱にのみ対応できれば良く、高速の応答特性は要求されない。
【００１２】
【発明が解決しようとする課題】
ところで、タイミング信号のクロック信号に対する遅延量は、必要に応じて変更される。その場合、タイミング信号発生回路を動作させたままで、かつ、例えば数ｐｓ（ピコ秒）程度の高分解能で遅延量を変更することが望まれる。
【００１３】
しかしながら、上述の文献１記載のタイミング信号発生回路においては、動作中に遅延量を変更すると、この変更による位相変化分までもが位相差比較器よって検出されてしまう。そして、位相差比較器から出力される電圧信号のうち、動作中の遅延量の変更（以下、「オン・ザ・フライ（ｏｎ−ｔｈｅ−ｆｌｙ）」とも表記する。）による変化分が可変遅延素子へ帰還されると、フェーズロックが外れてタイミング誤差が生じ得る。
【００１４】
一方、上述の文献２及び３記載のタイミング信号発生回路においては、各可変遅延素子５２が最低ゲート一段分の遅延となるため、可変遅延量が数１００ｐｓ程度の粗分解能となってしまう。このため、例えば数ｐｓ程度の高分解能を得ることは困難であった。このように、従来のタイミング信号発生回路には、技術的に改良の余地があった。
【００１５】
本発明は、上述に事情にかんがみなされたものであり、フェーズロック状態を保持しつつ、動作中に高分解能で遅延量を変化させることができるタイミング信号発生回路の提供を目的とする。
【００１６】
【課題を解決するための手段】
この目的の達成を図るため、本発明に係るタイミング信号発生回路によれば、フェーズロック状態を保持するための負帰還ループを有し、当該負帰還ループを、ディレーコードで指定された遅延量だけ、入力クロック信号に対して遅延したタイミング信号を出力する可変遅延回路と、タイミング信号と入力クロック信号との位相差を検出し、検出信号を出力する位相差検出器と、その検出信号の波形を平滑化した電圧信号を生成し、当該電圧信号を可変遅延回路へ帰還させるループフィルタとにより構成したタイミング信号発生回路であって、検出信号のうち、遅延量を変化させたことにより生じた位相差分に相当する部分を相殺するための反転検出信号を、ディレーコードから生成するキャンセル部を備えた構成としてある。
【００１７】
このように、本発明のタイミング信号発生回路によれば、負帰還ループを構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、この負帰還ループにおいては、オン・ザ・フライによる電圧信号は、可変遅延回路へ帰還されない。このため、本発明においては、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００１８】
また、動作中の遅延量はディレーコードにより指示される。このため、キャンセル部では、そのディレーコードの指示に基づいて、反転検出信号を生成する。例えば、ディレーコードの各ビット値をデコードしてビットごとの信号を生成し、これら信号をアナログ信号にして用いることが好適である。
【００１９】
また、本発明によれば、反転検出信号と合成した検出信号を、ループフィルタに入力した構成としてある。
このように、オン・ザ・フライによる検出信号分を相殺するにあたり、ループフィルタに入力前に、検出信号と反転検出信号とを合成すれば、容易に合成を行うことができる。
【００２０】
また、本発明によれば、キャンセル部を、デジタル・アナログ変換器（以下、「Ｄ／Ａ変換器」とも表記する。）により構成している。
このように、キャンセル部をＤ／Ａ変換器により構成すれば、ディレーコードから反転検出信号を容易に生成することができる。
【００２１】
また、本発明によれば、位相差検出器へ入力されるタイミング信号をＮ（Ｎは、２以上の整数）分周する第一分周器と、位相検出器へ入力される入力クロック信号をＮ分周する第二分周器と、キャンセル部へディレーコードを、Ｎ分周ごとに入力するスイッチング部とを備えた構成としてある。
【００２２】
このように、第一及び第二分周器を設ければ、位相差検出器へ入力される分周後のタイミング信号及び入力信号の周波数を低くすることができる。その結果、位相差検出器に要求される周波数特性を低くすることができる。このため、位相差検出器として、周波数特性が低いものを使用することができる。その結果、本発明のタイミング信号発生回路の低価格化を図ることができる。
【００２３】
なお、第一及び第二分周器を設けた場合、位相差検出器は、分周された信号どうしの位相差を検出することになる。このため、スイッチング部を設けて、キャンセル部も分周に対応させている。
【００２４】
また、本発明によれば、負帰還ループにおいて、ループフィルタから出力された電圧信号をアナログ・デジタル変換するアナログ・デジタル変換器（以下、「Ａ／Ｄ変換器」とも表記する。）を備え、当該アナログ・デジタル変換器の出力を、ディレーコードと合成して可変遅延回路へ帰還させる構成としてある。
【００２５】
このように、負帰還ループの電圧信号をディレーコードと合成して可変遅延回路へ帰還させれば、ディレーコードを、フィードバック成分を含んだものとすることができる。その結果、合成後のディレーコードにより、負帰還フィードバックを実現して、フェーズロックを保持することができる。
なお、ループフィルタから出力される電圧信号は、アナログ信号である。これに対して、ディレーコードは、デジタル信号である。そこで、電圧信号をＡ／Ｄ変換器によりデジタル信号に変換してから、電圧信号とディレーコードとの合成を行っている。
【００２６】
また、この発明に係る半導体検査装置によれば、半導体集積回路検査用のタイミング波形を生成するために、テストパターン発生器で生成されたパターン信号と合成されるタイミング信号を発生させるタイミング信号発生回路を備えた半導体検査装置であって、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えた構成としてある。
【００２７】
このように、本発明の半導体検査装置によれば、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えている。このタイミング信号発生回路は、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぎ、安定して高精度なタイミング信号を発生することができる。その結果、このタイミング信号とパターン信号とを合成してタイミング波形を生成し、それを用いて検査を行うことにより、検査の信頼性の向上を図ることができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
［第１実施形態］
まず、図１を参照して、本発明のタイミング信号発生回路の第一実施形態について説明する。
図１は、第一実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図１に示すように、このタイミング信号発生回路は、カウンタ１０、負帰還ループ１及びキャンセル部５０により構成されている。
【００２９】
このカウンタ１０は、上述した従来の同期型遅延回路１１０と同じ構成を有する。そして、このカウンタ１０は、ディレーコードに応じて基本クロック信号の整数倍の周期の入力クロック信号を生成し、負帰還ループ１へ出力する。
【００３０】
また、負帰還ループ１は、フェーズロック状態を保持するために、可変遅延回路２０、位相差検出器３０及びループフィルタ４０により構成されている。
この可変遅延回路２０（図１中「ＶＤ」と表記。）には、カウンタ１０から入力クロック信号が入力される。そして、この可変遅延回路２０は、ディレーコードで指定された遅延量だけ、入力クロック信号に対して遅延したタイミング信号を出力する。本実施形態では可変遅延回路２０を、図６に示した第一従来例の可変遅延回路と同様に構成してある。
【００３１】
また、位相検出器３０（図１中、「ＰＤ」と表記。）は、上述した従来例の位相比較器１４０と同様の構成を有する。そして、この位相検出器３０には、カウンタ１０から入力信号が入力されるとともに、可変遅延回路２０からタイミング信号が入力される。そして、この位相検出器３０は、タイミング信号と入力クロック信号との位相差を検出し、その検出結果を電圧波形（図３において「位相差」で示すタイムチャートの波形）で表した検出信号を出力する。
【００３２】
また、ループフィルタ４０は、上述した従来例の帰還回路１５０と同様の構成を有する。そして、このループフィルタ４０は、位相検出器３０から出力された検出信号の波形を平滑化した電圧信号を生成する。この平滑化にあたっては、使用するローパスフィルタ（図示せず）の周波数特性によって、負帰還ループの周波数特性が決定される。
【００３３】
そして、本実施形態では、この電圧信号を可変遅延回路２０の電源電圧コントロールへ印加する。本実施形態では、上述した従来例と同様に、可変遅延回路２０の遅延を発生する各可変遅延素子（図７参照。）は、例えばＣＭＯＳにより構成されている。そして、このＣＭＯＳに印加する電圧を制御することにより、従来例同様、各可変遅延素子の遅延量が制御される。
【００３４】
また、本実施形態のタイミング信号発生回路においては、キャンセル部５０をＤ／Ａ変換器により構成している。そして、このＤ／Ａ変換器５０により、ディレーコードから反転検出信号を生成する。
なお、このＤ／Ａ変換器５０としては、従来公知の任意好適なものを用いることができる。
【００３５】
ここで、図２に、本実施形態のタイミング信号発生回路における負帰還ループを説明するための概念図を示す。
そして、図２においては、可変遅延回路を「ＶＤ」、位相差検出器を「ＫPD」、ループフィルタを「Ａ（ｓ）」、キャンセル部を「ＫDA」と表す。そして、入力クロック信号をθr、ディレーコードをθcode、可変遅延回路へ帰還される電圧信号をθvと表す。
【００３６】
すると、これらの間には、下記の（１）式で与えられる関係が成り立つ。
（θr−θv＋θcode）ＫPDＡ（ｓ）−θcodeＫDAＡ（ｓ）＝θv…（１）
さらに、キャンセル部の反転検出信号により、オン・ザ・フライによる位相差検出器の検出信号を相殺するため、ＫPD＝ＫDAとすれば、下記の（２）式が得られる。
（θr−θv）ＫPDＡ（ｓ）＝θv…（２）
そして、上記の（２）式を変形して、下記の（３）式が得られる。
（θv／θr）＝（ＫPDＡ（ｓ））／（１＋ＫPDＡ（ｓ））…（３）
したがって、上記の（３）式に示すように、この負帰還ループは、ディレーコードの変更に関係なく、フェーズロックを保持することができる。
【００３７】
次に、図３を参照して、本実施形態のタイミング信号発生回路の動作例として、動作中にディレーコードが「０」から「１」、「２」、「３」と順次に変化するオン・ザ・フライの場合について説明する。
図３は、本実施形態のタイミング信号発生回路の動作例を説明するためのタイミングチャートである。図３に示す例では、カウンタ１０は、基本クロック信号から、周期λの入力クロック信号を生成する。そして、ディレーコードが「０」の場合には、この入力クロック信号と同期したタイミング信号が、可変遅延回路２０より出力される。
【００３８】
そして、ディレーコードが、「１」となった場合には、この入力クロック信号に対して位相差ΔΦ１だけ遅延したタイミング信号が、可変遅延回路部２０より出力される。その結果、位相差検出器３０は、この位相差ΔΦ１を検出した検出信号を出力する。この検出信号は、ループフィルタにおいて平滑化されて、時刻Ｔ２〜Ｔ３の間のｖ１の電圧信号となる。
【００３９】
このｖ１の電圧信号がそのまま可変遅延回路２０へ帰還されると、過剰なフィードバックとなる。その結果、外乱などによる可変遅延回路の遅延のずれが実際には無いにも拘わらず、可変遅延回路の遅延量が変化してしまう。このため、フェーズロックが外れて、タイミング信号に誤差が生じてしまう事態が生じ得る。
【００４０】
そこで、本実施形態では、キャンセル部５０のＤ／Ａ変換器により、ディレーコード「１」に基づいて反転検出信号を生成する。この反転検出信号は、平滑化されると、図３に示すように、時刻Ｔ２〜Ｔ３の−ｖ１の電圧信号に相当する。そして、この反転検出信号と検出信号とを合成してループフィルタ４０へ入力する。
【００４１】
これは、オン・ザ・フライを検出した検出信号を平滑化したｖ１の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ１の電圧信号（図３のループフィルタ出力のＤＡ出力分）とを相殺することに相当する。その結果、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４２】
続いて、ディレーコードが、「２」となった場合には、この入力クロック信号に対して位相差ΔΦ２だけ遅延したタイミング信号が、可変遅延回路部２０より出力される。その結果、位相差検出器３０は、この位相差ΔΦ２を検出した検出信号を出力する。この検出信号は、ループフィルタにおいて平滑化されて、時刻Ｔ３〜Ｔ４の間のｖ２の電圧信号となる。
【００４３】
このｖ２の電圧信号がそのまま可変遅延回路２０へ帰還されると、過剰なフィードバックとなる。その結果、先に説明したディレーコード「１」の場合と同様に、外乱などによる可変遅延回路の遅延のずれが実際には無いにも拘わらず、可変遅延回路の遅延量が変化してしまう。このため、このままではフェーズロックが外れて、タイミング信号に誤差が生じてしまう事態が生じ得る。
【００４４】
そこで、本実施形態では、ディレーコード「１」の場合と同様に、キャンセル部５０のＤ／Ａ変換器により、ディレーコード「２」に基づいて反転検出信号を生成する。この反転検出信号は、平滑化されると、図３に示すように、時刻Ｔ３〜Ｔ４の−ｖ２の電圧信号に相当する。そして、この反転検出信号と検出信号とを合成してループフィルタ４０へ入力する。
【００４５】
これは、ディレーコートを「２」に変更したことによるオン・ザ・フライを検出した検出信号を平滑化したｖ２の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ２の電圧信号（図３のループフィルタ出力のＤＡ出力分）とを相殺することに相当する。その結果、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４６】
さらに、ディレーコードが、「３」となった場合にも、同様にして、位相差ΔΦ３だけ遅延したタイミング信号が出力される。そして、この検出信号を平滑化すると、時刻Ｔ４〜Ｔ５の間のｖ３の電圧信号となる。一方、キャンセル部５０では、ディレーコード「３」に基づいて、時刻Ｔ４〜Ｔ５の−ｖ３の電圧信号に相当するような反転検出信号を生成する。
【００４７】
そして、検出信号と変転検出信号とを合成してループフィルタに入力することにより、オン・ザ・フライを検出した検出信号のｖ３の電圧信号（図３のループフィルタ出力のＰＤ出力分）と、反転検出信号の−ｖ３の電圧信号（図３のループフィルタ出力ＤＡ出力分）とを相殺したループフィルタ出力を得る。したがって、キャンセル済みのループフィルタ出力は、図３に示すように、オン・ザ・フライによる電圧信号値の変動の無いものとなる。
【００４８】
このように、本実施形態のタイミング信号発信回路では、負帰還ループ１を構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部５０で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００４９】
さらに、このタイミング信号発生回路を用いて半導体検査装置を構成することもできる。すなわち、半導体検査装置（ＩＣテスタ）は、検査用のテストパターンを半導体集積回路へ印加するためのタイミング波形を生成する。このタイミング波形は、テストパターン発生器で生成されたパターン信号と、タイミング信号発生回路で発生したタイミング信号とを合成して生成される。したがって、本実施形態のタイミング信号発生器を用いれば、安定して高精度なタイミング信号を高分解能で発生することができるので、この半導体検査装置による検査の信頼性の向上を図ることができる。
【００５０】
［第二実施形態］
次に、図４を参照して、本発明のタイミング信号発生回路の第二実施形態について説明する。
なお、第二実施形態では、第一実施形態と同一の構成成分には同一の符号を付して、その詳細な説明を省略する。
【００５１】
図４は、第二実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図４に示すように、第二実施形態のタイミング信号発生回路は、負帰還ループ１ａに、第一分周器６０と第二分周器７０とを設けている。この第一分周器６０は、位相差検出器３０へ入力されるタイミング信号をＮ（Ｎは、２以上の整数）分周する。また、第二分周器７０は、位相検出器３０へ入力される入力クロック信号をＮ分周する。
【００５２】
したがって、位相検出器３０には、それぞれＮ分周されて周波数の低くなった入力クロック信号とタイミング信号とが入力される。このため、位相差検出器３０に要求される周波数特性を低くすることができるので、位相差検出器３０として、周波数特性が低い廉価なものも使用することができる。
【００５３】
ところで、第一及び第二分周器６０及び７０を設けた場合、位相差検出器３０の出力する検出信号は、分周された信号どうしの位相差に対応するものとなる。このため、オン・ザ・フライによる検出信号分を相殺するための、反転検出信号についても、分周に対応させる必要がある。
【００５４】
そこで、第二実施形態では、キャンセル部５０へディレーコードをＮ分周ごとに入力するスイッチング部８０を設けている。このスイッチング部８０は、例えば、ディレーコードの各ビットと、第二分周器７０の出力とが入力されるビットごとのＡＮＤ回路（図示せず）により容易に構成することができる。そして、これらＡＮＤ回路の出力をキャンセル部５０へ入力すれば、キャンセル部５０を分周に対応して動作させることができる。
【００５５】
［第三実施形態］
次に、図５を参照して、本発明のタイミング信号発生回路の第三実施形態について説明する。
なお、第三実施形態では、第一実施形態と同一の構成成分には同一の符号を付して、その詳細な説明を省略する。
【００５６】
図５は、第三実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。図５に示すように、第三実施形態のタイミング信号発生回路では、ループフィルタ４０の出力を、ディレーコードと合成して可変遅延回路２０へ帰還させている。
【００５７】
このように、第三実施形態では、負帰還ループ１ｂの電圧信号をディレーコードと合成して可変遅延回路へ帰還させるので、ディレーコードを、フィードバック成分を含んだものとすることができる。その結果、合成後のディレーコードにより、負帰還フィードバックを実現して、フェーズロックを保持することができる。
【００５８】
ところで、ループフィルタ４０から出力される電圧信号は、アナログ信号である。これに対して、ディレーコードは、デジタル信号である。そこで、第三実施形態では、負帰還ループ１ｂにおいて、ループフィルタ４０から出力された電圧信号をＡ／Ｄ変換器９０に入力する。そして、Ａ／Ｄ変換器により電圧信号をデジタル信号に変換してから、電圧信号とディレーコードとの合成を行っている。
【００５９】
上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は種々の変更を行うことができる。例えば、上述した実施の形態においては、可変遅延回路２０を、図６に示した第一従来例の可変遅延回路と同様の構成とした例について説明したが、本発明では、可変遅延回路の構成はこれに限定されるものではない。
【００６０】
また、上述した実施形態では、ループフィルタへ入力する前に、検出信号と反転検出信号とを合成したが、この発明では、例えば、ループフィルタ入力後に、検出信号と反転検出信号とを合成しても良い。
また、上述した第二及び第三実施形態のタイミング信号発生回路も、第一実施形態と同様に、半導体検査装置に用いて好適である。
【００６１】
【発明の効果】
以上、詳細に説明したように、本発明のタイミング信号発生回路によれば、負帰還ループを構成して外乱等によるタイミング誤差の発生を防ぎつつ、キャンセル部で反転信号を生成してオン・ザ・フライによる検出信号を相殺する。その結果、この負帰還ループにおいては、オン・ザ・フライによる電圧信号は、可変遅延回路へ帰還されない。このため、本発明においては、動作中に高分解能で遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぐことができる。これにより、安定して高精度なタイミング信号を発生することができる。
【００６２】
また、本発明の半導体検査装置によれば、タイミング信号発生回路として、本発明に係るタイミング信号発生回路を備えている。このタイミング信号発生回路は、動作中に遅延量を変更する場合においても、フェーズロックが外れてタイミング誤差が生じることを防ぎ、安定して高精度なタイミング信号を発生することができる。その結果、このタイミング信号とパターン信号とを合成してタイミング波形を生成し、それを用いて検査を行うことにより、検査の信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】第一実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図２】第一実施形態のタイミング信号発生回路における負帰還ループを説明するための概念図である。
【図３】第一実施形態のタイミング信号発生回路の動作を説明するためのタイミングチャートである。
【図４】第二実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図５】第三実施形態のタイミング信号発生回路の構成を説明するためのブロック回路図である。
【図６】第１の従来例のタイミング信号発生回路の構成を説明するための回路図である。
【図７】第２の従来例のタイミング信号発生回路の構成を説明するための回路図である。
【符号の説明】
１、１ａ、１ｂ 負帰還ループ
１０ カウンタ
２０ 可変遅延回路
３０ 位相差検出器
４０ ループフィルタ
５０ Ｄ／Ａ変換器
６０、７０ 分周器
８０ スイッチング部
９０ Ａ／Ｄ変換器
Claims (5)
- フェーズロック状態を保持するための負帰還ループを有し、
当該負帰還ループを、
ディレーコードで指定された遅延量だけ、入力クロック信号に対して遅延したタイミング信号を出力する可変遅延回路と、
前記タイミング信号と前記入力クロック信号との位相差を検出し、検出信号を出力する位相差検出器と、
前記検出信号の波形を平滑化した電圧信号を生成し、当該電圧信号を前記可変遅延回路へ帰還させるループフィルタと
により構成したタイミング信号発生回路であって、
前記検出信号のうち、前記ディレーコードで指定された遅延量を変化させたことにより生じた位相差分に相当する部分を相殺するための反転検出信号を、前記ディレーコードに基づいて生成するキャンセル部を備え、
前記反転検出信号と前記検出信号とを合成して前記ループフィルタに入力することにより、前記ループフィルタから、前記ディレーコードにより遅延量を変化させたことによる電圧信号値の変動のない電圧信号を出力させる
ことを特徴とするタイミング信号発生回路。 - 前記キャンセル部を、デジタル・アナログ変換器により構成した
ことを特徴とする請求項１記載のタイミング信号発生回路。 - 前記位相差検出器へ入力される前記タイミング信号をＮ（Ｎは、２以上の整数）分周する第一分周器と、
前記位相検出器へ入力される前記入力クロック信号をＮ分周する第二分周器と、
前記キャンセル部へ前記ディレーコードを、前記Ｎ分周ごとに入力するスイッチング部と
を備えなることを特徴とする請求項１又は２記載のタイミング信号発生回路。 - 前記負帰還ループにおいて、前記ループフィルタから出力された前記電圧信号をアナログ・デジタル変換するアナログ・デジタル変換器を備え、
当該アナログ・デジタル変換器の出力を、前記ディレーコードと合成して前記可変遅延回路へ帰還させてなる
ことを特徴とする請求項１、２又は３記載のタイミング信号発生回路。 - 半導体集積回路検査用のタイミング波形を生成するために、テストパターン発生器で生成されたパターン信号と合成されるタイミング信号を発生させるタイミング信号発生回路を備えた半導体検査装置であって、
前記タイミング信号発生回路として、請求項１〜４のいずれかに記載のタイミング信号発生回路を備えた
ことを特徴とする半導体検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271734A JP4310036B2 (ja) | 2000-09-07 | 2000-09-07 | タイミング信号発生回路、及び、それを備えた半導体検査装置 |
| US09/948,503 US6768360B2 (en) | 2000-09-07 | 2001-09-06 | Timing signal generation circuit and semiconductor test device with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271734A JP4310036B2 (ja) | 2000-09-07 | 2000-09-07 | タイミング信号発生回路、及び、それを備えた半導体検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002084186A JP2002084186A (ja) | 2002-03-22 |
| JP4310036B2 true JP4310036B2 (ja) | 2009-08-05 |
Family
ID=18757975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271734A Expired - Fee Related JP4310036B2 (ja) | 2000-09-07 | 2000-09-07 | タイミング信号発生回路、及び、それを備えた半導体検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6768360B2 (ja) |
| JP (1) | JP4310036B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3795446B2 (ja) * | 2002-10-17 | 2006-07-12 | アンリツ株式会社 | Ｍｔｉｅ試験信号発生装置 |
| KR100518548B1 (ko) * | 2002-12-30 | 2005-10-04 | 삼성전자주식회사 | 개선된 보상 지연 회로를 가지는 반도체 메모리 장치의ｄｌｌ 및 이에 대한 지연시간 보상방법 |
| US20060183223A1 (en) | 2005-01-21 | 2006-08-17 | King Michael R | Continuous flow chamber device for separation, concentration, and/or purification of cells |
| US8399205B2 (en) | 2005-01-21 | 2013-03-19 | The University Of Rochester | Device and method for separation, concentration, and/or purification of cells |
| WO2006100745A1 (ja) * | 2005-03-18 | 2006-09-28 | Fujitsu Limited | ジッタ抑圧回路 |
| JP4928097B2 (ja) * | 2005-07-29 | 2012-05-09 | 株式会社アドバンテスト | タイミング発生器及び半導体試験装置 |
| US8327204B2 (en) * | 2005-10-27 | 2012-12-04 | Dft Microsystems, Inc. | High-speed transceiver tester incorporating jitter injection |
| US20070178084A1 (en) * | 2005-12-02 | 2007-08-02 | King Michael R | Continuous flow chamber device for separation, concentration, and/or purfication of cells |
| KR100825718B1 (ko) | 2005-12-08 | 2008-04-29 | 한국전자통신연구원 | 위상 고정 검출 장치 |
| US20090022768A1 (en) * | 2006-01-20 | 2009-01-22 | King Michael R | Continuous flow chamber device for separation, concentration, and/or purification of cells |
| US7813297B2 (en) * | 2006-07-14 | 2010-10-12 | Dft Microsystems, Inc. | High-speed signal testing system having oscilloscope functionality |
| US7681091B2 (en) * | 2006-07-14 | 2010-03-16 | Dft Microsystems, Inc. | Signal integrity measurement systems and methods using a predominantly digital time-base generator |
| WO2008098202A2 (en) * | 2007-02-09 | 2008-08-14 | Dft Microsystems, Inc. | Physical-layer testing of high-speed serial links in their mission environments |
| JPWO2008123282A1 (ja) * | 2007-03-29 | 2010-07-15 | 日本電気株式会社 | ノイズイミュニティ評価装置 |
| US7917319B2 (en) * | 2008-02-06 | 2011-03-29 | Dft Microsystems Inc. | Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits |
| JP2009296523A (ja) * | 2008-06-09 | 2009-12-17 | Panasonic Corp | クロック信号生成装置 |
| US20100151573A1 (en) * | 2008-11-17 | 2010-06-17 | King Michael R | Compositions and methods for delivery of molecules to selectin-ligand-expressing and selectin-expressing cells |
| KR20130025398A (ko) * | 2010-04-09 | 2013-03-11 | 어드밴테스트 (싱가포르) 피티이. 엘티디. | 신호 변환기의 소스 동기 테스트를 위한 장치 및 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136664A (ja) | 1991-08-14 | 1993-06-01 | Advantest Corp | 可変遅延回路 |
| US5247229A (en) * | 1992-01-17 | 1993-09-21 | Zenith Electronics Corporation | Adaptive scan control having horizontal scan locked clock system |
| US5349612A (en) * | 1992-06-19 | 1994-09-20 | Advanced Micro Devices, Inc. | Digital serializer and time delay regulator |
| US5491673A (en) | 1994-06-02 | 1996-02-13 | Advantest Corporation | Timing signal generation circuit |
| JP3183494B2 (ja) | 1994-06-02 | 2001-07-09 | 株式会社アドバンテスト | タイミング信号発生回路 |
| US6043717A (en) * | 1998-09-22 | 2000-03-28 | Intel Corporation | Signal synchronization and frequency synthesis system configurable as PLL or DLL |
-
2000
- 2000-09-07 JP JP2000271734A patent/JP4310036B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-06 US US09/948,503 patent/US6768360B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6768360B2 (en) | 2004-07-27 |
| US20020027431A1 (en) | 2002-03-07 |
| JP2002084186A (ja) | 2002-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070528 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090428 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090511 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |