WO2006100745A1 - ジッタ抑圧回路 - Google Patents

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Naoki Kuwata
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Fujitsu Limited
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0602—Systems characterised by the synchronising information used
    • H04J3/0605—Special codes used as synchronising signal
    • H04J3/0608—Detectors therefor, e.g. correlators, state machines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0091—Transmitter details

Definitions

  • FIG. 5 shows SONET (Synchronous Optical Network) or SDH (Synchronous Optical Network).
  • the STS-N frame is composed of one frame by NX 90 Columns X 9 Rows, of which NX 3 Columns X 9 Rows on the left side
  • the STS-N payload occupies the other part of the transport overhead.
  • FIG. 6 shows the effect of such a fixed pattern continuing for a long time.
  • FIG. 7 (b) As an example in which such a synchronous clock signal is not used, another conventional technique shown in FIG. 7 (b) is known.
  • the input data signal Es is passed through a wideband CDR (Clock & Data Recovery) circuit 1 to thereby incorporate a built-in PLL circuit (see FIG.
  • the data CLK is extracted by extracting the bit rate clock CLK of the input data signal using a low-pass filter (not shown) with a wide band of about 8 MHz in the PLL circuit. Note that in this case, the narrow band cannot be set because the clock extracted by the narrow band PLL circuit may cause the reproduced data to be incorrect even if the input data signal Es with a jitter component is punched out. Because.
  • the narrowband PLL circuit 9 receives the clock CLK, generates a read clock having the above bit rate through a low pass filter (not shown) of, for example, ⁇ as a jitter component, and stores the read clock in the FIF08 with this read clock. By re-determining the data DATA, the output optical signal Os with less jitter component is generated via the drive circuit 5 and the optical modulator 6.
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-60732
  • an object of the present invention is to provide a circuit that suppresses jitter without using a synchronous clock signal and without increasing the circuit scale.
  • a jitter suppression circuit generates a data reproduction circuit that reproduces input data and a phase deviation that exceeds a specified value from data reproduced by the data reproduction circuit.
  • a pattern detection circuit for detecting a predetermined signal pattern, and an anti-phase deviation generation for generating an anti-phase deviation signal having an anti-phase deviation corresponding to the predetermined signal pattern when the predetermined signal pattern is detected.
  • a circuit and a phase deviation correction circuit that cancels the output signal of the data reproduction circuit by the antiphase deviation signal.
  • the antiphase deviation generation circuit 3 cancels the phase deviation component (jitter component) in the data signal output from the wideband CDR circuit 1 based on the predetermined signal pattern detected by the pattern detection circuit 2.
  • An anti-phase deviation signal having an anti-phase deviation is generated.
  • the phase deviation correction circuit 4 cancels the phase deviation component in the data signal output from the wideband CDR circuit 1 based on the antiphase deviation signal received from the antiphase deviation generation circuit 3.
  • the phase deviation A—C indicated by the arrow in FIG. 1 is removed and output via the drive circuit 5 and the optical modulator 6.
  • the jitter component based on the predetermined signal pattern is removed.
  • the data reproduction circuit has, for example, a wideband low-pass filter for the phase deviation component of the input data, and the pattern detection circuit power is determined by the data reproduction circuit when obtaining the determination data. It is averaged by a low-pass filter with a high frequency as the cut-off frequency.
  • the input data is, for example, transmission input data or reception input data.
  • the anti-phase deviation generation circuit applies, for example, the anti-phase deviation signal to the phase deviation correction circuit through a low-pass filter having a cutoff frequency equivalent to that of the data reproduction circuit. .
  • FIG. 2 shows an embodiment of the jitter suppression circuit according to the present invention conceptually shown in FIG. 1, and in particular, a specific configuration example of the pattern detection circuit 2 and the antiphase deviation generation circuit 3 Is shown.
  • Pattern extraction circuit 2 First, the pattern detection circuit 2 is roughly divided into a 1.5 UI (Unit Interval) delay circuit 21 and two
  • the output data (1) of the wideband CDR circuit 1 is given in common to the 1.5 UI delay circuit 21 and the D-FFs 22 and 23.
  • the 1.5UI delay circuit 21 delays the output data of the wide-band CDR circuit 1 by a period 1.5 times the clock period, and then provides it as it is to the D-FF22 as the clock signal (2) and also to the D-FF23.
  • the clock signal (2) is given in an inverted form.
  • D-FFs 22 and 23 give the output data (3) and (4) to the low-pass filters 24 and 25 (power cutoff frequency 20 MHz), respectively, and the low-pass filter 24 outputs the output signal (5) to the ternary discrimination circuit.
  • the low-pass filter 25 supplies the output signal to the ternary discrimination circuit 27.
  • Both the H-side threshold (6) and the L-side threshold are given to the ternary identification circuits 26 and 27, and the H-side output (High) (7) of the ternary identification circuit 26 is an AND gate 28. And the output on the L side is sent directly to the antiphase deviation generation circuit 3 as the A2 detection signal D2.
  • the H side output of the ternary discrimination circuit 27 is sent to the AND gate 28, and the L side (Low) output is sent to the AND gate 29.
  • the intermediate output (Mid) indicates the intermediate level between the H side output and the L side output, and is not used here.
  • the anti-phase deviation setting value 31 that presets the anti-phase deviation that cancels the phase deviation corresponding to the A1 part in SONET or SDH, and the anti-phase deviation setting value 32 that also corresponds to the A2 part.
  • an anti-phase deviation set value 33 corresponding to the Z0 portion is provided.
  • Switch 34 is When the Al detection signal Dl from the AND gate 28 of the pattern detection circuit 2 is received, the switch 35 is similarly closed when the L side output of the ternary identification circuit 26 of the pattern detection circuit 2 is received. Further, the switch 36 is configured to be closed when the Z0 detection signal DO is generated from the AND gate 29 of the pattern detection circuit 2.
  • the output signal (1) of the wideband CDR1 has a repetitive pattern of "11110110" as shown in Fig. 3 (1).
  • the 1.5UI delay circuit 21 generates data delayed by 1.5UI as shown in (2) of the figure, which is given to D-FF22 as it is, and to D-FF23. Give it in an inverted form.
  • the output signal is output at the rising edge of output signal (2) of 1.5 UI delay circuit 21. Since (1) is struck, the output signal of D-FF22 is always supplied to the low-pass filter 24 as shown in (3) of the figure. In D-FF23, the data signal shown in (1) is hit by the fall of the output signal from the 1.5UI delay circuit 21 shown in (2). In addition, a signal of “H” level is always output and is given to the low-pass filter 25.
  • the output (5) of the low-pass filter 24 is set to “H” level and “M” (intermediate) level based on the H side threshold (6) and the L side threshold.
  • the "H” level signal (7) is given to the AND gate 28.
  • the H-side threshold value is compared with the L-side threshold value in the ternary discrimination circuit 27, and then again 3 As with the value identification circuit 26, the “H” level signal is an AND gate. Sent to 28.
  • the repeating pattern is “00101000”.
  • the signal is delayed by 1.5 UI and used as a clock signal as it is in D-FF 22, and as an inverted clock signal in D-FF 23.
  • the “level” level signal shown in FIG. 3 (3) is given to the ternary discrimination circuit 26 as it is and compared with the H-side threshold value and the L-side threshold value.
  • a “high” level signal that is, an A2 detection signal D2 is generated.
  • the signal shown in FIG. 4 (4) is given from the D-FF 23 via the low-pass filter 25, and is averaged by the low-pass filter 25.
  • "A level signal is output, and this output signal is not sent to any AND gates 28 and 29. Therefore, only the L side output of the ternary discrimination circuit is the result of the decision for this A2 detection signal D2. This is given to the switch 35 in the phase deviation generating circuit 3.
  • the ternary discrimination circuit 26 shows the “H” output (7).
  • Value identification circuit 27 shows the same level, so that only the AND gate 29 satisfies the logical product condition, so that the Z0 detection signal DO is generated and applied to the switch 36 of the antiphase deviation generating circuit 3.
  • FIG. 7B shows a combination of the operation in the anti-phase deviation transport circuit 3 and the operation in the phase deviation correction circuit 4.
  • This example also shows the A1 part, and the A1 part reverse phase deviation setting value 31 stores the phase deviation correction amount in the A1 part in advance, and the A1 detection signal D1 from the non-turn detection circuit 2 When is supplied to the switch 34, the A1 part antiphase deviation set value 31 is output. This output signal is averaged by the low-pass filter 37, and then the dotted waveform shown in FIG.
  • phase deviation correction circuit 4 Since the phase deviation correction circuit 4 receives the output signal (8) from the wideband CDR circuit 1, it is added to the output signal (9) from the low-pass filter 37, so that the phase deviation correction circuit 4 A correction signal as indicated by a thick line is output to the output signal (10).
  • the signal (8) including the jitter component is 0.5 (in the phase deviation (normally calculated by the maximum phase deviation in the A1 portion)) by the correction signal (9) from the anti-phase deviation generation circuit 3. Since it gradually decreases with a maximum value of about 13 ns after the start of the A1 section, it is possible to minimize the effects of jitter components from the A1 section.
  • the jitter component can be suppressed to 0.075 UIpp, and the above SONET standard O.lUIpp or lower can be satisfied.
  • the cut-off frequency in the low-pass filters 24 and 25 is set so that the jitter component can be reduced by half in the band about three times the CDR band in the wide-band CDR circuit. Yes.
  • the cut-off frequency of the low-pass filter 37 is also set in accordance with the cut-off frequency of the wide band CDR circuit 1.
  • the transient correction amount can be controlled in the band of the low-pass filter 37. However, if the band is too wide, excessive correction is performed. If the band is narrow, correction cannot catch up, and it is difficult to reduce the jitter component.
  • the transmission circuit has been described as an example in the above embodiment, the present invention can also be applied to a reception circuit.
  • FIG. 1 is a block diagram showing a concept of a jitter suppression circuit according to the present invention.
  • FIG. 2 is a block diagram showing an embodiment of a jitter suppression circuit according to the present invention.
  • FIG. 4 is an operation waveform diagram of the embodiment of the jitter suppression circuit according to the present invention shown in FIG. 2.
  • FIG. 7 is a block diagram showing a conventional technique.

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Abstract

　同期クロック信号を用いず且つ回路規模を増大させることなくジッタを抑圧する回路を提供するため、入力データをデータ再生回路で広帯域で再生し、該データ再生回路で再生されたデータから、規定値を超える位相偏差を発生する所定信号パターンをパターン検出回路で検出し、該所定信号パターンに対応した位相偏差の逆位相偏差を有する逆位相偏差信号を逆位相偏差発生回路で発生すると共に、該逆位相偏差信号により該データ再生回路の出力信号を位相偏差補正回路で打ち消す。

Description

ジッタ抑圧回路
技術分野
[0001] 本発明は、ジッタ抑圧回路に関し、特に光送信回路において電気入力データ信号 力 光出力信号を発生するときに発生するジッタ成分を抑圧するジッタ抑圧回路に 関するものである。
背景技術
[0002] 光送信回路においては、電気入力データ信号の波形などに依存せずに高品質で 安定した光信号を出力する必要がある力 この場合に問題となるのが電気入力デー タ信号のジッタ成分 (以下、位相偏差と称することがある。）である。このジッタ成分に ついて以下に簡単に説明する。
[0003] 図 5の (1)は、 SONET(Synchronous Optical Network),又は SDH(Synchronous
Digital Hierarchy)に用いられるフォーマットを示しており、例えば SONETの場合、図 示のように STS- Nフレームは、 N X 90Columns X 9Rowsによって 1フレームを構成して おり、この内、左側の N X 3Columns X 9Rowsでトランスポートオーバーヘッドを構成し 、その他の部分を STS-Nのペイロードが占めている。
[0004] 同図 (2)には、同図 (1)において N=3とした時の、トランスポートオーバーヘッドが拡大 して示されている。この内、セクションオーバーヘッド (SDH)における A1バイトと A2バイ トでフレーム同期パターンを形成して 、る。
[0005] このような同期パターンは、現在一般に普及しつつある lOGbpsの SONET信号（又 は SDH信号）の場合には、 N=192であり、従ってこの固定した同期パターンの繰り返し が長時間 (A1と A2の合計で約 300ns)連続し、 A1バイト及び A2バイトで発生した位相 偏差は約 3MHzの周波数成分を持つことになる。さらに Z0バイトも同様に固定パター ンの繰り返しとなるため、合計で約 460nsの間、固定パターンが連続することになる。
[0006] 図 6には、このような固定パターンが長時間連続することによる影響が示されている
[0007] すなわち、同図（a)に示す電気入力データ信号波形は、同図 (1)の通常時において 、同図 (b)に示す光出力信号のように、固定パターンに基づくヘッダ部（この場合は SONET信号 (OC-192)のヘッダ部）の位相偏差 (ジッタ成分）が大きくなる様子が示さ れている。また、同図 (2)に示すように入力波形が劣化した時には、同図 (a)に示す電 気入力データ信号波形は、同図 (b)に示すように、ヘッダ部の位相偏差がさらに増大 する。
[0008] このような位相偏差は、 SONETの場合、 O.lUIpp以下であることがジッタ規格の規定 値になっており、従って、 O.lUIppを超えるような場合が問題とされる。
[0009] 一方、このような固定パターンに基づくジッタ成分を含む入力データ信号に基づい て光信号を出力する場合、図 7(a)に示すように、入力データ信号に同期した高品質 な同期クロック信号 CLKsを D-FF (フリップフロップ） 7において受け渡しし、この D-FF7で再生されたデータ信号を駆動回路 5及び光変調器 6を経由して出力光信号 Osを発生する構成が従来より知られている。これによれば、ジッタ成分の影響を受け ずに入力データ信号 Esから出力光信号 Osを発生することができる。
[0010] し力しながら、近年の光通信用モジュールは、徹底した小型化や、インタフェースの 簡素化などにより、同図 (a)に示したような同期クロック信号 CLKsの受け渡しが削除さ れる傾向にある。従って、このような同期クロックが無い場合には、入力データ信号の ジッタ成分が抑圧されずに光信号に伝達されてしまい、図 6(b)に示したように出力光 信号のジッタ成分が増大してしまう。
[0011] このような同期クロック信号を用いない例として、図 7(b)に示す別の従来技術が知ら れている。この従来技術においては、まず、入力データ信号 Esに含まれるジッタ成分 を或る程度除去するため、入力データ信号 Esを広帯域 CDR(Clock& Data Recovery) 回路 1に通すことにより、内蔵する PLL回路（図示せず)で入力データ信号のビットレ ートのクロック CLKを抽出し且つジッタ成分に 8MHz程度の広帯域のローパスフィルタ (図示せず)を PLL回路内で掛けてデータ DATAを再生する。なお、この場合に狭帯 域に設定できないのは、狭帯域の PLL回路で抽出したクロックにより、ジッタ成分のあ る入力データ信号 Esを打ち抜いても再生されるデータが誤ってしまう可能性があるか らである。
[0012] すなわち、符号誤りを発生させないために、入力信号の持つジッタ成分の抑圧に制 限があり、 SONET規格では、例えば周波数 400kHzで 1.5UIppのジッタを持つ信号が 入力されても、符号誤りを発生してはならない。もし 400kHzのジッタ成分を完全に抑 圧したとすると、 1UIを越えるジッタ成分を持つ信号に対しては必ず符号誤りが発生 することになる。従って、ある程度のジッタは抑圧せずに透過させる必要があり、 CDR 回路 1は通常は 8MHz程度の広帯域を持つ。
[0013] 一方、ジッタの透過帯域が 8MHz程度であると、 Al, A2バイトで発生する 3MHz程度 のジッタ成分は抑圧することができず、出力信号がジッタ成分を持つことになる。
[0014] そこで、このようにして広帯域 CDR回路 1から出力されたデータ DATAとクロック CLK は複数段のシフトレジスタで構成される FIF08に送られると共に、クロック CLKは狭帯 域 PLL回路 9にも送られる。
[0015] 狭帯域 PLL回路 9においては、クロック CLKを受けて、ジッタ成分に例えば ΙΟΟΚΗζ のローパスフィルタ（図示せず）を通して上記ビットレートの読出クロックを生成し、この 読出クロックで FIF08に格納されるデータ DATAを打ち直すことにより、駆動回路 5及 び光変調器 6を介してジッタ成分の少ない出力光信号 Osを発生するようにして 、る。
[0016] 一方、判別部で判別されたデータの伝送速度に従って他のデータ送受信機から送 信されるデータの受信タイミングを同期回路で合わせ、この同期回路を用いて受信し たデータを処理回路で処理するデータ伝送速度判別装置がある（例えば、特許文献 1参照。）。
[0017] また、 SDHに対応する同期転送モード (STM-M)の各伝送速度を検出する伝送速度 検出回路がある（例えば、特許文献 2参照。 )0
[0018] さらには、正規ィ匕された位相ジッタを検出し、この検出された位相ジッタから以降に 生じる位相ジッタを予測し、検出された位相ジッタにつ 、て加算平均を施すことにより 以降に生じる位相ジッタを予測する回路がある (例えば、特許文献 3参照。 )0 特許文献 1：特開 2003-60732号公報
特許文献 2：特開 2000-286922号公報
特許文献 3：特開 2003-134178号公報
発明の開示
発明が解決しょうとする課題 [0019] 図 7(a)に示した従来技術の場合には同期クロック信号が必要であり、これを用いず にジッタ成分を抑圧しょうとする同図 (b)に示す従来技術の場合には、狭帯域 PLL回 路ゃ FIFOを使用しなければならな 、。
[0020] すなわち、後者の従来技術の場合には、狭帯域 PLL回路 9に用いる VCO (電圧制 御発振器)が外付け部品にならざるを得ず、従って回路規模が増大してしまうという 課題があった。
[0021] 従って本発明は、同期クロック信号を用いず且つ回路規模を増大させることなくジッ タを抑圧する回路を提供することを課題とする。
課題を解決するための手段
[0022] 上記の課題を解決するため、本発明に係るジッタ抑圧回路は、入力データを再生 するデータ再生回路と、該データ再生回路で再生されたデータから、規定値を超え る位相偏差を発生する所定信号パターンを検出するパターン検出回路と、該所定信 号パターンが検出された時、該所定信号パターンに対応した位相偏差の逆位相偏 差を有する逆位相偏差信号を発生する逆位相偏差発生回路と、該逆位相偏差信号 により該データ再生回路の出力信号を打ち消す位相偏差補正回路とを備えたことを 特徴としている。
[0023] すなわち本発明では、図 1に概念的に示すように、データ再生回路である広帯域 CDR回路 1にお 、て、或る程度ジッタ成分が除去された再生データ信号がパターン 検出回路 2と位相偏差補正回路 4とに与えられる。パターン検出回路 2においては、 広帯域 CDR回路 1で再生されたデータから、規定値を超える位相偏差を発生する所 定信号パターン（例えば、 SONET又は SDHヘッダの A1,A2,及び Z0部におけるパター ン)を検出する。
[0024] そして、逆位相偏差発生回路 3は、パターン検出回路 2で検出された所定信号バタ ーンに基づき、広帯域 CDR回路 1から出力されたデータ信号における位相偏差成分 (ジッタ成分)を打ち消すような逆位相偏差を有する逆位相偏差信号を発生する。そ して、位相偏差補正回路 4は、この逆位相偏差発生回路 3から受けた逆位相偏差信 号に基づき、広帯域 CDR回路 1から出力されたデータ信号における位相偏差成分を 打ち消す。 [0025] このようにして、位相偏差補正回路 4では、図 1にお ヽて矢印で示した位相偏差 A— Cが除去されることとなり、駆動回路 5及び光変調器 6を経由して出力される光信号 Os においては所定信号パターンに基づくジッタ成分が除かれたものとなる。
[0026] ここで、上記の該パターン検出回路は、例えば、該データ再生回路で再生されたデ ータを、このデータを所定時間だけ遅延させたデータ及びその反転データをクロック として判定することにより 2種類の判定データを求め、該判定データに基づいて該 A1.A2,及び Z0部におけるパターンを検出するものである。
[0027] また、該データ再生回路は、例えば、該入力データの位相偏差成分に対して広帯 域のローパスフィルタを有し、該パターン検出回路力 該判定データを求めるに際し て該データ再生回路より高い周波数をカットオフ周波数としたローパスフィルタで平 均化するものである。
[0028] また、該入力データは、例えば、送信用入力データ又は受信用入力データである。
[0029] また、該パターン検出回路は、例えば、該 2種類の判定データを 3値識別し且つ組 み合わせることにより該 A1,A2,及び Z0部におけるパターンを検出するものである。
[0030] また、該逆位相偏差発生回路は、例えば、該逆位相偏差信号を、該データ再生回 路と同等のカットオフ周波数としたローパスフィルタを通して力 該位相偏差補正回 路に与えるものである。
発明の効果
[0031] 本発明によれば、同期クロック信号を不要とし、広帯域 CDR回路だけでは抑圧でき な力つたジッタトランスファ帯域内のジッタ成分を抑圧することが可能となる。また、 SONETフレーマ回路などで用いられているフレーム同期回路によるヘッダ部検出に 対して、回路規模が非常に小さぐ十分な精度でジッタ抑圧を行うことができ、 XFPモ ジュールなどの小型光トランシーバーへの搭載を可能としている。
発明を実施するための最良の形態
[0032] 図 2は、図 1に概念的に示した本発明に係るジッタ抑圧回路の一実施例を示したも ので、特にパターン検出回路 2と逆位相偏差発生回路 3の具体的な構成例を示して いる。
パターン檢出回路 2 まず、パターン検出回路 2は、大略、 1.5UI(Unit Interval)遅延回路 21と、 2つの
D- FF22及び 23と、 2つのローパスフィルタ (LPF)24及び 25と、 2つの 3値識別回路 26及 び 27と、 2つの ANDゲート 28及び 29とで構成されて!、る。
[0033] このパターン検出回路 2において、広帯域 CDR回路 1の出力データ (1)は、 1.5UI遅 延回路 21と D-FF22及び 23とに共通に与えられる。 1.5UI遅延回路 21は、クロック期間 の 1.5倍の期間だけ広帯域 CDR回路 1の出力データを遅延させた後、 D-FF22にお ヽ てはそのままクロック信号 (2)として与え、また D-FF23に対してはそのクロック信号 (2) を反転した形で与える。
[0034] D- FF22及び 23はそれぞれ出力データ (3)及び（4)をローパスフィルタ 24及び 25 (力 ットオフ周波数 20MHz)に与え、ローパスフィルタ 24は、その出力信号 (5)を 3値識別回 路 26に与え、ローパスフィルタ 25はその出力信号を 3値識別回路 27に与える。
[0035] 3値識別回路 26及び 27には、 H側閾値 (6)と L側閾値が共に与えられており、 3値識 別回路 26の H側出力 (High)(7)は ANDゲート 28及び 29に共通に送られ、 L側出力は A2 検出信号 D2として逆位相偏差発生回路 3にそのまま送られる。また 3値識別回路 27の H側出力は ANDゲート 28に送られ、 L側 (Low)出力は ANDゲート 29に送られる。なお、 中間出力 (Mid)は H側出力と L側出力の中間のレベルを示し、ここでは特に使用しな い。
[0036] そして ANDゲート 28は 3値識別回路 26の H側出力 (7)と 3値識別回路 27の H側出力と の論理積 (AND)をとつて A1検出信号 D1を発生し、逆位相偏差発生回路 3に送る。ま た、 ANDゲート 29は、 3値識別回路 26の H側出力 (7)と 3値識別回路 27の L側出力との 論理積をとつて Z0検出信号 DOとして逆位相偏差発生回路 3に送るように接続されて いる。
逆位相偏差発牛.回路 3
逆位相偏差発生回路 3においては、 SONET又は SDHにおける A1部に対応した位 相偏差を打ち消す逆位相偏差を予め設定した逆位相偏差設定値 31と、同じく A2部 に対応した逆位相偏差設定値 32と、同じく Z0部に対応した逆位相偏差設定値 33とが 設けられている。
[0037] そしてこれらの設定値 31— 33は、それぞれスィッチ 34— 36に送られる。スィッチ 34は パターン検出回路 2の ANDゲート 28からの Al検出信号 Dlを受けた時に閉じるように なっており、スィッチ 35は同様にしてパターン検出回路 2の 3値識別回路 26の L側出 力があった時に閉じ、さらにスィッチ 36はパターン検出回路 2の ANDゲート 29から Z0 検出信号 DOが発生した時に閉じるように構成されている。
[0038] これらのスィッチ 34— 36の!、ずれ力から発生された逆位相偏差信号はローパスフィ ルタ (カットオフ周波数 8MHz) 37を経由して位相偏差補正回路 4に送られるように接 続されている。
[0039] 以下、このような実施例の動作を図 3に示したタイムチャート並びに図 4に示した動 作波形図を参照して説明する。
A1入力
まず、入力データ信号 Esのヘッダが A1部である時、図 3(a)に示すように、広帯域 CDR1の出力信号 (1)は同図 (1)に示す如ぐ "11110110"の繰り返しパターンとなって おり、これを受けて 1.5UI遅延回路 21は、同図 (2)に示すように 1.5UIだけ遅らせたデー タを発生し、 D-FF22に対してはそのまま与え、 D-FF23に対しては反転した形で与え る。
[0040] 1.5UI遅延回路 21力もの出力信号 (2)を受けた D-FF22においては、同図 (3)に示す ように、 1.5UI遅延回路 21の出力信号 (2)の立ち上がりで出力信号（1)を叩くので、 D-FF22の出力信号は、同図 (3)に示すように常に" H"レベルの信号がローパスフィル タ 24に与えられる。また、 D-FF23においては、同図 (2)に示す 1.5UI遅延回路 21から の出力信号の立ち下がりによって同図 (1)に示すデータ信号が叩かれるので、同図 (4)に示すように、常にやはり" H"レベルの信号が出力されてローパスフィルタ 25に与 免られることとなる。
[0041] 従って、 3値識別回路 26にお 、ては、 H側閾値 (6)及び L側閾値に基づき、ローパス フィルタ 24の出力 (5)を" H"レベル、 "M" (中間）レベル、または"じ，レベルのいずれか に識別し、図 3(a)に示す場合には、 "H"レベルの信号 (7)が ANDゲート 28に与えられる 。また、 3値識別回路 27においても同様に、 D- FF23から出力された" H"レベルの信号 力 一パスフィルタ 25を経由して 3値識別回路 27において H側閾値と L側閾値との比 較が行なわれた後、やはり 3値識別回路 26と同様に" H"レベルの信号が ANDゲート 28に送られる。
[0042] 従って、 ANDゲート 28からのみ、 A1検出信号 D1が出力されて逆位相偏差発生回路 3のスィッチ 34に送られる。
A2入力 B寺
ヘッダの A2部を入力した場合には、図 3(b)において同図 (1)に示すように、 " 00101000"の繰り返しパターンになっている。 1.5UI遅延回路 21においては、同図 (2) に示すように 1.5UI分だけ遅延させて D-FF22においてはそのままのクロック信号とし、 D-FF23においては反転させたクロック信号として与えられる。
[0043] この結果、同図 (3)に示すように、 D-FF22の出力信号は、常に"じ'レベルとなり、
D-FF23の出力信号は同図 (4)に示すように、一部だけ" H"になる出力信号が発生さ れる。
[0044] 従って、ローパスフィルタ 24においては、同図 (3)に示す"じ'レベルの信号がそのま ま 3値識別回路 26に与えられて H側閾値及び L側閾値と比較される結果、 "じ'レベル の信号、即ち A2検出信号 D2が発生されることになる。なお、 3値識別回路 27に対して は、 D-FF23から同図 (4)に示す信号がローノ スフィルタ 25を経由して与えられる結果 、 ローパスフィルタ 25で平均化されることにより、 "M"レベルの信号が出力され、この 出力信号はどの ANDゲート 28及び 29にも送られないので、この A2検出信号 D2に関し ては、 3値識別回路の L側出力のみが判定結果となって逆位相偏差発生回路 3にお けるスィッチ 35に与えられることになる。
Z0入力 B寺
ヘッダの Z0部を入力した時には、図 3(c)において同図 (1)に示すように" 11001100" の繰り返しパターンになるので、 1.5UI遅延回路 25を経由して遅延される信号は、同 図 (2)に示すようになり、これ力 ¾-FF22においてそのままクロック信号として与えられ、 D-FF23においては反転したクロック信号として与えられる。従って、同図 (3)に示すよ うに D-FF22からは常に" H"レベルの信号が発生され、 D-FF23からは、同図 (4)に示 すように常に"じ'レベルの信号が発生されることになる。
[0045] 従って、これらの信号をそれぞれローパスフィルタ 24及び 25を経由して受けた 3値識 別回路 26及び 27においては、 3値識別回路 26が" H"出力 (7)を示すが、 3値識別回路 27は、 "じ，レベルを示すので、 ANDゲート 29のみが論理積条件を満たし、以つて Z0検 出信号 DOが発生されて逆位相偏差発生回路 3のスィッチ 36に与えられることになる。
[0046] 図 4(a)には、パターン検出回路 2において、 A1信号が検出された場合の動作波形 図が示されている。すなわち、ローパスフィルタ 24から出力された信号 (5)が、 3値識別 回路 26に与えられている H側閾値 (6)を超えた時点で H側出力 (7)が" H"となることが 示されている。なお、信号 (5)が H側閾値 (6)を超えるまでの時間が約 13nsとして示され ているが、この 13nsは 130ビットに相当し、 A1を誤って検出する確率は 100年に 1回程 度であり、誤検出の問題が発生しないように設定されている。
[0047] 同図 (b)は、逆位相偏差輸送回路 3での動作と位相偏差補正回路 4における動作と を組み合わせて示して 、る。
[0048] この例の場合も、 A1部について示しており、 A1部逆位相偏差設定値 31は、 A1部で の位相偏差補正量を予め記憶しており、ノターン検出回路 2から A1検出信号 D1がス イッチ 34に与えられた時点で、この A1部逆位相偏差設定値 31が出力されることにな る。この出力信号は、ローパスフィルタ 37で平均化された後、同図 (9)に示す点線波形 が位相偏差補正回路 4に与えられる。
[0049] 位相偏差補正回路 4は、広帯域 CDR回路 1から、出力信号 (8)を受けるので、ローバ スフィルタ 37からの出力信号 (9)と加算されることにより、位相偏差補正回路 4からは、 出力信号 (10)に太線で示すような補正信号が出力されることになる。
[0050] このように、ジッタ成分を含む信号 (8)は、逆位相偏差発生回路 3からの補正信号 (9) により、位相偏差 (A1部最大位相偏差で正規ィ匕したもの)における 0.5 (A1部スタート時 点から約 13nsだけ遅れた時点）を最大値として徐々に低下して行くので、 A1部による ジッタ成分の影響を極めて低く抑えることが可能となる。
[0051] 図 4の例では、ジッタ補正をすることによって、ジッタを半分に低減している。例えば 、補正無しで 0.15UIppのジッタ成分が発生していた場合、補正することにより
0.075UIppにジッタ成分を抑圧することができ、上記の SONETの規格である O.lUIpp 以下を満足することができる。
[0052] なお、ローパスフィルタ 24及び 25におけるカットオフ周波数は、広帯域 CDR回路に おける CDR帯域の 3倍程度の帯域でジッタ成分を半分に低減可能なものに設定して いる。また、広帯域 CDR回路 1のカットオフ周波数に合わせて、ローパスフィルタ 37の カットオフ周波数も設定されて 、る。
[0053] ローパスフィルタ 24及び 25の帯域を拡げることにより短時間でジッタ成分を検出でき るようになるが、逆に誤検出確率が高くなり、ジッタ成分が発生していないにもかかわ らず過剰補正してしまう可能性がある。また、ローパスフィルタ 37の帯域で過渡的な 補正量を制御することができるが、これも帯域が広過ぎると過剰補正し、狭いと補正 が追いつかず、やはりジッタ成分の低減が困難になる。
[0054] このようにジッタ補正の動作基準を変化させるとジッタ補正量に変化を与える力 上 記の実施例では、図 4の作用効果を与える最適なものとして、各ローパスフィルタの 上記カットオフ周波数を用いて 、る。
[0055] 上記の説明では、ジッタ又は位相偏差と!/、う表現を用いて 、る力 時間的な「遅延」 t 、う表現を用いても等価であることは言うまでもな 、。
[0056] さらには、上記の実施例で送信回路を例にとって説明したが、受信回路においても 適用可能である。
図面の簡単な説明
[0057] [図 1]本発明に係るジッタ抑圧回路の概念を示したブロック図である。
[図 2]図 2は、本発明に係るジッタ抑圧回路の一実施例を示したブロック図である。
[図 3]図 2に示した本発明に係るジッタ抑圧回路の実施例の動作タイムチャート図であ る。
[図 4]図 2に示した本発明に係るジッタ抑圧回路の実施例の動作波形図である。
[図 5]—般的に知られている SONET又は SDHのフレームフォーマット図である。
[図 6]同期パターン信号によって発生するジッタ成分を説明するための図である。
[図 7]従来技術を示したブロック図である。
符号の説明
[0058] 1 広帯域 CDR回路
2 パターン検出回路
21 1.5UI遅延回路
22,23 D-FF (D型フリップフロップ） 24,25,37 ローパスフィルタ (LPF)
26,27 3値識別回路
28,29 ANDゲート
3 逆位相偏差発生回路
31 A1部逆位相設定値
32 A2部逆位相偏差設定値
33 Z0部逆位相偏差設定値
34— 36 スィッチ
4 位相偏差補正回路
5 駆動回路
6 光変調器
図中、同一符号は同一又は相当部分を示す。

Claims

請求の範囲
[1] 入力データを再生するデータ再生回路と、
該データ再生回路で再生されたデータから、規定値を超える位相偏差を発生する 所定信号パターンを検出するパターン検出回路と、
該所定信号パターンが検出された時、該所定信号パターンに対応した位相偏差の 逆位相偏差を有する逆位相偏差信号を発生する逆位相偏差発生回路と、
該逆位相偏差信号により該データ再生回路の出力信号を打ち消す位相偏差補正 回路と、
を備えたことを特徴とするジッタ抑圧回路。
[2] 請求項 1において、
該所定信号パターンが、 SONET又は SDHヘッダの A1,A2,及び Z0部におけるパタ ーンであることを特徴としたジッタ抑圧回路。
[3] 請求項 2において、
該パターン検出回路が、該データ再生回路で再生されたデータを、このデータを所 定時間だけ遅延させたデータ及びその反転データをクロックとして判定することにより 2種類の判定データを求め、該判定データに基づいて該 A1,A2,及び Z0部における パターンを検出するものであることを特徴としたジッタ抑圧回路。
[4] 請求項 3において、
該データ再生回路が該入力データの位相偏差成分に対して広帯域のローパスフィ ルタを有し、該パターン検出回路が、該判定データを求めるに際して該データ再生 回路より高い周波数をカットオフ周波数としたローパスフィルタで平均化することを特 徴としたジッタ抑圧回路。
[5] 請求項 1において、
該入力データが、送信用入力データ又は受信用入力データであることを特徴とした ジッタ抑圧回路。
[6] 請求項 4において、
該パターン検出回路が、該 2種類の判定データを 3値識別しかつ組み合わせること により該 A1,A2,及び Z0部におけるパターンを検出することを特徴としたジッタ抑圧回 路。
[7] 請求項 1から 6のいずれか一つにおいて、
該逆位相偏差発生回路が、該逆位相偏差信号を、該データ再生回路と同等のカット オフ周波数としたローパスフィルタを通して力 該位相偏差補正回路に与えることを 特徴としたジッタ抑圧回路。
[8] 請求項 1から 7のいずれか一つにおいて、
該位相偏差補正回路に、さらに光信号に変換する回路を接続したことを特徴とする ジッタ抑圧回路。
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