KR102258298B1

KR102258298B1 - 복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기

Info

Publication number: KR102258298B1
Application number: KR1020190094569A
Authority: KR
Inventors: 김철우; 최윤재
Original assignee: 고려대학교 산학협력단
Priority date: 2019-08-02
Filing date: 2019-08-02
Publication date: 2021-06-01
Also published as: KR20210015548A

Abstract

본 출원은 데이터 수신기에 대한 것으로, 특히 데이터 수신기에 구비된 오류 정정기에 대한 것이다. 본 출원의 실시 예에 따른 오류 정정기는 입력 데이터를 수신하고, 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부; 상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부; 상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및 상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함한다. 본 출원에 따른 수신기의 오류 정정기는 데이터 복원 오류를 정정할 수 있음은 물론, 전력 소모량이 낮을 뿐만 아니라 적은 면적에 구현가능하다.

Description

복원된 데이터의 오류를 데이터 천이를 통하여 정정하는 수신기의 오류 정정기{ERROR CORRECTOR OF RECEIVER CORRECTING ERROR OF RECOVERY DATA USING DATA TRANSITION SCHEME}

본 출원은 데이터 수신기에 대한 것으로, 특히 데이터 수신기에 구비된 오류 정정기에 대한 것이다.

수신기는 채널 감쇄로 인해 발생하는 데이터의 왜곡(ISI, jitter 등)을 보상하여 송신기로부터 전송 받은 데이터를 송신기에서 전송한 대로 복원하는 회로이다. 복원된 데이터의 비트 에러율 (BER)은 수신기의 성능을 나타내는 한 지표이며, 적용 분야에 따라 다르지만 수신기에서 일정 수준 이하의 BER이 보장되어야만 데이터 후처리를 통해 모든 데이터를 올바르게 복원할 수 있다.

하지만, 데이터 전송속도가 높아짐에 따라 채널 감쇄로 인한 데이터 왜곡 현상이 커지고, 수신기 샘플링 클럭의 지터도 커지는 경향성이 있어 고속 수신기에서 데이터 복원의 난이도가 더욱 높아지고 있다.

수신기는 크게 클럭을 외부에서 전송받는 수신기와 클럭 데이터 복원기(CDR, Clok and Data Recovery) 또는 위상 고정 루프(PLL, Phase Lock Loop)를 통해 클럭을 자체 생성하는 수신기로 나눌 수 있다.

클럭을 외부에서 전송받는 수신기와 위상 고정루프를 포함한 수신기의 경우, 데이터를 샘플링하는 클럭의 위상이 고정되어 있기 때문에, 데이터에 저주파 또는 고주파 지터가 발생할 시, 데이터 샘플러의 타이밍 마진이 부족하게 되어 데이터 복원시 오류가 발생하게 된다.

반면에, 클럭 데이터 복원기(CDR)를 포함한 수신기의 경우, 데이터에 저주파 지터가 발생하더라도 클럭 데이터 복원기에 의하여 샘플링 클럭의 위상이 데이터의 지터를 추적하여 에러가 발생하지 않게 된다.

하지만, 클럭 데이터 복원기의 대역폭(bandwidth) 밖의 고주파 지터가 데이터에 발생할 경우에는 샘플링 클럭의 위상이 데이터의 지터를 추적하지 못하게 되어 데이터 샘플러의 타이밍 마진 부족으로 인하여 데이터 복원시 에러가 발생하게 된다.

또한, 샘플링 클럭의 지터로 인하여 데이터 샘플러의 타이밍 마진이 부족하게 되어 데이터 복원 오류가 발생할 수 있다.

본 출원의 목적은 수신기에서의 데이터 복원 오류를 정정할 수 있는 오류 정정기를 제공하는데에 있다.

본 출원의 실시 예에 따른 오류 정정기는 입력 데이터를 수신하고, 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부; 상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부; 상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및 상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함한다.

실시 예에 있어서, 상기 오류 감지부는 비교부 출력 데이터를 수신하고, 상기 비교부 출력 데이터의 오류 발생 여부에 따라 펄스를 생성하는 펄스 발생기; 및 상기 펄스 발생기에 전기적으로 연결되며, 상기 오류 감지 신호를 출력하는 플립플롭을 포함하며, 상기 오류 감지 신호는 1 유닛 인터벌의 상기 펄스를 포함한다.

실시 예에 있어서, 상기 펄스 발생기는 상기 비교부 출력 데이터 중 제1 비교부 출력 데이터를 수신하는 제1 트랜지스터; 상기 비교부 출력 데이터 중 상기 제1 비교부 출력 데이터와 다른 제2 비교부 출력 데이터를 수신하는 제2 트랜지스터; 및 클럭 신호를 수신하는 제3 트랜지스터를 포함한다.

실시 예에 있어서, 상기 클럭 신호의 라이징 에지에서의 상기 제1 및 제2 비교부 출력 데이터가 모두 논리 하이일 때에, 상기 펄스 발생기는 오류가 발생한 것으로 판단한다.

실시 예에 있어서, 상기 클럭 신호는 상기 펄스 발생기 및 상기 플립플롭에 제공된다.

실시 예에 있어서, 상기 오류 감지부는 상기 펄스 발생기와 상기 플립플롭 사이에 전기적으로 연결된 인버터를 더 포함한다.

실시 예에 있어서, 상기 플립플롭부는 상기 비교부 출력 데이터 중 제1 비교부 출력 데이터를 수신하는 제1 플립플롭; 및 상기 비교부 출력 데이터 중 상기 제1 비교부 출력 데이터와 다른 제2 비교부 출력 데이터를 수신하는 제2 플립플롭을 포함하며, 상기 제1 및 제2 플립플롭은, 각각 동일한 클럭 신호에 따라, 상기 제1 및 제2 비교부 출력 데이터를 샘플링하여 제1 및 제2 샘플드 데이터를 출력한다.

실시 예에 있어서, 상기 멀티플렉서부는 상기 제1 플립플롭에 연결되며, 상기 제1 샘플드 데이터를 수신하는 제1 멀티플렉서; 및 상기 제2 플립플롭에 연결되며, 상기 제2 샘플드 데이터를 수신하는 제2 멀티플렉서를 포함하며, 상기 오류 감지 신호에 기초하여, 상기 제1 및 제2 멀티플렉서 중 어느 하나는 상기 제1 및 제2 샘플드 데이터 중 선택된 샘플드 데이터를 천이시킨다.

실시 예에 있어서, 상기 비교부와 상기 플립플롭부 사이에 전기적으로 연결된 래치부를 더 포함한다.

실시 예에 있어서, 상기 플립플롭부와 상기 오류 감지부에는 동일한 클럭 신호가 제공되며, 상기 클럭 신호의 라이징 에지의 위상은 데이터 아이의 중앙보다 앞선다.

실시 예에 있어서, 상기 입력 데이터는 차동 데이터이다.

본 출원의 실시 예에 따른 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 외부로부터 전송된 입력 데이터를 수신하고, 상기 입력 데이터의 오류를 정정하는 수신기를 포함하며, 상기 수신기는 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부; 상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부; 상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및 상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함한다.

본 출원에 따른 수신기의 오류 정정기는 데이터 복원 오류를 정정할 수 있음은 물론, 전력 소모량이 낮을 뿐만 아니라 적은 면적에 구현가능하다.

도 1은 송신기로부터 전송받은 입력 데이터가 왜곡된 상황에서, 수신기의 클럭이 데이터 아이(eye)의 중앙에 정렬되어 있는 일 예를 보여주는 도면이다.
도 2는 도 1과 같은 상황에서의 비교부 오류 발생의 일 예를 보여주는 도면이다.
도 3은 본 출원의 일 실시 예에 따른 수신기의 오류 정정기(100)의 일 예를 보여주는 블록도이다.
도 4는 도 3의 오류 감지부(140)의 구성을 보여주는 블록도이다.
도 5는 도 4의 펄스 생성기(141)를 자세히 보여주는 회로도이다.
도 6은 도 4의 펄스 생성기(141)의 입력에 따른 출력을 보여주는 도면이다.
도 7은 도 3의 수신기의 오류 정정기(100)의 동작을 보여주는 타이밍도이다.
도 8은 도 3의 오류 정정기(100)가 포함된 반도체 시스템(1000)의 일 예를 보여주는 도면이다.

이하에서는, 본 출원의 기술분야에서 통상의 지식을 가진 자가 본 출원의 기술내용을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 출원의 실시 예들이 첨부된 도면을 참조하여 설명될 것이다.

도 1 및 도 2는 지터가 심한 상황에서의 비교부 오류의 일 예를 보여주는 도면들이다.

구체적으로, 도 1은 송신기로부터 전송받은 입력 데이터가 왜곡된 상황에서, 수신기의 클럭이 데이터 아이(eye)의 중앙에 정렬되어 있는 일 예를 보여주는 도면이다. 도 2는 도 1과 같은 상황에서의 비교부 오류 발생의 일 예를 보여주는 도면이다.

도 1 및 도 2를 참조하면, 송신기로부터 전송받은 입력 데이터는 지터(jitter)로 인하여 데이터가 왜곡되어 있다.

이 경우, 입력 데이터의 지터로 인하여 비교부(comparator)에서 충분한 샘플링 마진이 확보되지 않을 수 있으며, 이에 따라 비교부가 정상적으로 동작하지 않고 오류가 발생할 수 있다.

예를 들어, 입력 데이터가 차동 데이터인 경우에, 정상적인 비교부 출력은 차동 데이터로 출력되어야 한다. 그러나, 지터로 인한 샘플링 마진 부족으로 인하여 비교부가 오작동하는 경우, 도 2에 도시된 바와 같이, 비교부는 차동 데이터가 아닌 데이터를 출력할 수 있다.

이와 같이, 송신기로부터 전송받은 입력 데이터가 왜곡되어 있는 경우, 비교부의 오작동으로 인하여 출력 데이터에 오류가 발생할 수 있다. 이하에서는, 이러한 비교부의 오작동을 감지하고, 비교부에서 오류 발생 시에 해당 오류를 정정할 수 있는 오류 정정기가 자세히 설명될 것이다.

도 3은 본 출원의 일 실시 예에 따른 수신기의 오류 정정기(100)의 일 예를 보여주는 블록도이다.

도 3을 참조하면, 오류 정정기(100)는 비교부(110), 래치부(120), 플립플롭부(130), 오류 감지부(140) 및 멀티플렉서부(150)를 포함한다.

비교부(110)는 외부로부터 입력 데이터를 수신한다. 예를 들어, 송신기로부터 전송된 데이터는 입력 버퍼(10)로 수신되고, 비교부(110)는 입력 버퍼(10)로부터 입력 데이터를 수신할 수 있다. 예를 들어, 입력 데이터는 차동 데이터일 수 있다.

비교부(110)는 외부로부터 클럭 신호(CLK)를 수신한다. 예를 들어, 클럭 신호(CLK)는 송신기로부터 수신된 클럭 신호일 수 있다. 다른 예로, 클럭 신호(CLK)는 클럭 데이터 복원기(CDR, Clock Data Recovery)를 통하여 수신기에서 생성된 클럭 신호일 수 있다. 다른 예로, 클럭 신호(CLK)는 위상 고정 루프(PLL, Phase Lock Loop)를 통하여 수신기에서 생성된 클럭 신호일 수 있다.

비교부(110)는 클럭 신호에 따라, 차동 데이터인 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력할 수 있다.

한편, 이하에서 설명될 바와 같이, 본 출원의 오류 정정기(100)는 비교부(110)가 데이터의 천이(transition)을 올바르게 인식하지 못할 때에 데이터 후처리를 통해 천이를 만들어주는 방식이므로, 도 1과 달리 샘플링 클럭의 위상이 데이터 아이의 중앙보다 조금 앞에 있을 수 있다.

래치부(120)는 비교부(110)에 연결되며, 비교부(110)로부터 비교부 출력 데이터를 수신한다. 예를 들어, 래치부(120)는 SR 래치일 수 있다.

플립플롭부(130)는 래치부(120)에 연결되며, 래치부(120)로부터 차동 데이터를 수신한다. 또한, 플립플롭부(130)는 외부로부터 클럭 신호(CLK)를 수신한다. 플립플롭부(130)는 래치부(120)로부터 수신한 차동 데이터를 디지털 값으로 샘플링하고, 이를 샘플드 데이터(sampled data)로 출려한다.

예를 들어, 플립플롭부(130)는 제1 플립플롭(131) 및 제2 플립플롭(132)를 포함할 수 있다.

제1 플립플롭(131)은 래치부(120)로부터 차동 데이터 중 하나의 데이터(이하, 제1 데이터)를 수신하고, 외부로부터 클럭 신호(CLK)를 수신한다. 제1 플립플롭(131)은 클럭 신호(CLK)에 따라, 제1 데이터를 샘플링하고, 이를 제1 샘플드 데이터로 출력할 수 있다.

제2 플립플롭(132)은 래치부(120)로부터 차동 데이터 중 다른 하나의 데이터(이하, 제2 데이터)를 수신하고, 외부로부터 클럭 신호(CLK)를 수신한다. 제2 플립플롭(132)은 클럭 신호(CLK)에 따라, 제2 데이터를 샘플링하고, 이를 제2 샘플드 데이터로 출력할 수 있다.

오류 감지부(140)는 비교부(110)에 연결되며, 비교부 출력 데이터를 수신한다. 오류 감지부(140)는 외부로부터 클럭 신호(CLK)를 수신한다. 오류 감지부(140)는 클럭 신호(CLK)에 따라 비교부 출력 데이터에 오류가 발생하였는지 여부를 판단하고, 오류 발생 시에 1UI(1 Unit Interval)의 오류 감지 신호(EDS, Error Detect Signal)를 출력할 수 있다.

예를 들어, 오류 감지부(140)는 비교부(110)에서 입력 데이터에 대하여 확실한 결정(decision)을 출력하지 못하였을 때에, 오류 감지 신호(EDS)를 발생할 수 있다. 예를 들어, 오류 감지부(140)는 비교부(110)로부터 수신한 비교부 출력 데이터의 위상이 서로 동일할 때에, 오류 감지 신호(EDS)를 발생할 수 있다. 다른 예로, 오류 감지부(140)는, 도 2에 도시된 바와 같이, 비교부(110)로부터 수신한 비교부 출력 데이터가 서로 완전히 분리되지 않을 때에, 오류 감지 신호(EDS)를 발생할 수 있다.

멀티플렉서부(150)는 플립플롭부(130)에 연결되며, 플립플롭부(130)로부터 샘플드 데이터를 수신한다. 또한, 멀티플렉서부(150)는 오류 감지부(140)에 연결되며, 오류 감지 신호(EDS)를 수신한다. 멀티플렉서부(150)는 오류 감지 신호(EDS)에 기초하여, 오류 발생 시에 샘플드 데이터 중 하나의 데이터의 위상을 반대로 전환한다.

예를 들어, 멀티플렉서부(150)는 제1 멀티플렉서(151) 및 제2 멀티플렉서(152)를 포함할 수 있다.

제1 멀티플렉서(151)는 제1 플립플롭(131)로부터 제1 샘플드 데이터를 수신하고, 제2 멀티플렉서(152)는 제2 플립플롭(132)으로부터 제2 샘플드 데이터를 수신할 수 있다. 제1 멀티플렉서(151) 및 제2 멀티플렉서(152)는 오류 감지 신호(EDS)를 수신할 때마다, 제1 및 제2 샘플드 데이터를 서로 반대 위상으로 먹싱(muxing)할 수 있다.

예를 들어, 1UI의 오류 감지 신호(EDS)를 수신할 때마다, 제1 및 제2 멀티플렉서(151, 152) 중 어느 하나는 제1 및 제2 샘플드 데이터 중 어느 하나의 데이터를 논리 하이(high)에서 논리 로우(low)로 천이(transition)시킬 수 있다. 예를 들어, 1UI의 오류 감지 신호(EDS)를 수신할 때마다, 제1 및 제2 멀티플렉서(151, 152) 중 어느 하나는 제1 및 제2 샘플드 데이터 중 어느 하나의 데이터를 논리 로우(low)에서 논리 로우(high)로 천이시킬 수 있다.

이와 같이, 제1 및 제2 샘플드 데이터가 서로 반대 위상으로 먹싱됨으로써, 수신기에서 입력된 데이터를 정확하게 복원할 수 있다.

도 4 내지 도 6은 도 3의 오류 감지부(140)의 구성 및 동작을 좀 더 자세히 설명하기 위한 도면들이다.

구체적으로, 도 4는 도 3의 오류 감지부(140)의 구성을 보여주는 블록도이다. 도 5는 도 4의 펄스 생성기(141)를 자세히 보여주는 회로도이다. 도 6은 도 4의 펄스 생성기(141)의 입력에 따른 출력을 보여주는 도면이다.

먼저, 도 4를 참조하면, 오류 감지부(140)는 펄스 발생기(141), 인버터(142) 및 플립플롭(143)을 포함한다.

펄스 발생기(141)는 비교부(110)로부터 비교부 출력 데이터를 수신하고, 외부로부터 클럭 신호(CLK)를 수신한다. 펄스 발생기(141)는 클럭 신호에 따라 오류 발생 여부를 판단하고, 그 결과를 OUT 신호로 출력한다.

도 5 및 도 6을 참조하여 좀 더 자세히 설명하면 , 펄스 발생기(141)는 복수의 트랜지스터들로 구성될 수 있다. 펄스 발생기(141)는 비교부(110)로부터 제1 비교부 출력 데이터(A) 및 제2 비교부 출력 데이터(B)를 수신하고, 외부로부터 클럭 신호(CLK)를 수신할 수 있다. 펄스 발생부(141)는 클럭 신호(CLK)의 라이징 에지(즉, "1")에서의 제1 및 제2 비교부 출력 데이터(A, B)가 모두 논리 하이(즉, "1")인 경우에 오류가 발생한 것으로 감지할 수 있다. 오류가 발생한 경우에, 펄스 발생부(141)는 OUT 신호를 논리 하이("1")에서 논리 로우("0")로 스위칭함으로써, 펄스를 생성할 수 있다. 예를 들어, 펄스 발생기(141)는 제1 및 제2 비교부 출력 데이터(A, B)가 회로의 로직 문턱전압(logic threshold)를 넘는 경우에,OUT 신호를"1"에서 "0"으로 스위칭할 수 있다.

한편, 펄스 발생기(141)는 플립플롭(143)의 타이밍 마진(timing margin)이 확보될 수 있도록, RZ(Return-to-Zero) 형태의 비교부 출력 데이터를 NRZ(Non-Return-to-Zero) 형태로 변환시킬 수 있다.

다시, 도 4를 참조하면, 인버터(142)를 펄스 발생기(141)로부터 OUT 신호를 수신하고, 이를 반전하여 출력한다.

플립플롭(143)은 인버터(142)로부터 반전된 OUT 신호를 수신하고, 외부로부터 클럭 신호(CLK)를 수신한다. 플립플롭(143)은 클럭 신호(CLK)에 따라 오류 감지 신호(EDS)를 출력한다. 특히, 플립플롭(143)은 오류 감지 신호(EDS)를 리타이밍(retiming)해줌으로써, 테이터와의 얼라인(align)을 통해 멀티플렉서부(150, 도 3 참조)에서의 글리치(glitch)의 발생을 방지할 수 있다.

도 7은 도 3의 수신기의 오류 정정기(100)의 동작을 보여주는 타이밍도이다.

도 7을 참조하면, 비교뷰(110)의 비교부 출력 데이터에서 오류가 발생했을 때에, 오류 감지부(140)는 1UI의 펄스에 해당하는 오류 감지 신호(EDS)를 생성한다. 멀티플렉서부(150)는 오류 감지 신호(EDS)에 응답하여 샘플드 데이터를 천이(transition)시킴으로써, 오류를 정정할 수 있다.

도 8은 도 3의 오류 정정기(100)가 포함된 반도체 시스템(1000)의 일 예를 보여주는 도면이다.

도 8을 참조하면, 반도체 시스템(1000)은 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함할 수 있다.

메모리 장치(1100)는 하나의 메모리 칩일 수도 있고, 시스템에 집적된 임베디드(embedded) 메모리 장치일 수도 있고, 복수의 메모리 칩들이 장착된 메모리 모듈일 수도 있다.

메모리 컨트롤러(1200)는 데이터 신호들을 교신하기 위한 데이터 버스 및 데이터의 독출 동작, 데이터의 기입 동작 등을 지시하기 위한 클록 신호(CLK)와 같은 제어 신호들을 전송하기 위한 제어 버스를 통하여 메모리 장치(100)와 연결될 수 있다.

메모리 컨트롤러(1200)는 CPU와 같은 프로세서에 연결될 수 있고, 상기 프로세서의 일부로서 구현될 수도 있다.

메모리 장치(1100)는 송신기(1110)와 수신기(1120)를 포함할 수 있고, 메모리 컨트롤러(1200)는 송신기(1210)와 수신기(1220)를 포함할 수 있다.

메모리 장치(1100)의 수신기(1120)는 메모리 컨트롤러(1200)의 송신기(1210)에 연결되어, 데이터를 수신할 수 있다. 이 경우, 메모리 장치(1100)의 수신기(1120)는 도 3의 수신기의 오류 정정기(100)를 포함할 수 있으며, 이에 따라 데이터 왜곡에 따른 데이터 복원 오류를 정정할 수 있다.

메모리 컨트롤러(1200)의 수신기(1220)는 메모리 장치(1100)의 송신기(1110)에 연결되어, 데이터를 수신할 수 있다. 이 경우, 메모리 컨트롤러(1200)의 수신기(1220)는 도 3의 수신기의 오류 정정기(100)를 포함할 수 있으며, 이에 따라 데이터 왜곡에 따른 데이터 복원 오류를 정정할 수 있다.

상술한 바와 같이, 본 출원의 실시 예에 따른 수신기의 오류 정정기는 채널 감쇄로 인하여 데이터 지터가 심한 상황에서, 복원된 데이터의 오류를 정정할 수 있다. 특히, 본 출원의 실시 예에 따른 오류 정정기는 간단한 디지털 회로를 활용하여 구현가능함으로써, 종래의 오류 정정기에 비하여 설계의 복잡도가 낮으며 전력 소모량 및 회로가 차지하는 면적이 작다는 장점이 있다. 또한, 오류 정정을 위한 별도의 트레이닝 시간 및 송신기에서의 트레이닝 패턴 전송이 필요하지 않다는 장점이 있다.

한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 3에서, 2-to-1 멀티플랙서를 이용하여 오류 감지 시마다 샘플된 데이터를 전환하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 2-to-1 멀티플레서는 오류 정정 방식을 수신기 회로에 적용한 한 예이며, 같은 차동 구조에서도 다른 방식으로 구현될 수 있으며, 단일 구조에도 적용이 가능함이 이해될 것이다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및

변경시킬 수 있음을 이해할 것이다.

10: 입력 버퍼
100: 오류 정정기
110: 비교뷰
120: 래치부
130: 플립플롭부
140: 오류 감지부
141: 펄스 발생기
150: 멀티플렉서부
EDS: 오류 감지 신호
1000: 반도체 시스템

Claims

입력 데이터를 수신하고, 상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부;
상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부;
상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및
상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함하고,
상기 오류 감지부는 오류 감지 신호를 리타이밍하는 플립플롭을 포함하며,
상기 비교부와 상기 플립플롭부 사이에 전기적으로 연결되고, SR 래치를 사용하는 래치부를 포함하고,
상기 플립플롭부는 상기 래치부로부터 차동 데이터를 수신하며,
상기 플립플롭부는 제1 플립플롭과 제2 플립플롭을 포함하고,
상기 제1 플립플롭은 상기 래치부로부터 상기 차동 데이터 중 제1 데이터를 수신하고, 클럭 신호에 따라 상기 제1 데이터를 샘플링하여 제1 샘플드 데이터로 출력하며,
상기 제2 플립플롭은 상기 래치부로부터 상기 차동 데이터 중 상기 제1 데이터와 다른 제2 데이터를 수신하고, 상기 클럭 신호에 따라 상기 제2 데이터를 샘플링하여 제2 샘플드 데이터로 출력하는, 오류 정정기.
제 1 항에 있어서,
상기 오류 감지부는
비교부 출력 데이터를 수신하고, 상기 비교부 출력 데이터의 오류 발생 여부에 따라 펄스를 생성하는 펄스 발생기를 더 포함하고,
상기 오류 감지 신호는 1 유닛 인터벌의 상기 펄스를 포함하며,
상기 플립플롭은 상기 펄스 발생기에 전기적으로 연결되며, 상기 오류 감지 신호를 출력하는, 오류 정정기.
제2 항에 있어서,
상기 펄스 발생기는
상기 비교부 출력 데이터 중 제1 비교부 출력 데이터를 수신하는 제1 트랜지스터;
상기 비교부 출력 데이터 중 상기 제1 비교부 출력 데이터와 다른 제2 비교부 출력 데이터를 수신하는 제2 트랜지스터; 및
클럭 신호를 수신하는 제3 트랜지스터를 포함하는, 오류 정정기.
제3 항에 있어서,
상기 클럭 신호의 라이징 에지에서의 상기 제1 및 제2 비교부 출력 데이터가 모두 논리 하이일 때에, 상기 펄스 발생기는 오류가 발생한 것으로 판단하는, 오류 정정기.
제3 항에 있어서,
상기 클럭 신호는 상기 펄스 발생기 및 상기 플립플롭에 제공되는, 오류 정정기.
제2 항에 있어서,
상기 오류 감지부는 상기 펄스 발생기와 상기 플립플롭 사이에 전기적으로 연결된 인버터를 더 포함하는, 오류 정정기.
삭제
제1 항에 있어서,
상기 멀티플렉서부는
상기 제1 플립플롭에 연결되며, 상기 제1 샘플드 데이터를 수신하는 제1 멀티플렉서; 및
상기 제2 플립플롭에 연결되며, 상기 제2 샘플드 데이터를 수신하는 제2 멀티플렉서를 포함하며,
상기 오류 감지 신호에 기초하여, 상기 제1 및 제2 멀티플렉서 중 어느 하나는 상기 제1 및 제2 샘플드 데이터 중 선택된 샘플드 데이터를 천이시키는, 오류 정정기.
삭제
제1 항에 있어서,
상기 플립플롭부와 상기 오류 감지부에는 동일한 클럭 신호가 제공되며,
상기 클럭 신호의 라이징 에지의 위상은 데이터 아이의 중앙보다 앞선, 오류 정정기.
제1 항에 있어서,
상기 입력 데이터는 차동 데이터인, 오류 정정기.
반도체 메모리 장치에 있어서,
상기 반도체 메모리 장치는 외부로부터 전송된 입력 데이터를 수신하고, 상기 입력 데이터의 오류를 정정하는 수신기를 포함하며,
상기 수신기는
상기 입력 데이터에 대한 비교 결과를 비교부 출력 데이터로 출력하는 비교부;
상기 비교부에 전기적으로 연결되며, 상기 비교부 출력 데이터를 디지털 값으로 샘플링하여 샘플드 데이터로 출력하는 플립플롭부;
상기 비교부 출력 데이터를 수신하며, 상기 비교부 출력 데이터의 오류 발생 여부에 기초하여 오류 감지 신호를 출력하는 오류 감지부; 및
상기 오류 감지 신호에 기초하여,오류 발생 시에 상기 샘플드 데이터의 위상을 반대 위상으로 전환하는 멀티플렉서부를 포함하고,
상기 오류 감지부는 오류 감지 신호를 리타이밍하는 플립플롭을 포함하고,
상기 비교부와 상기 플립플롭부 사이에 전기적으로 연결되고, SR 래치를 사용하는 래치부를 포함하고,
상기 플립플롭부는 상기 래치부로부터 차동 데이터를 수신하며,
상기 플립플롭부는 제1 플립플롭과 제2 플립플롭을 포함하고,
상기 제1 플립플롭은 상기 래치부로부터 상기 차동 데이터 중 제1 데이터를 수신하고, 클럭 신호에 따라 상기 제1 데이터를 샘플링하여 제1 샘플드 데이터로 출력하며,
상기 제2 플립플롭은 상기 래치부로부터 상기 차동 데이터 중 상기 제1 데이터와 다른 제2 데이터를 수신하고, 상기 클럭 신호에 따라 상기 제2 데이터를 샘플링하여 제2 샘플드 데이터로 출력하는, 반도체 메모리 장치.