KR20180062336A - 비동기 클록 도메인들의 판독-기록 데이터 변환 기법 - Google Patents

비동기 클록 도메인들의 판독-기록 데이터 변환 기법 Download PDF

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KR20180062336A
KR20180062336A KR1020170120565A KR20170120565A KR20180062336A KR 20180062336 A KR20180062336 A KR 20180062336A KR 1020170120565 A KR1020170120565 A KR 1020170120565A KR 20170120565 A KR20170120565 A KR 20170120565A KR 20180062336 A KR20180062336 A KR 20180062336A
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Abstract

전자 시스템은 제1 클록 도메인의 송신 회로 및 제2 클록 도메인의 수신 회로를 포함한다. 송신 회로는, 제1 클록 도메인의 클로킹 신호의 위상이 디지털 입력 신호와 연관된 클로킹 신호의 위상을 리드할 때, 제1 클록 도메인의 클로킹 신호의 상승 에지들로 디지털 입력 신호를 재타이밍(re-time)한다. 그렇지 않으면, 송신 회로는, 제1 클록 도메인의 클로킹 신호의 위상이 디지털 입력 신호와 연관된 클로킹 신호의 위상을 리드하지 않을 때, 제1 클록 도메인의 클로킹 신호의 하강 에지들로 디지털 입력 신호를 재타이밍한다. 수신 회로는 송신 회로로부터 재타이밍된 디지털 입력 신호를 수신한다. 따라서, 수신 회로는 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 제2 클록 도메인의 클로킹 신호의 위상을 리드할 때, 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상의 상승 에지들로 재타이밍된 디지털 입력 신호를 재타이밍한다. 그렇지 않으면, 수신 회로는 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 제2 클록 도메인의 클로킹 신호의 위상을 리드하지 않을 때, 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상의 하강 에지들로 재타이밍된 디지털 입력 신호를 재타이밍한다.

Description

비동기 클록 도메인들의 판독-기록 데이터 변환 기법{READ-WRITE DATA TRANSLATION TECHNIQUE OF ASYNCHRONOUS CLOCK DOMAINS}
본 출원은 2016년 11월 30일자로 출원된 미국 가특허출원 제62/428,164호를 우선권으로 주장하며, 상기 미국 가특허출원은 그 전체가 인용에 의해 본원에 포함된다.
전자 시스템은 통상적으로 다수의 칩들 및/또는 다이들 상에 형성되는 다수의 집적 회로들을 포함한다. 흔히, 이들 다수의 집적 회로들은 서로 동기화되지 않는다. 이로써, 이들 다수의 집적 회로들은 클록 도메인들로 지칭되는 그들 자신의 클로킹 신호들에 따라 동작할 수 있다. 다수의 집적 회로들 사이를 가로지르는(traversing) 하나 이상의 전자 신호들은 다수의 집적 회로들의 다양한 클록 도메인들 사이를 가로지른다. 클록 도메인들 사이의 이러한 가로지름(traversal)은 클록 도메인 교차(clock domain crossing) 또는 간단히 클록 교차(clock crossing)로 지칭된다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시물의 예시적인 실시예들에 따른 예시적인 전자 시스템의 블록도이다.
도 2는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 송신 클러스터 회로 내에서 구현될 수 있는 예시적인 송신기-에지-검출(TED, transmitter-edge-detect) 회로를 예시한다.
도 3은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 송신 클러스터 회로 내에서 구현될 수 있는 예시적인 송신기-교차-도메인(TCD, transmitter-cross-domain) 회로의 개략도이다.
도 4는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 수신 클러스터 회로 내에서 구현될 수 있는 예시적인 수신기-에지-검출(RED, receiver-edge-detect) 회로를 예시한다.
도 5는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 수신 클러스터 회로 내에서 구현될 수 있는 예시적인 수신기-교차-도메인(RCD, receiver-cross-domain) 회로를 예시한다.
도 6은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템 내의 송신기 회로의 예시적인 제어 흐름의 흐름도이다.
도 7은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템 내의 수신기 회로의 예시적인 제어 흐름의 흐름도이다.
다양한 실시예들에서의 아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간단히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 설명하는 것은 아니다.
개요
본 개시물의 다양한 실시예들은 제1 클록 도메인의 송신 회로 및 제2 클록 도메인의 수신 회로를 포함한다. 송신 회로는, 제1 클록 도메인의 클로킹 신호의 위상이 디지털 입력 신호와 연관된 클로킹 신호의 위상을 리드할 때, 제1 클록 도메인의 클로킹 신호의 상승 에지들로 디지털 입력 신호를 재타이밍(re-time)한다. 그렇지 않으면, 송신 회로는, 제1 클록 도메인의 클로킹 신호의 위상이 디지털 입력 신호와 연관된 클로킹 신호의 위상을 리드하지 않을 때, 제1 클록 도메인의 클로킹 신호의 하강 에지들로 디지털 입력 신호를 재타이밍한다. 수신 회로는 송신 회로로부터 재타이밍된 디지털 입력 신호를 수신한다. 따라서, 수신 회로는 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 제2 클록 도메인의 클로킹 신호의 위상을 리드할 때, 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상의 상승 에지들로 재타이밍된 디지털 입력 신호를 재타이밍한다. 그렇지 않으면, 수신 회로는 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 제2 클록 도메인의 클로킹 신호의 위상을 리드하지 않을 때, 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상의 하강 에지들로 재타이밍된 디지털 입력 신호를 재타이밍한다.
예시적인 전자 시스템
도 1은 본 개시물의 예시적인 실시예들에 따른 예시적인 전자 시스템의 블록도이다. 전자 시스템(100)은 하나 이상의 제1 칩들 및/또는 다이들 상에 형성된 송신 회로(102), 및 하나 이상의 제2 칩들 및/또는 다이들 상에 형성된 수신 회로(104)를 포함한다. 송신 회로(102)는 제1 클록 도메인의 제1 디지털 회로를 나타내고, 수신 회로(104)는 제2 클록 도메인의 제2 디지털 회로를 나타낸다. 송신 회로(102)에 의해 송신되고 수신 회로(104)에 의해 수신된 하나 이상의 전자 신호들은 제1 클록 도메인과 제2 클록 도메인 사이를 가로지른다. 제1 클록 도메인으로부터 제2 클록 도메인으로의 이러한 가로지름은 클록 도메인 교차(CDC, clock domain crossing) 또는 간단히 클럭 교차로 지칭된다. 이 예시적인 실시예에서, 수신 회로(104)는 제1 클록 도메인으로부터 제2 클록 도메인으로 송신 회로(102)로부터 수신된 하나 이상의 전자 신호들을 재타이밍한다. 이러한 재타이밍은 제2 클록 도메인에 있도록 송신 회로(102)로부터 수신된 하나 이상의 전자 신호들의 샘플링을 포함할 수 있다. 예시적인 실시예에서, 제1 클록 도메인 및/또는 제2 클록 도메인은 각각 다수의 제1 클록 도메인들 및 다수의 제2 클록 도메인들을 포함할 수 있다. 이 예시적인 실시예에서, 송신 회로(102) 및/또는 수신 회로(104)는 각각 다수의 제1 클록 도메인들 및 다수의 제2 클록 도메인들을 통해 흐르는 하나 이상의 전자 신호들을 재타이밍한다.
송신 회로(102)는 제1 클록 도메인에 있도록 송신 디지털 입력 신호들(150.1 내지 150.z)을 재타이밍하여 송신 디지털 출력 신호들(156.1 내지 156.z) 및 대응하는 송신 출력 데이터 클로킹 신호들(158.1 내지 158.z)을 수신 회로(104)에 제공하기 위해, 송신 클러스터 회로(106.1 내지 106.z)를 포함한다. 예시적인 실시예에서, 송신 디지털 입력 신호들(150.1 내지 150.z) 각각은 동시에 또는 거의 동시에, 병렬 데이터 버스의 다수의 레인들을 통해 동시에 전파하는 n개의 다수의 병렬 디지털 신호들을 나타낸다. 도 1의 예시적인 실시예에서, 송신 클러스터 회로(106.1 내지 106.z) 각각은 실질적으로 유사한 방식으로 구현된다; 따라서, 송신 클러스터 회로(106.1)만이 더 상세하게 논의된다. 이로써, 송신 클러스터 회로(106.1)는 멀티플렉싱 회로(110), 송신기-에지-검출(TED) 회로(112) 및 송신기-교차-도메인(TCD) 회로(114)를 포함한다.
멀티플렉싱 회로(110)는 글로벌 송신 클로킹 신호들(154.1 내지 154.z) 중의 글로벌 송신 클로킹 신호(154.1)에 기반하여 송신 재타이밍 클로킹 신호(160)를 제공한다. 예를 들어, 멀티플렉싱 회로(110)는 송신 클로킹 신호(152.1)와 실질적으로 유사한 주파수를 갖지만 송신 클로킹 신호(152.1)로부터 위상이 오프셋된 송신 재타이밍 클로킹 신호(160)를 제공하기 위해, n/2의 인자에 의해 글로벌 송신 클로킹 신호(154.1)를 스케일링할 수 있다.
TED 회로(112)는 송신 디지털 입력 신호(150.1)가 송신 재타이밍 클로킹 신호(160)의 상승 에지들 또는 하강 에지들로 재타이밍할지 여부를 결정한다. 이 결정의 일부로서, TED 회로(112)는 송신 클로킹 신호(152.1)의 위상을 송신 재타이밍 클로킹 신호(160)의 위상과 비교한다. 그 후, TED 회로(112)는 예를 들어, 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상을 리드(leading)할 때, 논리 1과 같은 제1 논리 레벨로 클로킹 신호 선택(162)을 제공한다. 그렇지 않으면, TED 회로(112)는 예를 들어, 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상에 뒤쳐질(lagging) 때, 논리 0과 같은 제2 논리 레벨로 클로킹 신호 선택(162)을 제공한다. 예시적인 실시예에서, TED 회로(112)는 송신 클로킹 신호(152.1)가 위상에 있어서 송신 재타이밍 클로킹 신호(160)를 리드하는지 여부를 결정하기 위해, 송신 클로킹 신호(152.1)의 상승 에지들 및/또는 하강 에지들을 송신 재타이밍 클로킹 신호(160)의 상승 에지들 및/또는 하강 에지들과 비교한다. 일부 상황들에서, TCD 회로(114)는 송신 재타이밍 클로킹 신호(160)의 위상을 지연시키기 위해 히스테리시스(hysteresis)를 포함할 수 있다. 이러한 히스테리시스는 TED 회로(112)가 송신 클로킹 신호(152.1)의 위상과 송신 재타이밍 클로킹 신호(160)의 위상 간에 작은 편차들이 존재할 때, 송신 클로킹 신호(152.1)의 위상과 송신 재타이밍 클로킹 신호(160)의 위상을 비교하도록 허용하기 위해, 송신 재타이밍 클로킹 신호(160)에 대해 필요한 홀드 시간(hold time) 및 셋업 시간을 제공한다. 이러한 상황들에서, TED 회로(112)는 클로킹 신호 선택(162)을 제공할 때 송신 클로킹 신호(152.1)의 위상과 송신 재타이밍 클로킹 신호(160)의 위상 지연 표시를 비교한다.
TCD 회로(114)는 동기화된 송신 신호(164)의 n개의 다중 병렬 디지털 신호들을 제공하기 위해 클로킹 신호 선택(162)에 기반하여 송신 재타이밍 클로킹 신호(160)의 상승 에지들 및/또는 하강 에지들에 따라 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 예시적인 실시예에서, 동기화된 송신 신호(164)는 송신 회로(102)의 제1 클록 도메인과 동기화된다. 다른 예시적인 실시예에서, TCD 회로(114)는 클로킹 신호 선택(162)이 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상을 리드함을 표시하는 제1 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 하강 에지들에 따라, 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 이 예시적인 실시예에서, TCD 회로(114)는 클로킹 신호 선택(162)이 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상에 뒤처짐을 표시하는 제2 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 따라, 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 다른 예시적인 실시예에서, TCD 회로(114)는 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 따른 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍하기 위한 상승 에지 신호 프로세싱 경로, 및 송신 재타이밍 클로킹 신호(160)의 하강 에지들에 따른 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍하기 위한 하강 에지 신호 프로세싱 경로를 포함한다. 이 예시적인 실시예에서, TCD 회로(114)는 클로킹 신호 선택(162)이 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상을 리드함을 표시하는 제1 논리 레벨에 있을 때, 하강 에지 신호 프로세싱 경로를 선택한다. 그렇지 않으면, TCD 회로(114)는 클로킹 신호 선택(162)이 송신 클로킹 신호(152.1)의 위상이 송신 재타이밍 클로킹 신호(160)의 위상에 뒤처짐을 표시하는 제2 논리 레벨에 있을 때, 상승 에지 신호 프로세싱 경로를 선택한다.
멀티플렉싱 회로는 또한 글로벌 송신 클로킹 신호(154)에 따라 동기화된 송신 신호(164)의 n개의 다중 병렬 디지털 신호들을 직렬 신호로 변환하기 위해, 동기화된 송신 신호(164)에 대해 병렬-직렬 변환을 수행한다. 예를 들어, 멀티플렉싱 회로(110)는 글로벌 송신 클로킹 신호(154)를 사용하여 동기화된 송신 신호(164)의 n개의 다중 병렬 디지털 신호들 각각으로부터 m-비트를 선택하고, n개의 다중 병렬 디지털 신호들 각각으로부터 선택된 m-비트를 서로 결합하여 송신 디지털 출력 신호(156.1)를 제공한다. 이후, 멀티플렉싱 회로(110)는 송신 디지털 출력 신호(156.1) 및 글로벌 송신 클로킹 신호(154)를 송신 출력 데이터 클로킹 신호(158.1)로서 수신 회로(104)에 제공한다.
계속해서 도 1을 참고하여, 수신 회로(104)는 제2 클록 도메인에 있도록 디지털 출력 신호들(156.1 내지 156.z)를 재타이밍하여 수신 디지털 출력 신호들(166.1 내지 166.z)를 제공하기 위해 수신 클러스터 회로(116.1 내지 116.z) 및 데이터 정렬 회로(118)를 포함한다. 도 1의 예시적인 실시예에서, 수신 클러스터 회로(116.1 내지 116.z) 각각은 실질적으로 유사한 방식으로 구현된다; 따라서, 수신 클러스터 회로(116.1)만이 더 상세하게 논의된다. 이로써, 수신 클러스터 회로(116.1)는 디멀티플렉싱 회로(120), 수신기-에지-검출(RED) 회로(122) 및 수신기-교차-도메인(RCD) 회로(124)를 포함한다.
디멀티플렉싱 회로(120)는 송신 출력 데이터 클로킹 신호(158.1)에 따라 송신 디지털 출력 신호(156.1)의 직렬 신호를 n개의 다중 병렬 디지털 신호들로 변환하여 수신 디지털 입력 신호(170) 및 수신 클로킹 신호(172)를 제공하기 위해, 송신 디지털 출력 신호(156.1)에 대해 직렬-병렬 변환을 수행한다.
RED 회로(122)는 수신 디지털 입력 신호(170)가 수신 클로킹 신호(172)의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정한다. 이 결정의 일부로서, RED 회로(122)는 수신 클로킹 신호(172)의 위상을 수신 재타이밍 클로킹 신호(174)의 위상과 비교한다. 그 후, RED 회로(122)는 예를 들어, 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상을 리드할 때, 논리 1과 같은 제1 논리 레벨로 클로킹 신호 선택(176)을 제공한다. 그렇지 않으면, RED 회로(122)는 예를 들어, 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상에 뒤쳐질 때, 논리 0과 같은 제2 논리 레벨로 클로킹 신호 선택(176)을 제공한다. 예시적인 실시예에서, RED 회로(122)는 수신 클로킹 신호(172)가 위상에 있어서 수신 재타이밍 클로킹 신호(174)를 리드하는지 여부를 결정하기 위해, 수신 클로킹 신호(172)의 상승 에지들 및/또는 하강 에지들을 수신 재타이밍 클로킹 신호(174)의 상승 에지들 및/또는 하강 에지들과 비교한다. 일부 상황들에서, RCD 회로(124)는 수신 재타이밍 클로킹 신호(174)의 위상을 지연시키기 위해 히스테리시스를 포함할 수 있다. 이러한 히스테리시스는 RED 회로(122)가 수신 클로킹 신호(172)의 위상과 수신 재타이밍 클로킹 신호(174)의 위상 간에 작은 편차들이 존재할 때, 수신 클로킹 신호(172)의 위상과 수신 재타이밍 클로킹 신호(174)의 위상을 비교하도록 허용하기 위해, 수신 재타이밍 클로킹 신호(174)에 대해 필요한 홀드 시간 및 셋업 시간을 제공한다. 이러한 상황들에서, RED 회로(122)는 클로킹 신호 선택(176)을 제공할 때 수신 클로킹 신호(172)의 위상과 수신 재타이밍 클로킹 신호(174)의 위상 지연 표시를 비교한다.
RCD 회로(124)는 수신 회로(104)의 제2 클록 도메인과 동기화되는 동기화된 수신 신호(178)의 n개의 다중 병렬 디지털 신호들을 제공하기 위해 클로킹 신호 선택(176)에 기반하여 수신 클로킹 신호(172)의 상승 에지들 및/또는 하강 에지들에 따라 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 예시적인 실시예에서, RCD 회로(124)는 클로킹 신호 선택(176)이 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상을 리드함을 표시하는 제1 논리 레벨에 있을 때, 수신 재타이밍 클로킹 신호(174)의 하강 에지들에 따라, 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 이 예시적인 실시예에서, RCD 회로(124)는 클로킹 신호 선택(176)이 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상에 뒤처짐을 표시하는 제2 논리 레벨에 있을 때, 수신 재타이밍 클로킹 신호(174)의 상승 에지들에 따라, 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. 다른 예시적인 실시예에서, RCD 회로(124)는 수신 재타이밍 클로킹 신호(174)의 상승 에지들에 따른 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍하기 위한 상승 에지 신호 프로세싱 경로, 및 수신 재타이밍 클로킹 신호(174)의 하강 에지들에 따른 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍하기 위한 하강 에지 신호 프로세싱 경로를 포함한다. 이 예시적인 실시예에서, RCD 회로(124)는 클로킹 신호 선택(176)이 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상을 리드함을 표시하는 제1 논리 레벨에 있을 때, 하강 에지 신호 프로세싱 경로를 선택한다. 그렇지 않으면, RCD 회로(124)는 클로킹 신호 선택(176)이 수신 클로킹 신호(172)의 위상이 수신 재타이밍 클로킹 신호(174)의 위상에 뒤처짐을 표시하는 제2 논리 레벨에 있을 때, 상승 에지 신호 프로세싱 경로를 선택한다.
데이터 정렬 회로(118)는 각각의 수신 클러스터 회로(116.1 내지 116.z)로부터의 동기화된 수신 신호(178)를 정렬(align)하여 수신 디지털 출력 신호들(166.1 내지 166.z)을 제공한다. 일부 상황들에서, 수신 클러스터 회로(116.1 내지 116.z)로부터의 동기화된 수신 신호들(178)의 하나 이상의 심볼들은 서로 정렬되지 않는다. 이 상황에서, 데이터 정렬 회로(118)는 수신 클러스터 회로(116.1 내지 116.z)의 하나 이상의 심볼들을 정렬하기 위해 수신 클러스터 회로(116.1 내지 116.z)의 하나 이상의 심볼들을 조정한다. 또한, 데이터 정렬 회로(118)는 글로벌 수신 클로킹 신호(168)에 기반하여 수신 클러스터 회로(116.1 내지 116.z) 각각에 대한 수신 재타이밍 클로킹 신호(174)를 제공한다. 예를 들어, 디멀티플렉싱 회로(120)는 n/2의 스케일 인자만큼 출력 데이터 클로킹 신호(158.1 내지 158.z)를 스케일링하여, 그것의 대응 재타이밍 클로킹 신호(174)와 실질적으로 유사한 주파수를 갖지만 그 대응 재타이밍 클로킹 신호(174)로부터 위상이 오프셋된 수신 클러스터 회로(116.1 내지 116.z) 각각에 대한 수신 클로킹 신호(172)를 제공할 수 있다.
후속하는 도 2 및 도 3에 대한 논의가 각각 예시적인 송신기-에지-검출(TED) 회로 및 예시적인 송신기-교차-도메인(TCD) 회로를 설명하지만, 기술 분야의 당업자들은 다른 실시예들이 본 개시물의 사상 및 범위를 벗어나지 않고 다른 회로를 사용하여 가능하다는 것을 인식할 것이다. 이러한 다른 회로는, 본 개시내용의 사상 및 범위를 벗어나지 않고 관련 분야의 당업자들에 의해 인식될 바와 같이, 각각 도 2 및 도 3에서 논의될 예시적인 송신기-에지-검출(TED) 회로 및 예시적인 송신기-교차-도메인(TCD) 회로와 실질적으로 유사한 기능을 수행하는 것을 특징으로 할 수 있다.
예시적인 송신기-에지-검출 회로
도 2는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 송신 클러스터 회로 내에서 구현될 수 있는 예시적인 송신기-에지-검출(TED) 회로를 예시한다. TED 회로(200)는 예컨대 송신 디지털 입력 신호(150.1)와 같은 송신 디지털 입력 신호가 송신 재타이밍 클로킹 신호(160)의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정한다. TED 회로(200)는 디지털 지연 회로(202) 및 D-타입 플립 플롭(204)을 포함한다. TED 회로(200)는 TED 회로(112)의 예시적인 실시예를 나타낼 수 있다.
디지털 지연 회로(202)는 지연된 송신 재타이밍 클로킹 신호(250)를 제공하기 위해 DelayT의 인자만큼 송신 재타이밍 클로킹 신호(160)의 위상을 지연시킴으로써, TED 회로(200)에 대한 히스테리시스를 제공한다. 예시적인 실시예에서, DelayT의 인자는 다음에 의해 결정될 수 있다:
DelayT > FFHT + 마진 - CK2Q
0.5T - DelayT > FFST + 마진 + CK2Q
0.5T > FFHT + FFST +2 * 마진
여기서 FFHT는 송신기-교차-도메인(TCD) 회로 내의 D-타입 플립 플롭의 홀드 시간을 나타내며, 마진은 지터, 듀티 왜곡(duty distortion), 및 TCD 회로를 갖는 신호의 스큐(skew)의 조합을 나타내고, CK2Q는 TCD 회로 내의 D-타입 플립 플롭의 출력 지연을 나타내고, FFST는 TCD 회로 내의 D-타입 플립 플롭의 셋업 시간을 나타낸다.
D-타입 플립 플롭(204)은 클로킹 신호 선택(162)을 제공하기 위해 지연된 송신 재타이밍 클로킹 신호(250)에 따라 송신 클로킹 신호(152.1)를 재타이밍한다. D-타입 플립 플롭(204)은 송신 클로킹 신호(152.1)가 제1 논리 레벨에 있을 때, 지연된 송신 재타이밍 클로킹 신호(250)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 클로킹 신호 선택(162)을 제공한다. 이것은 송신 클로킹 신호(152.1)의 위상이 지연된 송신 재타이밍 클로킹 신호(250)의 위상을 적어도 DelayT의 인자만큼 리드하고 있음을 표시한다. 그렇지 않으면, D-타입 플립 플롭(204)은 송신 클로킹 신호(152.1)가 제2 논리 레벨에 있을 때, 지연된 송신 재타이밍 클로킹 신호(250)의 상승 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 클로킹 신호 선택(162)을 제공한다. 이것은 송신 클로킹 신호(152.1)의 위상이 지연된 송신 재타이밍 클로킹 신호(250)의 위상에 적어도 DelayT의 인자만큼 뒤쳐지고 있음을 표시한다.
예시적인 송신기-교차-도메인 회로
도 3은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 송신 클러스터 회로 내에서 구현될 수 있는 예시적인 송신기-교차-도메인(TCD) 회로를 예시한다. TCD 회로(300)는 동기화된 송신 신호(164)의 n개의 다중 병렬 디지털 신호들을 제공하기 위해 클로킹 신호 선택(162)에 기반하여 송신 재타이밍 클로킹 신호(160)의 상승 에지들 및/또는 하강 에지들에 따라 송신 디지털 입력 신호(150.1)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. TCD 회로(300)는 D-타입 플립 플롭(302), 상승 에지 신호 프로세싱 경로(304), 하강 에지 신호 프로세싱 경로(306), 및 선택 회로(308)를 포함한다. TCD 회로(300)는 TCD 회로(114)의 예시적인 실시예를 나타낼 수 있다.
D-타입 플립 플롭(302)은 송신 클로킹 신호(152.1)에 따라 송신 디지털 입력 신호(150.1)를 재타이밍하여, 송신 디지털 입력 신호(350)를 제공한다. 송신 디지털 입력 신호(150.1)의 이러한 재타이밍은 송신 디지털 입력 신호(150.1)의 에지들을 날카롭게 하는데 및/또는 송신 클로킹 신호(152.1)의 n개의 다중 병렬 디지털 신호들을 정렬하는데 사용될 수 있으며, 이는 디지털 입력 신호(150.1)가 TCD 회로(300)로 횡단함에 따라 시간이 지남에 따라 약해질(soften) 수 있다.
상승 에지 신호 프로세싱 경로(304) 및 하강 에지 신호 프로세싱 경로(306)는 각각 송신 재타이밍 클로킹 신호(160)의 상승 에지들 및 하강 에지들에 따라 송신 디지털 입력 신호(350)를 재타이밍한다. 도 3의 실시예에서, 상승 에지 신호 프로세싱 경로(304)는 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 따라 송신 디지털 입력 신호(350)를 재타이밍하기 위한 D-타입 플립 플롭(310)을 포함한다. D-타입 플립 플롭(310)은 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 따라 송신 디지털 입력 신호(350)를 재타이밍하여, 재타이밍된 상승 에지 송신 디지털 입력 신호(352)를 제공한다. D-타입 플립 플롭(310)은 송신 디지털 입력 신호(350)가 제1 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 재타이밍된 상승 에지 송신 디지털 입력 신호(352)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(310)은 송신 디지털 입력 신호(350)가 제2 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 상승 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 재타이밍된 상승 에지 송신 디지털 입력 신호(352)를 제공한다.
하강 에지 신호 프로세싱 경로(306)는 D-타입 플립 플롭(312) 및 D-타입 플립 플롭(314)을 포함한다. 도 3에 도시된 바와 같이, 송신 재타이밍 클로킹 신호(160)는 D-타입 플립 플롭(312)에 제공되기 전에 반전된다. 이로써, D-타입 플립 플롭(312)은 송신 재타이밍 클로킹 신호(160)의 하강 에지들에 따라 송신 디지털 입력 신호(350)를 재타이밍한다. D-타입 플립 플롭(312)은 송신 재타이밍 클로킹 신호(160)의 하강 에지들에 따라 송신 디지털 입력 신호(350)를 재타이밍하여, 재타이밍된 하강 에지 송신 디지털 입력 신호(354)를 제공한다. D-타입 플립 플롭(312)은 송신 디지털 입력 신호(350)가 제1 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 하강 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 재타이밍된 하강 에지 송신 디지털 입력 신호(354)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(312)은 송신 디지털 입력 신호(350)가 제2 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 하강 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 재타이밍된 하강 에지 송신 디지털 입력 신호(354)를 제공한다.
D-타입 플립 플롭(314)은 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 대응하도록 재타이밍된 하강 에지 송신 디지털 입력 신호(354)의 위상을 조정하여, 재타이밍된 하강 에지 송신 디지털 입력 신호(356)를 제공한다. D-타입 플립 플롭(314)은 송신 재타이밍 클로킹 신호(160)의 상승 에지들에 따라 재타이밍된 하강 에지 송신 디지털 입력 신호(354)를 재타이밍하여, 재타이밍된 하강 에지 송신 디지털 입력 신호(356)를 제공한다. D-타입 플립 플롭(314)은 재타이밍된 하강 에지 송신 디지털 입력 신호(354)가 제1 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 재타이밍된 하강 에지 송신 디지털 입력 신호(356)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(314)은 재타이밍된 하강 에지 송신 디지털 입력 신호(354)가 제2 논리 레벨에 있을 때, 송신 재타이밍 클로킹 신호(160)의 상승 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 재타이밍된 하강 에지 송신 디지털 입력 신호(356)를 제공한다.
선택 회로(308)는 클로킹 신호 선택(162)에 응답하여 동기화된 송신 신호(164)로서 재타이밍된 상승 에지 송신 디지털 입력 신호(352) 또는 재타이밍된 하강 에지 송신 디지털 입력 신호(356) 중 어느 하나를 선택한다. 클로킹 신호 선택(162)이 예를 들어 논리 1과 같은 제1 논리 레벨에 있을 때, 선택 회로(308)는 동기화된 송신 신호(164)로서 재타이밍된 하강 에지 송신 디지털 입력 신호(356)를 선택한다. 그렇지 않으면, 선택 회로(308)는 클로킹 신호 선택(162)이 예컨대 논리 0과 같은 제2 논리 레벨에 있을 때 동기화된 송신 신호(164)로서 재타이밍된 상승 에지 송신 디지털 입력 신호(352)를 선택한다.
후속하는 도 4 및 도 5에 대한 논의가 각각 예시적인 수신기-에지-검출(RED) 회로 및 예시적인 수신기-교차-도메인(RCD) 회로를 설명하지만, 기술 분야의 당업자들은 다른 실시예들이 본 개시물의 사상 및 범위를 벗어나지 않고 다른 회로를 사용하여 가능하다는 것을 인식할 것이다. 이러한 다른 회로는, 본 개시내용의 사상 및 범위를 벗어나지 않고 관련 분야의 당업자들에 의해 인식될 바와 같이, 각각 도 4 및 도 5에서 논의될 예시적인 수신기-에지-검출(RED) 회로 및 예시적인 수신기-교차-도메인(RCD) 회로와 실질적으로 유사한 기능을 수행하는 것을 특징으로 할 수 있다.
예시적인 수신기-에지-검출
도 4는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 송신 클러스터 회로 내에서 구현될 수 있는 예시적인 송신기-에지-검출(TED) 회로를 예시한다. RED 회로(400)는 예시를 제공하기 위해 도 1에서 전술한 바와 같은 재타이밍 클로킹 신호(174)를 수신하는 것과 같은 수신 디지털 입력 신호가 수신 클로킹 신호(172)의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정한다. RED 회로(400)는 디지털 지연 회로(402) 및 D-타입 플립 플롭(404)을 포함한다. RCD 회로(400)는 RCD 회로(122)의 예시적인 실시예를 나타낼 수 있다.
디지털 지연 회로(402)는 지연된 수신 재타이밍 클로킹 신호(450)를 제공하기 위해 DelayR의 인자만큼 수신 클로킹 신호(172)의 위상을 지연시킴으로써, RED 회로(400)에 대한 히스테리시스를 제공한다. DelayR의 인자는 도 2와 함께 설명되는 바와 같이 DelayR의 인자의 인자와 실질적으로 동일한 방식으로, 그러나 다음의 문맥에서 결정될 수 있다:
DelayR > FFST + 마진 + CK2Q + MUXDELAY
0.5T . DelayR > FFHT + 마진 - CK2Q+ MUXDELAY
0.5T > FFHT + FFST +2 * 마진
여기서 FFST는 수신기-교차-도메인(RCD) 회로 내의 D-타입 플립 플롭의 셋업 시간을 나타내며, 마진은 지터, 듀티 왜곡, 및 신호의 스큐의 조합을 나타내고, CK2Q는 RCD 회로 내의 D-타입 플립 플롭의 출력 지연을 나타내고, MUXDELAY는 RCD 회로 내의 선택 회로의 출력 지연을 나타내고, FFHT는 RCD 회로 내의 D-타입 플립 플롭의 홀드 시간을 나타낸다.
D-타입 플립 플롭(404)은 클로킹 신호 선택(176)을 제공하기 위해 지연된 수신 재타이밍 클로킹 신호(450)에 따라 재타이밍 클로킹 신호(174)를 재타이밍한다. D-타입 플립 플롭(404)은 재타이밍 클로킹 신호(174)가 제1 논리 레벨에 있을 때, 지연된 수신 재타이밍 클로킹 신호(450)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 클로킹 신호 선택(176)을 제공한다. 이것은 재타이밍 클로킹 신호(174)의 위상이 지연된 수신 재타이밍 클로킹 신호(450)의 위상을 적어도 DelayR의 인자만큼 리드하고 있음을 표시한다. 그렇지 않으면, D-타입 플립 플롭(404)은 재타이밍 클로킹 신호(174)가 제2 논리 레벨에 있을 때, 지연된 수신 재타이밍 클로킹 신호(450)의 상승 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 클로킹 신호 선택(176)을 제공한다. 이것은 재타이밍 클로킹 신호(174)의 위상이 지연된 수신 재타이밍 클로킹 신호(450)의 위상에 적어도 DelayR의 인자만큼 뒤쳐지고 있음을 표시한다.
예시적인 수신기-교차-도메인 회로
도 5는 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템의 수신 클러스터 회로 내에서 구현될 수 있는 예시적인 수신기-교차-도메인(RCD) 회로를 예시한다. RCD 회로(500)는 동기화된 수신 신호(178)의 n개의 다중 병렬 디지털 신호들을 제공하기 위해 클로킹 신호 선택(176)에 기반하여 수신 재타이밍 클로킹 신호(174)의 상승 에지들 및/또는 하강 에지들에 따라 수신 디지털 입력 신호(170)의 n개의 다중 병렬 디지털 신호들을 재타이밍한다. RCD 회로(500)는 하강 에지 신호 프로세싱 경로(502), 상승 에지 신호 프로세싱 경로(504), 선택 회로(506), 및 D-타입 플립 플롭(508)을 포함한다. RCD 회로(500)는 RCD 회로(124)의 예시적인 실시예를 나타낼 수 있다.
도 5에 도시된 바와 같이, 하강 에지 신호 프로세싱 경로(502) 및 상승 에지 신호 프로세싱 경로(504)는 각각 수신 클로킹 신호(172)의 상승 에지들 및 하강 에지들에 따라 수신 디지털 입력 신호(170)를 재타이밍한다. 도 5의 실시예에서, 하강 에지 신호 프로세싱 경로(502)는 재타이밍된 하강 에지 수신 디지털 입력 신호(550)를 제공하기 위해 수신 클로킹 신호(550)의 하강 에지들에 따라 수신 디지털 입력 신호(170)를 재타이밍하기 위한 D-타입 플립 플롭(510)을 포함한다. 도 5에 도시된 바와 같이, 수신 클로킹 신호(172)는 D-타입 플립 플롭(510)에 제공되기 전에 반전된다. 이로써, D-타입 플립 플롭(510)은 수신 클로킹 신호(172)의 하강 에지들에 따라 수신 디지털 입력 신호(170)를 재타이밍하여, 재타이밍된 하강 에지 수신 디지털 입력 신호(550)를 제공한다. D-타입 플립 플롭(510)은 수신 디지털 입력 신호(170)가 제1 논리 레벨에 있을 때, 수신 클로킹 신호(172)의 하강 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 재타이밍된 하강 에지 수신 디지털 입력 신호(550)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(510)은 수신 디지털 입력 신호(170)가 제2 논리 레벨에 있을 때, 수신 클로킹 신호(172)의 하강 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 재타이밍된 하강 에지 수신 디지털 입력 신호(550)를 제공한다.
상승 에지 신호 프로세싱 경로(504)는 재타이밍된 상승 에지 수신 디지털 입력 신호(552)를 제공하기 위해 수신 클로킹 신호(550)의 상승 에지들에 따라 수신 디지털 입력 신호(170)를 재타이밍하기 위한 D-타입 플립 플롭(512)을 포함한다. D-타입 플립 플롭(512)은 수신 디지털 입력 신호(170)가 제1 논리 레벨에 있을 때, 수신 클로킹 신호(172)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 재타이밍된 상승 에지 수신 디지털 입력 신호(552)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(512)은 수신 디지털 입력 신호(170)가 제2 논리 레벨에 있을 때, 수신 클로킹 신호(172)의 상승 에지에서 예를 들어, 논리 1과 같은 제2 논리 레벨로 재타이밍된 상승 에지 수신 디지털 입력 신호(552)를 제공한다.
선택 회로(506)는 클로킹 신호 선택(176)에 응답하여 동기화된 수신 신호(554)로서 재타이밍된 하강 에지 수신 디지털 입력 신호(550) 또는 재타이밍된 상승 에지 수신 디지털 입력 신호(552)를 선택한다. 클로킹 신호 선택(176)이 예를 들어 논리 0과 같은 제1 논리 레벨에 있을 때, 선택 회로(506)는 동기화된 수신 신호(554)로서 재타이밍된 하강 에지 수신 디지털 입력 신호(550)를 선택한다. 그렇지 않으면, 선택 회로(506)는 클로킹 신호 선택(176)이 예컨대 논리 1과 같은 제2 논리 레벨에 있을 때 동기화된 수신 신호(554)로서 재타이밍된 상승 에지 수신 디지털 입력 신호(552)를 선택한다.
D-타입 플립 플롭(508)은 동기화된 수신 신호(178)를 제공하기 위해 수신 재타이밍 클로킹 신호(174)에 대응하도록 동기화된 수신 신호(554)의 듀티 사이클을 조정한다. D-타입 플립 플롭(508)은 동기화된 수신 신호(178)를 제공하기 위해 수신 재타이밍 클로킹 신호(174)의 상승 에지들에 따라 동기화된 수신 신호(554)를 재타이밍한다. D-타입 플립 플롭(508)은 동기화된 수신 신호(554)가 제1 논리 레벨에 있을 때, 수신 재타이밍 클로킹 신호(174)의 상승 에지에서 예를 들어, 논리 1과 같은 제1 논리 레벨로 동기화된 수신 신호(178)를 제공한다. 그렇지 않으면, D-타입 플립 플롭(508)은 동기화된 수신 신호(554)가 제2 논리 레벨에 있을 때, 수신 재타이밍 클로킹 신호(174)의 상승 에지에서 예를 들어, 논리 0과 같은 제2 논리 레벨로 동기화된 수신 신호(178)를 제공한다.
도 3 내지 도 5에 예시된 예시적인 실시예들은 다양한 D-타입 플립 플롭들을 사용하지만, 관련 기술 분야의 당업자들은 이러한 예시적인 실시예들이 본 발명의 사상 및 범위를 벗어나지 않고 다른 타입의 플립 플롭들 및/또는 회로들을 사용하여 상에하게 구현될 수 있음을 인식할 것이다. 몇몇 예시들을 제공하기 위해 이러한 다른 타입의 플립 플롭들은 SR(set-reset) 플립 플롭들, JK 플립 플롭들, 또는 토글(T) 플립 플롭을 포함할 수 있다.
예시적인 전자 시스템의 예시적인 동작
도 6은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템 내의 송신기 회로의 예시적인 제어 흐름의 흐름도이다. 개시내용은 이러한 제어 흐름으로 제한되지 않는다. 오히려, 다른 제어 흐름들이 본 개시물의 범위 및 사상 내에 있다는 것이 관련 분야의 당업자들에게 명백할 것이다. 다음의 논의는 예를 들어 송신 회로(102)와 같은 예시적인 전자 시스템 내의 송신기 회로의 예시적인 제어 흐름(600)을 설명한다.
동작(602)에서, 제어 흐름(600)은 송신 디지털 입력 신호들(150.1 내지 150.z) 중 하나 이상과 같은 디지털 입력 신호, 및 디지털 입력 신호에 대응하는 송신 클로킹 신호들(152.1 내지 152.z) 중 하나 이상과 같은 데이터 클로킹 신호를 수신한다.
동작(604)에서, 제어 흐름(600)은 예를 들어 송신 재타이밍 클로킹 신호(160)와 같은 송신 클로킹 신호의 위상이 동작(602)의 데이터 클로킹 신호의 위상을 리드하고 있는지 여부를 결정한다. 송신 클로킹 신호의 위상이 동작(602)의 데이터 클로킹 신호의 위상을 리드하는 경우, 동작 제어 흐름(600)은 단계(606)로 진행한다. 그렇지 않으면, 송신 클로킹 신호의 위상이 동작(602)의 데이터 클로킹 신호의 위상을 리드하지 않을 때, 제어 흐름(600)은 동작(608)으로 진행한다.
동작(606)에서, 제어 흐름(600)은 송신 클로킹 신호의 위상이 동작(602)의 데이터 클로킹 신호의 위상을 리드할 때, 동작(604)의 송신 클로킹 신호의 상승 에지들에 따라 동작(602)으로부터의 디지털 입력 신호를 재타이밍한다.
동작(608)에서, 제어 흐름(600)은 송신 클로킹 신호의 위상이 동작(602)의 데이터 클로킹 신호의 위상을 리드하지 않을 때, 동작(604)의 송신 클로킹 신호의 하강 에지들에 따라 동작(602)으로부터의 디지털 입력 신호를 재타이밍한다.
도 7은 본 개시물의 예시적인 실시예에 따른 예시적인 전자 시스템 내의 수신기 회로의 예시적인 제어 흐름의 흐름도이다. 개시내용은 이러한 제어 흐름으로 제한되지 않는다. 오히려, 다른 제어 흐름들이 본 개시물의 범위 및 사상 내에 있다는 것이 관련 분야의 당업자들에게 명백할 것이다. 다음의 논의는 예를 들어 수신 회로(104)와 같은 예시적인 전자 시스템 내의 수신기 회로의 예시적인 제어 흐름(700)을 설명한다.
동작(702)에서, 제어 흐름(700)은 예를 들어 송신 디지털 출력 신호들(156.1 내지 156.z) 중 하나 이상과 같은 디지털 입력 신호, 및 디지털 입력 신호에 대응하는 예를 들어 송신 출력 데이터 클로킹 신호들(158.1 내지 158.z) 중 하나 이상과 같은 데이터 클로킹 신호를 수신한다.
동작(704)에서, 제어 흐름(700)은 동작(702)의 데이터 클로킹 신호의 위상이 예를 들어 수신 재타이밍 클로킹 신호(174)와 같은 수신 클로킹 신호의 위상을 리드하고 있는지 여부를 결정한다. 동작(702)의 데이터 클로킹 신호의 위상이 수신 클로킹 신호의 위상을 리드하는 경우, 제어 흐름(700)은 동작(706)으로 진행된다. 그렇지 않으면, 동작(702)의 데이터 클로킹 신호의 위상이 수신 클로킹 신호의 위상을 리드하지 않을 때, 제어 흐름(700)은 동작(708)으로 진행한다.
동작(706)에서, 제어 흐름(700)은 동작(702)의 데이터 클로킹 신호의 위상이 동작(704)의 수신 클로킹 신호의 위상을 리드할 때, 단계(702)의 데이터 클로킹 신호의 상승 에지들에 따라 동작(702)으로부터의 디지털 입력 신호를 재타이밍한다.
동작(708)에서, 제어 흐름(700)은 동작(702)의 데이터 클로킹 신호의 위상이 동작(704)의 수신 클로킹 신호의 위상을 리드하지 않을 때, 동작(702)의 데이터 클로킹 신호의 하강 에지들에 따라 동작(702)으로부터의 디지털 입력 신호를 재타이밍한다.
결론
전술한 상세한 설명은 제1 클록 도메인의 송신 회로를 개시하며, 송신 회로는 송신기-에지-검출(TED, transmitter-edge-detect) 회로, 및 송신기-교차-도메인(TCD, transmitter-cross-domain) 회로를 포함한다. TED 회로는 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하고, 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공한다. TCD 회로는 클로킹 신호 선택이 제1 논리 레벨에 있을 때, 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 디지털 입력 신호를 재타이밍하고, 클로킹 신호 선택이 제2 논리 레벨에 있을 때, 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 디지털 입력 신호를 재타이밍한다.
전술한 상세한 설명은 제1 클록 도메인의 수신 회로를 개시하며, 수신 회로는 RED 회로 및 RCD 회로를 포함한다. RED 회로는 제1 클록 도메인의 송신 회로로부터 디지털 입력 신호를 수신하고, 디지털 입력 신호가 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하고, 디지털 입력 신호가 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 디지털 입력 신호가 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공한다. RCD 회로는 클로킹 신호 선택이 제1 논리 레벨에 있을 때, 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 디지털 입력 신호를 재타이밍하고, 클로킹 신호 선택이 제2 논리 레벨에 있을 때, 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 디지털 입력 신호를 재타이밍한다.
전술한 상세한 설명은 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법을 개시한다. 방법은: 제1 클록 도메인의 제1 회로에 의해, 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하는 단계; 제1 클록 도메인의 제1 회로에 의해, 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 디지털 입력 신호가 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 제1 클로킹 신호 선택을 제공하는 단계; 제1 클록 도메인의 제1 회로에 의해, 제1 클로킹 신호 선택이 제1 논리 레벨에 있을 때 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 디지털 입력 신호를 재타이밍하는 단계; 제1 클록 도메인의 제1 회로에 의해, 제1 클로킹 신호 선택이 제2 논리 레벨에 있을 때 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 디지털 입력 신호를 재타이밍하는 단계; 제2 클록 도메인의 제2 회로에 의해, 재타이밍된 디지털 입력 신호를 수신하는 단계; 제2 클록 도메인의 제2 회로에 의해, 재타이밍된 디지털 입력 신호가 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하는 단계; 제2 클록 도메인의 제2 회로에 의해, 재타이밍된 디지털 입력 신호가 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 재타이밍된 디지털 입력 신호가 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 제2 클로킹 신호 선택을 제공하는 단계; 제2 클록 도메인의 제2 회로에 의해, 제2 클로킹 신호 선택이 제1 논리 레벨에 있을 때 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 재타이밍된 디지털 입력 신호를 재타이밍하는 단계; 및 제2 클록 도메인의 제2 회로에 의해, 제2 클로킹 신호 선택이 제2 논리 레벨에 있을 때 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 재타이밍된 디지털 입력 신호를 재타이밍하는 단계를 포함한다.
본 개시물의 양상들을 본 기술분야의 당업자들이 보다 잘 이해할 수 있도록, 전술한 개시내용은 여러 실시예들의 피처들을 약술한다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 제1 클록 도메인의 송신 회로에 있어서,
송신기-에지-검출(TED, transmitter-edge-detect) 회로; 및
송신기-교차-도메인(TCD, transmitter-cross-domain) 회로
를 포함하고,
상기 송신기-에지-검출(TED) 회로는:
디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하고,
상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공하도록
구성되며,
상기 송신기-교차-도메인(TCD) 회로는:
클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때, 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하고,
클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때, 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록
구성되는 것인, 제1 클록 도메인의 송신 회로.
실시예 2. 실시예 1에 있어서,
상기 TED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드(lead)할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 송신 회로.
실시예 3. 실시예 2에 있어서,
상기 TED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 적어도 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 송신 회로.
실시예 4. 실시예 1에 있어서,
상기 TED 회로는:
상기 제1 클록 도메인의 지연된 클로킹 신호를 제공하기 위해 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호를 지연시키도록 구성되는 디지털 지연 회로; 및
상기 클로킹 신호 선택을 제공하기 위해 상기 제1 클록 도메인의 지연된 클로킹 신호에 따라 상기 디지털 입력 신호와 연관된 클로킹 신호를 재타이밍하도록 구성되는 플립-플롭(flip-flop)
을 포함하는 것인, 제1 클록 도메인의 송신 회로.
실시예 5. 실시예 1에 있어서,
상기 TCD 회로는:
재타이밍된 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 클로킹 신호에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭;
재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 상승 에지 신호 프로세싱 경로;
재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 하강 에지 신호 프로세싱 경로; 및
상기 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 재타이밍된 하강 에지 디지털 입력 신호를, 또는 상기 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 재타이밍된 상승 에지 디지털 입력 신호를 선택하도록 구성되는 선택 회로
를 포함하는 것인, 제1 클록 도메인의 송신 회로.
실시예 6. 실시예 5에 있어서,
상기 상승 에지 신호 프로세싱 경로는:
상기 재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 송신 회로.
실시예 7. 실시예 5에 있어서,
상기 하강 에지 신호 프로세싱 경로는:
하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 제1 플립-플롭; 및
상기 재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 하강 에지 디지털 입력 신호를 재타이밍하도록 구성되는 제2 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 송신 회로.
실시예 8. 실시예 5에 있어서,
송신 디지털 출력 신호를 제공하기 위해 상기 재타이밍된 상승 에지 디지털 입력 신호 중 선택된 재타이밍된 상승 에지 디지털 입력 신호에 대해 병렬-직렬 변환을 수행하고, 제2 클록 도메인의 수신 회로에 상기 송신 디지털 출력 신호를 제공하도록 구성되는 멀티플렉싱 회로를 더 포함하는, 제1 클록 도메인의 송신 회로.
실시예 9. 제1 클록 도메인의 수신 회로에 있어서,
수신기-에지-검출(RED, receiver-edge-detect) 회로; 및
수신기-교차-도메인(RCD, receiver-cross-domain) 회로
를 포함하고,
상기 수신기-에지-검출(RED) 회로는:
제1 클록 도메인의 송신 회로로부터 디지털 입력 신호를 수신하고,
상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하고,
상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공하도록
구성되며,
상기 수신기-교차-도메인(RCD) 회로는:
클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때, 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하고,
클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때, 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록
구성되는 것인, 제1 클록 도메인의 수신 회로.
실시예 10. 실시예 9에 있어서,
상기 RED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 수신 회로.
실시예 11. 실시예 10에 있어서,
상기 RED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 적어도 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 수신 회로.
실시예 12. 실시예 11에 있어서,
상기 RED 회로는:
상기 디지털 입력 신호와 연관된 지연된 클로킹 신호를 제공하기 위해 상기 지연 인자만큼 디지털 입력 신호 도메인과 연관된 상기 클로킹 신호를 지연시키도록 구성되는 디지털 지연 회로; 및
클로킹 신호 선택을 제공하기 위해 상기 제1 클록 도메인의 디지털 입력 신호와 연관된 상기 지연된 클로킹 신호에 따라 상기 제1 클록 도메인의 클로킹 신호를 재타이밍하도록 구성되는 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 수신 회로.
실시예 13. 실시예 9에 있어서,
상기 RCD 회로는:
재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 상승 에지 신호 프로세싱 경로;
재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 하강 에지 신호 프로세싱 경로;
클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 재타이밍된 상승 에지 디지털 입력 신호를, 또는 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 재타이밍된 하강 에지 디지털 입력 신호를 선택하도록 구성되는 선택 회로; 및
재타이밍된 디지털 입력 신호를 제공하기 위해 상기 제1 클록의 클로킹 신호에 따라 선택된 상기 재타이밍된 하강 에지 디지털 입력 신호 또는 선택된 상기 재타이밍된 상승 에지 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 수신 회로.
실시예 14. 실시예 13에 있어서,
상기 상승 에지 신호 프로세싱 경로는:
상기 재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 상기 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 수신 회로.
실시예 15. 실시예 13에 있어서,
상기 하강 에지 신호 프로세싱 경로는:
상기 재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 상기 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭
을 포함하는 것인, 제1 클록 도메인의 수신 회로.
실시예 16. 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법에 있어서,
제1 클록 도메인의 제1 회로에 의해, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하는 단계;
상기 제1 클록 도메인의 제1 회로에 의해, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 제1 클로킹 신호 선택을 제공하는 단계;
상기 제1 클록 도메인의 제1 회로에 의해, 상기 제1 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하는 단계;
상기 제1 클록 도메인의 제1 회로에 의해, 상기 제1 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하는 단계;
제2 클록 도메인의 제2 회로에 의해, 재타이밍된 상기 디지털 입력 신호를 수신하는 단계;
상기 제2 클록 도메인의 제2 회로에 의해, 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될지 여부를 결정하는 단계;
상기 제2 클록 도메인의 제2 회로에 의해, 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 제2 클로킹 신호 선택을 제공하는 단계;
상기 제2 클록 도메인의 제2 회로에 의해, 상기 제2 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하는 단계; 및
상기 제2 클록 도메인의 제2 회로에 의해, 상기 제2 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하는 단계
를 포함하는, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 디지털 입력 신호가 재타이밍될지 여부를 결정하는 단계는:
상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하는 단계
를 포함하는 것인, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 디지털 입력 신호가 재타이밍될지 여부를 결정하는 단계는:
상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 적어도 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하는 단계
를 더 포함하는 것인, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.
실시예 19. 실시예 16에 있어서,
상기 재타이밍된 디지털 입력 신호가 재타이밍될지 여부를 결정하는 단계는:
상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 상기 제2 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하는 단계
를 포함하는 것인, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.
실시예 20. 실시예 16에 있어서,
상기 재타이밍된 디지털 입력 신호가 재타이밍될지 여부를 결정하는 단계는:
상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 위상이 적어도 지연 인자만큼 상기 제2 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하는 단계
를 포함하는 것인, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.

Claims (10)

  1. 제1 클록 도메인의 송신 회로에 있어서,
    송신기-에지-검출(TED, transmitter-edge-detect) 회로; 및
    송신기-교차-도메인(TCD, transmitter-cross-domain) 회로
    를 포함하고,
    상기 송신기-에지-검출(TED) 회로는:
    디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될 것인지 여부를 결정하고,
    상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공하도록
    구성되며,
    상기 송신기-교차-도메인(TCD) 회로는:
    클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때, 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하고,
    클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때, 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록
    구성되는 것인, 제1 클록 도메인의 송신 회로.
  2. 제1항에 있어서,
    상기 TED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드(lead)할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 송신 회로.
  3. 제2항에 있어서,
    상기 TED 회로는 또한, 상기 디지털 입력 신호와 연관된 클로킹 신호의 위상이 적어도 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호의 위상을 리드할 때, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 것을 결정하도록 구성되는 것인, 제1 클록 도메인의 송신 회로.
  4. 제1항에 있어서,
    상기 TED 회로는:
    상기 제1 클록 도메인의 지연된 클로킹 신호를 제공하기 위해 지연 인자만큼 상기 제1 클록 도메인의 클로킹 신호를 지연시키도록 구성되는 디지털 지연 회로; 및
    상기 클로킹 신호 선택을 제공하기 위해 상기 제1 클록 도메인의 지연된 클로킹 신호에 따라 상기 디지털 입력 신호와 연관된 클로킹 신호를 재타이밍하도록 구성되는 플립-플롭(flip-flop)
    을 포함하는 것인, 제1 클록 도메인의 송신 회로.
  5. 제1항에 있어서,
    상기 TCD 회로는:
    재타이밍된 디지털 입력 신호를 제공하기 위해 상기 디지털 입력 신호와 연관된 클로킹 신호에 따라 상기 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭;
    재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 상승 에지 신호 프로세싱 경로;
    재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 하강 에지 신호 프로세싱 경로; 및
    상기 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 재타이밍된 하강 에지 디지털 입력 신호를, 또는 상기 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 재타이밍된 상승 에지 디지털 입력 신호를 선택하도록 구성되는 선택 회로
    를 포함하는 것인, 제1 클록 도메인의 송신 회로.
  6. 제5항에 있어서,
    상기 상승 에지 신호 프로세싱 경로는:
    상기 재타이밍된 상승 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 플립-플롭
    을 포함하는 것인, 제1 클록 도메인의 송신 회로.
  7. 제5항에 있어서,
    상기 하강 에지 신호 프로세싱 경로는:
    하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하도록 구성되는 제1 플립-플롭; 및
    상기 재타이밍된 하강 에지 디지털 입력 신호를 제공하기 위해 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 하강 에지 디지털 입력 신호를 재타이밍하도록 구성되는 제2 플립-플롭
    을 포함하는 것인, 제1 클록 도메인의 송신 회로.
  8. 제5항에 있어서,
    송신 디지털 출력 신호를 제공하기 위해 상기 재타이밍된 상승 에지 디지털 입력 신호 중 선택된 재타이밍된 상승 에지 디지털 입력 신호에 대해 병렬-직렬 변환을 수행하고, 제2 클록 도메인의 수신 회로에 상기 송신 디지털 출력 신호를 제공하도록 구성되는 멀티플렉싱 회로를 더 포함하는, 제1 클록 도메인의 송신 회로.
  9. 제1 클록 도메인의 수신 회로에 있어서,
    수신기-에지-검출(RED, receiver-edge-detect) 회로; 및
    수신기-교차-도메인(RCD, receiver-cross-domain) 회로
    를 포함하고,
    상기 수신기-에지-검출(RED) 회로는:
    제1 클록 도메인의 송신 회로로부터 디지털 입력 신호를 수신하고,
    상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될 것인지 여부를 결정하고,
    상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 클로킹 신호 선택을 제공하도록
    구성되며,
    상기 수신기-교차-도메인(RCD) 회로는:
    클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때, 상기 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하고,
    클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때, 상기 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하도록
    구성되는 것인, 제1 클록 도메인의 수신 회로.
  10. 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법에 있어서,
    제1 클록 도메인의 제1 회로에 의해, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될 것인지 여부를 결정하는 단계;
    상기 제1 클록 도메인의 제1 회로에 의해, 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 디지털 입력 신호가 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들로 재타이밍될 때 제2 논리 레벨로 제1 클로킹 신호 선택을 제공하는 단계;
    상기 제1 클록 도메인의 제1 회로에 의해, 상기 제1 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 제1 클록 도메인의 클로킹 신호의 하강 에지들에 따라 상기 디지털 입력 신호를 재타이밍하는 단계;
    상기 제1 클록 도메인의 제1 회로에 의해, 상기 제1 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 제1 클록 도메인의 클로킹 신호의 상승 에지들에 따라 상기 디지털 입력 신호를 재타이밍하는 단계;
    제2 클록 도메인의 제2 회로에 의해, 재타이밍된 상기 디지털 입력 신호를 수신하는 단계;
    상기 제2 클록 도메인의 제2 회로에 의해, 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들 또는 하강 에지들로 재타이밍될 것인지 여부를 결정하는 단계;
    상기 제2 클록 도메인의 제2 회로에 의해, 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들로 재타이밍될 때 제1 논리 레벨로, 또는 상기 재타이밍된 디지털 입력 신호가 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들로 재타이밍될 때 제2 논리 레벨로 제2 클로킹 신호 선택을 제공하는 단계;
    상기 제2 클록 도메인의 제2 회로에 의해, 상기 제2 클로킹 신호 선택이 상기 제1 논리 레벨에 있을 때 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 상승 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하는 단계; 및
    상기 제2 클록 도메인의 제2 회로에 의해, 상기 제2 클로킹 신호 선택이 상기 제2 논리 레벨에 있을 때 상기 재타이밍된 디지털 입력 신호와 연관된 클로킹 신호의 하강 에지들에 따라 상기 재타이밍된 디지털 입력 신호를 재타이밍하는 단계
    를 포함하는, 제1 클록 도메인과 제2 클록 도메인 사이에 디지털 신호를 송신하기 위한 방법.
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