DE102017118553A1

DE102017118553A1 - Verfahren zur lese-schreib-datenkonversion von asynchrontaktdomänen

Info

Publication number: DE102017118553A1
Application number: DE102017118553.4A
Authority: DE
Inventors: Shu-Chun YANG; Mu-Shan Lin; Wen-Hung Huang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2016-11-30
Filing date: 2017-08-15
Publication date: 2018-05-30
Anticipated expiration: 2037-08-16
Also published as: DE102017118553B4; US10644865B2; KR20180062336A; US20190058573A1; US10164758B2; TW201822499A; CN108121397A; KR102001304B1; US20180152279A1; CN108121397B; TWI676383B

Abstract

Ein elektronisches System weist eine Sendeschaltung einer ersten Taktdomäne und eine Empfangsschaltung einer zweiten Taktdomäne auf. Die Sendeschaltung taktet ein digitales Eingangssignal mit ansteigenden Flanken eines Taktsignals der ersten Taktdomäne ein, wenn eine Phase des Taktsignals der ersten Taktdomäne einer Phase eines mit dem digitalen Eingangssignal assoziierten Taktsignals voreilt. Hingegen taktet die Sendeschaltung das digitale Eingangssignal mit abfallenden Flanken des Taktsignals der ersten Taktdomäne ein, wenn die Phase des Taktsignals der ersten Taktdomäne nicht der Phase des mit dem digitalen Eingangssignal assoziierten Taktsignals voreilt. Die Empfangsschaltung empfängt das eingetaktete digitale Eingangssignal von der Sendeschaltung. Anschließend taktet die Empfangsschaltung das eingetaktete digitale Eingangssignal mit ansteigenden Flanken einer Phase eines mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals ein, wenn die Phase des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals einer Phase eines Taktsignals der zweiten Taktdomäne voreilt. Hingegen taktet die Empfangsschaltung das eingetaktete digitale Eingangssignal mit abfallenden Flanken der Phase eines mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals ein, wenn die Phase des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals nicht der Phase eines Taktsignals der zweiten Taktdomäne voreilt.

Description

Querverweis auf verwandte Anmeldungen
Die vorliegende Anmeldung beansprucht die Priorität der am 30. November 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/428.164, die durch Bezugnahme aufgenommen ist.
Hintergrund
Ein elektronisches System umfasst normalerweise mehrere integrierte Schaltkreise, die auf mehreren Chips und/oder Dies hergestellt sind. Oftmals sind diese integrierten Schaltkreise nicht miteinander synchronisiert. An sich können diese integrierten Schaltkreise entsprechend ihren eigenen Taktsignalen arbeiten, die als Taktdomänen bezeichnet werden. Ein oder mehrere elektronische Signale, die die integrierten Schaltkreise durchlaufen, bewegen sich zwischen verschiedenen Taktdomänen der integrierten Schaltkreise. Diese Bewegung zwischen Taktdomänen wird als Taktdomänenüberquerung oder einfach als Taktüberquerung bezeichnet.
Figurenliste
Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

1 ist ein Blockdiagramm eines beispielhaften elektronischen Systems gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
2 zeigt eine beispielhafte TED-Schaltung (TED: transmitter edge detect; Senderflankendetektion), die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Sendeclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann.
3 ist ein Schaltbild einer beispielhaften TCD-Schaltung (TCD: transmitter cross domain; Senderüberquerungsdomäne), die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Sendeclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann.
4 zeigt eine beispielhafte RED-Schaltung (RED: receiver edge detect; Empfängerflankendetektion), die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Empfangsclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann.
5 zeigt eine beispielhafte RCD-Schaltung (RCD: receiver cross domain; Empfängerüberquerungsdomäne), die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Empfangsclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann.
6 ist Ablaufdiagramm eines beispielhaften Steuersignalflusses einer Senderschaltung in dem beispielhaften elektronischen System gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
7 ist ein Ablaufdiagramm eines beispielhaften Steuersignalflusses einer Empfängerschaltung in dem beispielhaften elektronischen System gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.

Detaillierte Beschreibung
Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
Überblick
Verschiedene Ausführungsformen der vorliegenden Erfindung umfassen eine Sendeschaltung einer ersten Taktdomäne und eine Empfangsschaltung einer zweiten Taktdomäne. Die Sendeschaltung taktet ein digitales Eingangssignal mit ansteigenden Flanken eines Taktsignals der ersten Taktdomäne ein, wenn eine Phase des Taktsignals der ersten Taktdomäne einer Phase eines Taktsignals voreilt, das mit dem digitalen Eingangssignal assoziiert ist. Andernfalls taktet die Sendeschaltung das digitale Eingangssignal mit abfallenden Flanken des Taktsignals der ersten Taktdomäne ein, wenn eine Phase des Taktsignals der ersten Taktdomäne nicht der Phase des Taktsignals voreilt, das mit dem digitalen Eingangssignal assoziiert ist. Die Empfangsschaltung empfängt das eingetaktete digitale Eingangssignal von der Sendeschaltung. Anschließend taktet die Empfangsschaltung das eingetaktete digitale Eingangssignal mit ansteigenden Flanken einer Phase eines Taktsignals ein, das mit dem eingetakteten digitalen Eingangssignal assoziiert ist, wenn die Phase des Taktsignals, das mit dem eingetakteten digitalen Eingangssignal assoziiert ist, einer Phase eines Taktsignals der zweiten Taktdomäne voreilt. Andernfalls taktet die Empfangsschaltung das eingetaktete digitale Eingangssignal mit abfallenden Flanken der Phase eines Taktsignals ein, das mit dem eingetakteten digitalen Eingangssignal assoziiert ist, wenn die Phase des Taktsignals, das mit dem eingetakteten digitalen Eingangssignal assoziiert ist, nicht der Phase eines Taktsignals der zweiten Taktdomäne voreilt.
Beispielhaftes elektronisches System
1 ist ein Blockdiagramm eines beispielhaften elektronischen Systems gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Ein elektronisches System 100 weist eine Sendeschaltung 102, die auf einem oder mehreren ersten Chips und/oder Dies hergestellt ist, und eine Empfangsschaltung 104 auf, die auf einem oder mehreren zweiten Chips und/oder Dies hergestellt ist. Die Sendeschaltung 102 stellt eine erste Digitalschaltung einer ersten Taktdomäne dar, und die Empfangsschaltung 104 stellt eine zweite Digitalschaltung einer zweiten Taktdomäne dar. Ein oder mehrere elektronische Signale, die von der Sendeschaltung 102 gesendet werden und von der Empfangsschaltung 104 empfangen werden, bewegen sich zwischen der ersten Taktdomäne und der zweiten Taktdomäne. Diese Bewegung von der ersten Taktdomäne zu der zweiten Taktdomäne wird als Taktdomänenüberquerung (clock domain crossing; CDC) oder einfach als Taktüberquerung bezeichnet. Bei dieser beispielhaften Ausführungsform taktet die Empfangsschaltung 104 das eine oder die mehreren elektronischen Signale, die von der Sendeschaltung 102 empfangen werden, von der ersten Taktdomäne in die zweite Taktdomäne ein. Diese Eintaktung kann das Abtasten des einen oder der mehreren elektronischen Signale umfassen, die von der Sendeschaltung 102 empfangen werden und in der zweiten Taktdomäne sein sollen. Bei einer beispielhaften Ausführungsform können die erste Taktdomäne und/oder die zweite Taktdomäne jeweils mehrere erste Taktdomänen bzw. mehrere zweite Taktdomänen umfassen. Bei dieser beispielhaften Ausführungsform takten die Sendeschaltung 102 und/oder die Empfangsschaltung 104 ein oder mehrere elektronische Signale ein, die durch die ersten bzw. die zweiten Taktdomänen fließen.
Die Sendeschaltung 102 umfasst Sendeclusterschaltungen 106.1 bis 106.z, um digitale Sende-Eingangssignale 150.1 bis 150.z so einzutakten, dass sie in der ersten Taktdomäne sind, um digitale Sende-Ausgangssignale 156.1 bis 156.z und entsprechende Sende-Ausgangsdaten-Taktsignale 158.1 bis 158.z für die Empfangsschaltung 104 bereitzustellen. Bei einer beispielhaften Ausführungsform stellen die digitalen Sende-Eingangssignale 150.1 bis 150.z jeweils n parallele digitale Signale dar, die sich gleichzeitig oder fast gleichzeitig über mehrere Spuren eines parallelen Datenbusses parallel ausbreiten. Bei der beispielhaften Ausführungsform von 1 werden die Sendeclusterschaltungen 106.1 bis 106.z jeweils in einer im Wesentlichen ähnlichen Weise implementiert, und daher wird nur die Sendeclusterschaltung 106.1 näher erörtert. An sich umfasst die Sendeclusterschaltung 106.1 eine Multiplexschaltung 110, eine TED-Schaltung (TED: Senderflankendetektion) 112 und eine TCD-Schaltung (TCD: Senderüberquerungsdomäne) 114.
Die Multiplexschaltung 110 stellt ein Sende-Eintaktungstaktsignal 160 auf Grund eines globalen Sendetaktsignals 154.1 von globalen Sendetaktsignalen 154.1 bis 154.z bereit. Zum Beispiel kann die Multiplexschaltung 110 das globale Sendetaktsignal 154.1 um einen Faktor n/2 skalieren, um ein Sende-Eintaktungstaktsignal 160 bereitzustellen, das eine im Wesentlichen ähnliche Frequenz wie ein Sendetaktsignal 152.1 hat, aber gegenüber diesem phasenverschoben ist.
Die TED-Schaltung 112 bestimmt, ob das digitale Sende-Eingangssignal 150.1 mit ansteigenden Flanken oder abfallenden Flanken des Sende-Eintaktungstaktsignals 160 eingetaktet werden soll. Als Teil dieser Bestimmung vergleicht die TED-Schaltung 112 eine Phase des Sendetaktsignals 152.1 mit einer Phase des Sende-Eintaktungstaktsignals 160. Dann stellt die TED-Schaltung 112 eine Taktsignal-Auswahl 162 auf einem ersten Logikpegel, wie zum Beispiel einer logischen Eins, bereit, wenn die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 voreilt. Hingegen stellt die TED-Schaltung 112 eine Taktsignal-Auswahl 162 auf einem zweiten Logikpegel, wie zum Beispiel einer logischen Null, bereit, wenn die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 nacheilt. Bei einer beispielhaften Ausführungsform vergleicht die TED-Schaltung 112 ansteigende und/oder abfallende Flanken des Sendetaktsignals 152.1 mit ansteigenden und/oder abfallenden Flanken des Sende-Eintaktungstaktsignals 160, um zu ermitteln, ob die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 voreilt. In einigen Situationen kann die TCD-Schaltung 114 eine Hysterese zum Verzögern der Phase des Sende-Eintaktungstaktsignals 160 aufweisen. Diese Hysterese stellt die benötigte Haltezeit und Einstellzeit für das Sende-Eintaktungstaktsignal 160 bereit, damit die TED-Schaltung 112 die Phase des Sendetaktsignals 152.1 mit der Phase des Sende-Eintaktungstaktsignals 160 vergleichen kann, wenn geringe Abweichungen zwischen der Phase des Sendetaktsignals 152.1 und der Phase des Sende-Eintaktungstaktsignals 160 bestehen. In diesen Situationen vergleicht die TED-Schaltung 112 die Phase des Sendetaktsignals 152.1 mit der phasenverzögerten Darstellung des Sende-Eintaktungstaktsignals 160, wenn die Taktsignal-Auswahl 162 bereitgestellt wird.
Die TCD-Schaltung 114 taktet die n parallelen digitalen Signale des digitalen Sende-Eingangssignals 150.1 entsprechend den ansteigenden und/oder den abfallenden Flanken des Sende-Eintaktungstaktsignals 160 auf Grund der Taktsignal-Auswahl 162 ein, um n parallele digitale Signale eines synchronisierten Sendesignals 164 bereitzustellen. Bei einer beispielhaften Ausführungsform wird das synchronisierte Sendesignal 164 mit der ersten Taktdomäne der Sendeschaltung 102 synchronisiert. Bei einer weiteren beispielhaften Ausführungsform taktet die TCD-Schaltung 114 die n parallelen digitalen Signale des digitalen Sende-Eingangssignals 150.1 entsprechend den abfallenden Flanken des Sende-Eintaktungstaktsignals 160 ein, wenn die Taktsignal-Auswahl 162 auf dem ersten Logikpegel ist, der angibt, dass die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 voreilt. Bei dieser beispielhaften Ausführungsform taktet die TCD-Schaltung 114 die n parallelen digitalen Signale des digitalen Sende-Eingangssignals 150.1 entsprechend den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 ein, wenn die Taktsignal-Auswahl 162 auf dem zweiten Logikpegel ist, der angibt, dass die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 nacheilt. Bei einer weiteren beispielhaften Ausführungsform weist die TCD-Schaltung 114 einen Ansteigende-Flanken-Signalverarbeitungspfad zum Eintakten der n parallelen digitalen Signale des digitalen Sende-Eingangssignals 150.1 entsprechend den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 und einen Abfallende-Flanken-Signalverarbeitungspfad zum Eintakten der n parallelen digitalen Signale des digitalen Sende-Eingangssignals 150.1 entsprechend dem Sende-Eintaktungstaktsignal 160 auf. Bei dieser beispielhaften Ausführungsform wählt die TCD-Schaltung 114 den Abfallende-Flanken-Signalverarbeitungspfad aus, wenn die Taktsignal-Auswahl 162 auf dem ersten Logikpegel ist, der angibt, dass die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 voreilt. Hingegen wählt die TCD-Schaltung 114 den Ansteigende-Flanken-Signalverarbeitungspfad aus, wenn die Taktsignal-Auswahl 162 auf dem zweiten Logikpegel ist, der angibt, dass die Phase des Sendetaktsignals 152.1 der Phase des Sende-Eintaktungstaktsignals 160 nacheilt.
Die Multiplexschaltung 110 führt außerdem eine Parallel-Serien-Umsetzung an dem synchronisierten Sendesignal 164 durch, um die n parallelen digitalen Signale des synchronisierten Sendesignals 164 in ein serielles Signal entsprechend dem globalen Taktsignal 154 umzuwandeln. Zum Beispiel wählt die Multiplexschaltung 110 m-Bits aus jedem der n parallelen digitalen Signale des synchronisierten Sendesignals 164 unter Verwendung des globalen Sendetaktsignals 154 aus und kombiniert die ausgewählten m-Bits miteinander, um ein digitales Sende-Ausgangssignal 156.1 bereitzustellen. Die Multiplexschaltung 110 stellt dann das digitale Sende-Ausgangssignal 156.1 und das globale Sendetaktsignal 154 als Sende-Ausgangsdaten-Taktsignal 158.1 für die Empfangsschaltung 104 bereit.
In 1 weist die Empfangsschaltung 104 Empfangsclusterschaltungen 116.1 bis 116.z und eine Datenabgleichschaltung 118 auf, um die digitalen Sende-Ausgangssignale 156.1 bis 156.z so einzutakten, dass sie in der zweiten Taktdomäne sind, um digitale Empfangs-Ausgangssignale 166.1 bis 166.z bereitzustellen. Bei der beispielhaften Ausführungsform von 1 werden die Empfangsclusterschaltungen 116.1 bis 116.z jeweils in einer im Wesentlichen ähnlichen Weise implementiert, und daher wird nur die Empfangsclusterschaltung 116.1 näher erörtert. Die Empfangsclusterschaltung 116.1 umfasst eine Demultiplexschaltung 120, eine RED-Schaltung (RED: Empfängerflankendetektion) 122 und eine RCD-Schaltung (RCD: Empfängerüberquerungsdomäne) 124.
Die Demultiplexschaltung 120 führt eine Seriell-Parallel-Umsetzung an dem digitalen Sende-Ausgangssignal 156.1 durch, um das serielle Signal des digitalen Sende-Ausgangssignals 156.1 in n parallele digitale Signale entsprechend dem Sende-Ausgangsdaten-Taktsignal 158.1 umzuwandeln, um ein digitales Empfangseingangssignal 170 und ein Empfangstaktsignal 172 bereitzustellen.
Die RED-Schaltung 122 bestimmt, ob das digitale Empfangseingangssignal 170 mit ansteigenden oder abfallenden Flanken des Empfangstaktsignals 172 eingetaktet werden soll. Als Teil dieser Bestimmung vergleicht die RED-Schaltung 122 eine Phase des Empfangstaktsignals 172 mit einer Phase eines Empfangs-Eintaktungstaktsignals 174. Dann stellt die RED-Schaltung 122 eine Taktsignal-Auswahl 176 auf einem ersten Logikpegel, wie zum Beispiel einer logischen Eins, bereit, wenn die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 voreilt. Hingegen stellt die RED-Schaltung 122 die Taktsignal-Auswahl 176 auf einem zweiten Logikpegel, wie zum Beispiel einer logischen Null, bereit, wenn die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 nacheilt. Bei einer beispielhaften Ausführungsform vergleicht die RED-Schaltung 122 ansteigende und/oder abfallende Flanken des Empfangstaktsignals 172 mit ansteigenden und/oder abfallenden Flanken des Empfangs-Eintaktungstaktsignals 174, um zu ermitteln, ob die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 voreilt. In einigen Situationen kann die RCD-Schaltung 124 eine Hysterese zum Verzögern der Phase des Empfangs-Eintaktungstaktsignals 174 aufweisen. Diese Hysterese stellt die benötigte Haltezeit und Einstellzeit für das Empfangs-Eintaktungstaktsignal 174 bereit, damit die RED-Schaltung 122 die Phase des Empfangstaktsignals 172 mit der Phase des Empfangs-Eintaktungstaktsignals 174 vergleichen kann, wenn geringe Abweichungen zwischen der Phase des Empfangstaktsignals 172 und der Phase des Empfangs-Eintaktungstaktsignals 174 bestehen. In diesen Situationen vergleicht die RED-Schaltung 122 die Phase des Empfangstaktsignals 172 mit der phasenverzögerten Darstellung des Empfangs-Eintaktungstaktsignals 174, wenn die Taktsignal-Auswahl 176 bereitgestellt wird.
Die RCD-Schaltung 124 taktet die n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend den ansteigenden und/oder den abfallenden Flanken des Empfangstaktsignals 172 auf Grund der Taktsignal-Auswahl 176 ein, um n parallele digitale Signale eines synchronisierten Empfangssignals 178 bereitzustellen, das mit der zweiten Taktdomäne der Empfangsschaltung 104 synchronisiert ist. Bei einer beispielhaften Ausführungsform taktet die RCD-Schaltung 124 die n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend den abfallenden Flanken des Empfangs-Eintaktungstaktsignals 174 ein, wenn die Taktsignal-Auswahl 176 auf dem ersten Logikpegel ist, der angibt, dass die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 voreilt. Bei dieser beispielhaften Ausführungsform taktet die RCD-Schaltung 124 die n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend den ansteigenden Flanken des Empfangs-Eintaktungstaktsignals 174 ein, wenn die Taktsignal-Auswahl 176 auf dem zweiten Logikpegel ist, der angibt, dass die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 nacheilt. Bei einer weiteren beispielhaften Ausführungsform weist die RCD-Schaltung 124 einen Ansteigende-Flanken-Signalverarbeitungspfad zum Eintakten der n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend den ansteigenden Flanken des Empfangs-Eintaktungstaktsignals 174 und einen Abfallende-Flanken-Signalverarbeitungspfad zum Eintakten der n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend dem Empfangs-Eintaktungstaktsignal 174 auf. Bei dieser beispielhaften Ausführungsform wählt die RCD-Schaltung 124 den Abfallende-Flanken-Signalverarbeitungspfad aus, wenn die Taktsignal-Auswahl 176 auf dem ersten Logikpegel ist, der angibt, dass die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 voreilt. Hingegen wählt die RCD-Schaltung 124 den Ansteigende-Flanken-Signalverarbeitungspfad aus, wenn die Taktsignal-Auswahl 176 auf dem zweiten Logikpegel ist, der angibt, dass die Phase des Empfangstaktsignals 172 der Phase des Empfangs-Eintaktungstaktsignals 174 nacheilt.
Die Datenabgleichschaltung 118 gleicht das synchronisierte Empfangssignal 178 von jeder der Empfangsclusterschaltungen 116.1 bis 116.z ab, um digitale Empfangs-Ausgangssignale 166.1 bis 166.z bereitzustellen. In einigen Situationen werden ein oder mehrere Symbole der synchronisierten Empfangssignale 178 von den Empfangsclusterschaltungen 116.1 bis 116.z nicht miteinander abgeglichen. In dieser Situation stellt die Datenabgleichschaltung 118 ein oder mehrere Symbole der Empfangsclusterschaltungen 116.1 bis 116.z so ein, dass das eine oder die mehreren Symbole der Empfangsclusterschaltungen 116.1 bis 116.z abgeglichen werden. Darüber hinaus stellt die Datenabgleichschaltung 118 das Empfangs-Eintaktungstaktsignal 174 für jede der Empfangsclusterschaltungen 116.1 bis 116.z auf Grund eines globalen Empfangstaktsignals 168 bereit. Zum Beispiel kann die Demultiplexschaltung 120 die Ausgangsdaten-Taktsignale 158.1 bis 158.z mit einem Faktor n/2 skalieren, um das Empfangstaktsignal 172 für jede der Empfangsclusterschaltungen 116.1 bis 116.z bereitzustellen, das eine im Wesentlichen ähnliche Frequenz wie das entsprechende Eintaktungstaktsignal 174 hat, aber gegenüber diesem phasenverschoben ist.
Zwar werden bei der nachstehenden Erörterung der 2 und 3 eine beispielhafte TED-Schaltung (TED: Senderflankendetektion) bzw. eine beispielhafte TCD-Schaltung (TCD: Senderüberquerungsdomäne) beschrieben, aber Fachleute dürften erkennen, dass weitere Ausführungsformen unter Verwendung anderer Schaltungen möglich sind, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen. Diese weiteren Schaltungen sind dadurch gekennzeichnet, dass sie eine im Wesentlichen ähnliche Funktion wie die beispielhafte TED-Schaltung und die beispielhafte TCD-Schaltung erfüllen, die in 2 bzw. 3 erörtert werden. Wie Fachleute erkennen dürften, weichen diese weiteren Schaltungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung ab.
Beispielhafte Senderflankendetektionsschaltung
2 zeigt eine beispielhafte TED-Schaltung, die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in der Sendeclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann. Eine TED-Schaltung 200 bestimmt, ob ein digitales Sende-Eingangssignal, wie etwa ein digitales Sende-Eingangssignal 150.1, mit ansteigenden oder abfallenden Flanken des Sende-Eintaktungstaktsignals 160 eingetaktet werden soll. Die TED-Schaltung 200 weist eine digitale Verzögerungsschaltung 202 und einen D-Flip-Flop 204 auf. Die TED-Schaltung 200 kann eine beispielhafte Ausführungsform der TED-Schaltung 112 darstellen.
Die digitale Verzögerungsschaltung 202 stellt eine Hysterese für die TED-Schaltung 200 bereit, indem sie eine Phase des Sende-Eintaktungstaktsignals 160 um einen Faktor DelayT verzögert, um ein verzögertes Sende-Eintaktungstaktsignal 250 bereitzustellen. Bei einer beispielhaften Ausführungsform kann der Faktor DelayT wie folgt bestimmt werden: $DelayT > {FF}_{HT} + Spielraum - CK2Q$
$0,5T - DelayT > {FF}_{ST} + Spielraum - CK2Q$
$0,5T > {FF}_{HT} + {FF}_{ST} + Spielraum + 2 \cdot Spielraum,$
wobei FFHT die Haltezeit eines D-Flip-Flops in einer TCD-Schaltung darstellt, der Spielraum eine Kombination aus der Schwankung, der Einschaltdauer-Verzerrung und dem Versatz eines Signals in der TCD-Schaltung darstellt, CK2Q eine Ausgangsverzögerung in der TCD-Schaltung darstellt, und FF_ST die Einstellzeit des D-Flip-Flops in der TCD-Schaltung darstellt.
Ein D-Flip-Flop 204 taktet das Sendetaktsignal 152.1 entsprechend dem verzögerten Sende-Eintaktungstaktsignal 250 ein, um eine Taktsignal-Auswahl 162 bereitzustellen. Der D-Flip-Flop 204 stellt die Taktsignal-Auswahl 162 auf dem ersten Logikpegel, wie etwa einer logischen Eins, bei einer ansteigenden Flanke des verzögerten Sende-Eintaktungstaktsignals 250 bereit, wenn das Sendetaktsignal 152.1 auf dem ersten Logikpegel ist. Dies zeigt an, dass die Phase des Sendetaktsignals 152.1 der Phase des verzögerten Sende-Eintaktungstaktsignals 250 um mindestens den Faktor DelayT voreilt. Hingegen stellt der D-Flip-Flop 204 die Taktsignal-Auswahl 162 auf dem zweiten Logikpegel, wie etwa einer logischen Null, bei der ansteigenden Flanke des verzögerten Sende-Eintaktungstaktsignals 250 bereit, wenn das Sendetaktsignal 152.1 auf dem zweiten Logikpegel ist. Dies zeigt an, dass die Phase des Sendetaktsignals 152.1 der Phase des verzögerten Sende-Eintaktungstaktsignals 250 um mindestens den Faktor DelayT nacheilt.
Beispielhafte Senderüberquerungsdomänenschaltwng
3 zeigt eine beispielhafte TCD-Schaltung, die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Sendeclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann. Die TCD-Schaltung 300 taktet die n parallelen digitalen Signale des Sende-Eingangssignals 150.1 entsprechend den ansteigenden und/oder den abfallenden Flanken des Sende-Eintaktungstaktsignals 160 auf Grund der Taktsignal-Auswahl 162 ein, um n parallele digitale Signale des synchronisierten Sendesignals 164 bereitzustellen. Die TCD-Schaltung 300 weist einen D-Flip-Flop 302, einen Ansteigende-Flanken-Signalverarbeitungspfad 304, einen Abfallende-Flanken-Signalverarbeitungspfad 306 und eine Auswählschaltung 308 auf. Die TCD-Schaltung 300 kann eine beispielhafte Ausführungsform der TCD-Schaltung 114 darstellen.
Der D-Flip-Flop 302 taktet das digitale Sende-Eingangssignal 150.1 entsprechend dem Sendetaktsignal 152.1 ein, um ein digitales Sende-Eingangssignal 350 bereitzustellen. Diese Eintaktung des digitalen Sende-Eingangssignals 150.1 kann dazu verwendet werden, die Flanken des Sende-Eingangssignals 150.1 steiler zu machen und/oder die n parallelen digitalen Signale des Sendetaktsignals 152.1 anzupassen, das im Laufe der Zeit flacher werden kann, wenn das digitale Sende-Eingangssignal 150.1 zu der TCD-Schaltung 300 geht.
Der Ansteigende-Flanken-Signalverarbeitungspfad 304 und der Abfallende-Flanken-Signalverarbeitungspfad 306 takten das digitale Sende-Eingangssignal 350 entsprechend den ansteigenden Flanken bzw. abfallenden Flanken des Sende-Eintaktungstaktsignals 160 ein. Bei der Ausführungsform von 3 weist der Ansteigende-Flanken-Signalverarbeitungspfad 304 einen D-Flip-Flop 310 zum Eintakten des digitalen Sende-Eingangssignals 350 entsprechend den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 auf. Der D-Flip-Flop 310 taktet das digitale Sende-Eingangssignal 350 entsprechend den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 ein, um ein eingetaktetes digitales Ansteigende-Flanken-Eingangssignal 352 bereitzustellen. Der D-Flip-Flop 310 stellt das eingetaktete digitale Ansteigende-Flanken-Eingangssignal 352 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer ansteigenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das digitale Sende-Eingangssignal 350 auf dem ersten Logikpegel ist. Hingegen stellt D-Flip-Flop 310 das eingetaktete digitale Ansteigende-Flanken-Eingangssignal 352 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei einer ansteigenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das digitale Sende-Eingangssignal 350 auf dem zweiten Logikpegel ist.
Der Abfallende-Flanken-Signalverarbeitungspfad 306 weist einen D-Flip-Flop 312 und einen D-Flip-Flop 314 auf. Wie in 3 gezeigt ist, wird das Sende-Eintaktungstaktsignal 160 invertiert, bevor es für den D-Flip-Flop 312 bereitgestellt wird. Der D-Flip-Flop 312 taktet das digitale Sende-Eingangssignal 350 entsprechend den abfallenden Flanken des Sende-Eintaktungstaktsignals 160 ein, um ein eingetaktetes digitales Abfallende-Flanken-Eingangssignal 354 bereitzustellen. Der D-Flip-Flop 312 stellt das eingetaktete digitale Abfallende-Flanken-Eingangssignal 354 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer abfallenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das digitale Sende-Eingangssignal 350 auf dem ersten Logikpegel ist. Hingegen stellt der D-Flip-Flop 312 das eingetaktete digitale Abfallende-Flanken-Eingangssignal 354 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei einer abfallenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das digitale Sende-Eingangssignal 350 auf dem zweiten Logikpegel ist.
Der D-Flip-Flop 314 stellt eine Phase des eingetakteten digitalen Abfallende-Flanken-Sende-Eingangssignals 354 so ein, dass sie den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 entspricht, um ein eingetaktetes digitales Abfallende-Flanken-Sende-Eingangssignal 356 bereitzustellen. Der D-Flip-Flop 314 taktet das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 354 entsprechend den ansteigenden Flanken des Sende-Eintaktungstaktsignals 160 ein, um ein eingetaktetes digitales Abfallende-Flanken-Sende-Eingangssignal 356 bereitzustellen. Der D-Flip-Flop 314 stellt das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 356 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer ansteigenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 354 auf dem ersten Logikpegel ist. Hingegen stellt der D-Flip-Flop 314 das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 354 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei einer ansteigenden Flanke des Sende-Eintaktungstaktsignals 160 bereit, wenn das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 354 auf dem zweiten Logikpegel ist.
Die Auswählschaltung 308 wählt in Reaktion auf die Taktsignal-Auswahl 162 entweder das eingetaktete digitale Ansteigende-Flanken-Sende-Eingangssignal 352 oder das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 356 als das synchronisierte Sendesignal 164 aus. Wenn die Taktsignal-Auswahl 162 auf einem ersten Logikpegel, wie etwa einer logischen Eins, ist, wählt die Auswählschaltung 308 das eingetaktete digitale Abfallende-Flanken-Sende-Eingangssignal 356 als das synchronisierte Sendesignal 164 aus. Hingegen wählt die Auswählschaltung 308 das eingetaktete digitale Ansteigende-Flanken-Sende-Eingangssignal 352 als das synchronisierte Sendesignal 164 aus, wenn die Taktsignal-Auswahl 162 auf einem zweiten Logikpegel, wie etwa einer logischen Null, ist.
Zwar werden bei der nachstehenden Erörterung der 4 und 5 eine beispielhafte RED-Schaltung (RED: Empfängerflankendetektion) bzw. eine beispielhafte RCD-Schaltung (RCD: Empfängerüberquerungsdomäne) beschrieben, aber Fachleute dürften erkennen, dass weitere Ausführungsformen unter Verwendung anderer Schaltungen möglich sind, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen. Diese anderen Schaltungen sind dadurch gekennzeichnet, dass sie eine im Wesentlichen ähnliche Funktion wie die beispielhafte RED-Schaltung und die beispielhafte RCD-Schaltung erfüllen, die in 4 bzw. 5 erörtert werden. Wie Fachleute erkennen dürften, weichen diese anderen Schaltungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung ab.
Beispielhafte Empfängerflankendetektionsschaltung
4 zeigt eine beispielhafte RED-Schaltung, die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in der Empfangsclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann. Die RED-Schaltung 400 bestimmt, ob ein digitales Empfangseingangssignal, wie zum Beispiel das Empfangs-Eintaktungstaktsignal 174, das vorstehend unter Bezugnahme auf 1 beschrieben worden ist, mit ansteigenden oder abfallenden Flanken des Empfangstaktsignals 172 eingetaktet werden soll. Die RED-Schaltung 400 weist eine digitale Verzögerungsschaltung 402 und einen D-Flip-Flop 404 auf. Die RED-Schaltung 400 kann eine beispielhafte Ausführungsform der RED-Schaltung 122 darstellen.
Die digitale Verzögerungsschaltung 402 stellt eine Hysterese für die RED-Schaltung 400 bereit, indem sie eine Phase des Empfangstaktsignals 172 um den Faktor DelayR verzögert, um ein verzögertes Empfangs-Eintaktungstaktsignal 450 bereitzustellen. Der Faktor DelayR kann in einer im Wesentlichen ähnlichen Weise wie der Faktor DelayT, der in Zusammenhang mit 2 beschrieben worden ist, jedoch in dem folgenden Kontext, bestimmt werden: $DelayR > {FF}_{ST} + Spielraum + CK2Q + MUXDELAY$
$0,5T - DelayR > {FF}_{HT} + Spielraum - CK2Q + MUXDELAY$
$0,5T > {FF}_{HT} + {FF}_{ST} + 2 \cdot Spielraum,$
wobei FF_ST die Einstellzeit eines D-Flip-Flops in einer RCD-Schaltung darstellt, der Spielraum eine Kombination aus der Schwankung, der Einschaltdauer-Verzerrung und dem Versatz von Signaldaten 554 darstellt, CK2Q eine Ausgangsverzögerung des D-Flip-Flops in der RCD-Schaltung darstellt, MUXDELAY eine Ausgangsverzögerung der Auswählschaltung in der RCD-Schaltung darstellt und FF_HT die Haltezeit des D-Flip-Flops in der RCD-Schaltung darstellt.
Ein D-Flip-Flop 404 taktet das Empfangs-Eintaktungstaktsignal 174 entsprechend dem verzögerten Empfangs-Eintaktungstaktsignal 450 ein, um eine Taktsignal-Auswahl 176 bereitzustellen. Der D-Flip-Flop 404 stellt die Taktsignal-Auswahl 176 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer ansteigenden Flanke des verzögerten Empfangs-Eintaktungstaktsignals 450 bereit, wenn das Empfangs-Eintaktungstaktsignal 174 auf dem ersten Logikpegel ist. Dieser gibt an, dass die Phase des Empfangs-Eintaktungstaktsignals 174 der Phase des verzögerten Empfangs-Eintaktungstaktsignals 450 um mindestens den Faktor DelayR voreilt. Hingegen stellt der D-Flip-Flop 404 die Taktsignal-Auswahl 176 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei der ansteigenden Flanke des verzögerten Empfangs-Eintaktungstaktsignals 450 bereit, wenn das Empfangs-Eintaktungstaktsignal 174 auf dem zweiten Logikpegel ist. Dieser gibt an, dass die Phase des Empfangs-Eintaktungstaktsignals 174 der Phase des verzögerten Empfangs-Eintaktungstaktsignals 450 um mindestens den Faktor DelayR nacheilt.
Beispielhafte Empfängerüberquerungsdomänenschaltung
5 zeigt eine beispielhafte RCD-Schaltung 500, die bei einer beispielhaften Ausführungsform der vorliegenden Erfindung in einer Empfangsclusterschaltung des beispielhaften elektronischen Systems implementiert werden kann. Die RCD-Schaltung 500 taktet die n parallelen digitalen Signale des digitalen Empfangseingangssignals 170 entsprechend den ansteigenden und/oder den abfallenden Flanken des Empfangs-Eintaktungstaktsignals 174 auf Grund der Taktsignal-Auswahl 176 ein, um n parallele digitale Signale des synchronisierten Empfangssignals 178 bereitzustellen. Die RCD-Schaltung 500 weist einen Abfallende-Flanken-Signalverarbeitungspfad 502, einen Ansteigende-Flanken-Signalverarbeitungspfad 504, eine Auswählschaltung 506 und einen D-Flip-Flop 508 auf. Die RCD-Schaltung 500 kann eine beispielhafte Ausführungsform der RCD-Schaltung 124 darstellen.
Wie in 5 gezeigt ist, takten der Abfallende-Flanken-Signalverarbeitungspfad 502 und der Ansteigende-Flanken-Signalverarbeitungspfad 504 das digitale Empfangseingangssignal 170 entsprechend den ansteigenden Flanken bzw. den abfallenden Flanken des Empfangstaktsignals 172 ein. Bei der Ausführungsform von 5 weist der Abfallende-Flanken-Signalverarbeitungspfad 502 einen D-Flip-Flop 510 zum Eintakten des digitalen Empfangseingangssignals 170 entsprechend den abfallenden Flanken des Empfangstaktsignals 172 auf, um ein eingetaktetes digitales Abfallende-Flanken-Empfangseingangssignal 550 bereitzustellen. Der D-Flip-Flop 510 stellt das eingetaktete digitale Abfallende-Flanken-Empfangseingangssignal 550 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer abfallenden Flanke des Empfangstaktsignals 172 bereit, wenn das digitale Empfangseingangssignal 170 auf dem ersten Logikpegel ist. Hingegen stellt der D-Flip-Flop 510 das eingetaktete digitale Abfallende-Flanken-Empfangseingangssignal 550 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei einer abfallenden Flanke des Empfangstaktsignals 172 bereit, wenn das digitale Empfangseingangssignal 170 auf dem zweiten Logikpegel ist.
Der Ansteigende-Flanken-Signalverarbeitungspfad 504 weist einen D-Flip-Flop 512 zum Eintakten des digitalen Empfangseingangssignals 170 entsprechend den ansteigenden Flanken des Empfangstaktsignals 172 auf, um ein eingetaktetes digitales Ansteigende-Flanken-Empfangseingangssignal 552 bereitzustellen. Der D-Flip-Flop 512 stellt das eingetaktete digitale Ansteigende-Flanken-Empfangseingangssignal 552 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei der ansteigenden Flanke des Empfangstaktsignals 172 bereit, wenn das digitale Empfangseingangssignal 170 auf dem ersten Logikpegel ist. Hingegen stellt der D-Flip-Flop 512 das eingetaktete digitale Ansteigende-Flanken-Empfangseingangssignal 552 auf einem zweiten Logikpegel, wie etwa einer logischen Eins, bei der ansteigenden Flanke des Empfangstaktsignals 172 bereit, wenn das digitale Empfangseingangssignal 170 auf dem zweiten Logikpegel ist.
Die Auswählschaltung 506 wählt in Reaktion auf die Taktsignal-Auswahl 176 entweder das eingetaktete digitale Abfallende-Flanken-Empfangseingangssignal 550 oder das eingetaktete digitale Ansteigende-Flanken-Empfangseingangssignal 552 als das synchronisierte Empfangssignal 554 aus. Wenn die Taktsignal-Auswahl 176 auf einem ersten Logikpegel, wie etwa einer logischen Null, ist, wählt die Auswählschaltung 506 das eingetaktete digitale Abfallende-Flanken-Empfangseingangssignal 550 als das synchronisierte Empfangssignal 554 aus. Hingegen wählt die Auswählschaltung 506 das eingetaktete digitale Ansteigende-Flanken-Empfangseingangssignal 552 als das synchronisierte Empfangssignal 554 aus, wenn die Taktsignal-Auswahl 176 auf einem zweiten Logikpegel, wie etwa einer logischen Eins, ist.
Der D-Flip-Flop 508 stellt eine Einschaltdauer des synchronisierten Empfangssignals 554 so ein, dass sie dem Empfangs-Eintaktungstaktsignal 174 entspricht, um das synchronisierte Empfangssignal 178 bereitzustellen. Der D-Flip-Flop 508 taktet das synchronisierte Empfangssignal 554 entsprechend den ansteigenden Flanken des Empfangs-Eintaktungstaktsignals 174 ein, um das synchronisierte Empfangssignal 178 bereitzustellen. Der D-Flip-Flop 508 stellt das synchronisierte Empfangssignal 178 auf einem ersten Logikpegel, wie etwa einer logischen Eins, bei einer ansteigenden Flanke des Empfangs-Eintaktungstaktsignals 174 bereit, wenn das synchronisierte Empfangs-Eintaktungstaktsignal 174 auf dem ersten Logikpegel ist. Hingegen stellt der D-Flip-Flop 508 das synchronisierte Empfangssignal 178 auf einem zweiten Logikpegel, wie etwa einer logischen Null, bei einer ansteigenden Flanke des Empfangs-Eintaktungstaktsignals 174 bereit, wenn das synchronisierte Empfangssignal 554 auf dem zweiten Logikpegel ist.
Bei den beispielhaften Ausführungsformen, die in den 3 bis 5 gezeigt sind, werden zwar verschiedene D-Flip-Flops verwendet, aber Fachleute dürften erkennen, dass diese beispielhaften Ausführungsformen auch unter Verwendung von anderen Arten von Flip-Flops und/oder Schaltungen implementiert werden können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen. Diese anderen Arten von Flip-Flops können Set-Reset(SR)-Flip-Flops, JK-Flip-Flops oder Trigger(T)-Flip-Flop umfassen, um nur einige Beispiele zu nennen.
Beispielhafte Funktionsweise des beispielhaften elektronischen Systems
6 ist Ablaufdiagramm eines beispielhaften Steuersignalflusses einer Senderschaltung in dem beispielhaften elektronischen System gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Die Erfindung ist nicht auf diesen Steuersignalfluss beschränkt. Vielmehr dürfte ein Durchschnittsfachmann erkennen, dass andere Steuersignalflüsse innerhalb des Schutzumfangs und Grundgedankens der vorliegenden Erfindung liegen. Nachstehend wird ein beispielhafter Steuersignalfluss 600 einer Senderschaltung, wie etwa der Sendeschaltung 102, in dem beispielhaften elektronischen System beschrieben.
Im Schritt 602 werden bei dem Steuersignalfluss 600 ein digitales Eingangssignal, wie etwa ein oder mehrere der digitalen Sende-Eingangssignale 150.1 bis 150.z, und ein dem digitalen Eingangssignal entsprechendes Datentaktsignal empfangen, wie etwa ein oder mehrere der Sendetaktsignale 152.1 bis 152.z.
Im Schritt 604 wird bei dem Steuersignalfluss 600 ermittelt, ob eine Phase eines Sendetaktsignals, wie etwa des Sende-Eintaktungstaktsignals 160, einer Phase des Datentaktsignals des Schritts 602 voreilt. Wenn die Phase des Sendetaktsignals der Phase des Datentaktsignals des Schritts 602 voreilt, geht der Steuersignalfluss 600 zum Schritt 606 weiter. Hingegen geht der Steuersignalfluss 600 zum Schritt 608 weiter, wenn die Phase des Sendetaktsignals nicht der Phase des Datentaktsignals des Schritts 602 voreilt.
Im Schritt 606 wird bei dem Steuersignalfluss 600 das digitale Eingangssignal aus dem Schritt 602 entsprechend den ansteigenden Flanken des Sendetaktsignals des Schritts 604 eingetaktet, wenn die Phase des Sendetaktsignals der Phase des Datentaktsignals des Schritts 602 voreilt.
Im Schritt 608 wird bei dem Steuersignalfluss 600 das digitale Eingangssignal aus dem Schritt 602 entsprechend den abfallenden Flanken des Sendetaktsignals des Schritts 604 eingetaktet, wenn die Phase des Sendetaktsignals nicht der Phase des Datentaktsignals des Schritts 602 voreilt.
7 ist ein Ablaufdiagramm eines beispielhaften Steuersignalflusses einer Empfängerschaltung in dem beispielhaften elektronischen System gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Die Erfindung ist nicht auf diesen Steuersignalfluss beschränkt. Vielmehr dürfte ein Durchschnittsfachmann erkennen, dass andere Steuersignalflüsse innerhalb des Schutzumfangs und Grundgedankens der vorliegenden Erfindung liegen. Nachstehend wird ein beispielhafter Steuersignalfluss 700 einer Empfängerschaltung, wie etwa der Empfangsschaltung 104, in dem beispielhaften elektronischen System beschrieben.
Im Schritt 702 werden bei dem Steuersignalfluss 700 ein digitales Eingangssignal, wie etwa ein oder mehrere der digitalen Sende-Ausgangssignale 156.1 bis 156.z, und ein dem digitalen Eingangssignal entsprechendes Datentaktsignal empfangen, wie etwa ein oder mehrere der Sende-Ausgangsdaten-Taktsignale 158.1 bis 158.z.
Im Schritt 704 wird bei dem Steuersignalfluss 700 ermittelt, ob eine Phase des Datentaktsignals des Schritts 702 einer Phase eines Empfangstaktsignals, wie etwa des Empfangs-Eintaktungstaktsignals 174, voreilt. Wenn die Phase des Datentaktsignals des Schritts 702 der Phase des Empfangs-Eintaktungstaktsignals 174 voreilt, geht der Steuersignalfluss 700 zum Schritt 706 weiter. Hingegen geht der Steuersignalfluss 700 zum Schritt 708 weiter, wenn die Phase des Datentaktsignals nicht der Phase des Empfangstaktsignals voreilt.
Im Schritt 706 wird bei dem Steuersignalfluss 700 das digitale Eingangssignal aus dem Schritt 702 entsprechend den ansteigenden Flanken des Datentaktsignals des Schritts 702 eingetaktet, wenn die Phase des Datentaktsignals des Schritts 702 der Phase des Empfangstaktsignals des Schritts 704 voreilt.
Im Schritt 708 wird bei dem Steuersignalfluss 700 das digitale Eingangssignal aus dem Schritt 702 entsprechend den abfallenden Flanken des Datentaktsignals des Schritts 702 eingetaktet, wenn die Phase des Datentaktsignals des Schritts 702 nicht der Phase des Empfangstaktsignals des Schritts 704 voreilt.
Schlussbemerkung
In der vorstehenden detaillierten Beschreibung ist eine Sendeschaltung einer ersten Taktdomäne beschrieben worden, wobei die Sendeschaltung eine TED-Schaltung und eine TCD-Schaltung aufweist. Die TED-Schaltung bestimmt, ob ein digitales Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines Taktsignals der ersten Taktdomäne eingetaktet werden soll, und sie stellt eine Taktsignal-Auswahl auf einem ersten Logikpegel bereit, wenn das digitale Eingangssignal mit den abfallenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, oder sie stellt eine Taktsignal-Auswahl auf einem zweiten Logikpegel bereit, wenn das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der erste Taktdomäne eingetaktet werden soll. Die TCD-Schaltung taktet das digitale Eingangssignal entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne ein, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, und sie taktet das digitale Eingangssignal entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne ein, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
In der vorstehenden detaillierten Beschreibung ist eine Empfangsschaltung einer ersten Taktdomäne beschrieben worden, wobei die Empfangsschaltung eine RED-Schaltung und eine RCD-Schaltung aufweist. Die RED-Schaltung empfängt ein digitales Signal von der Sendeschaltung einer ersten Taktdomäne; sie bestimmt, ob das digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; und sie stellt eine Taktsignal-Auswahl auf einem ersten Logikpegel bereit, wenn das digitale Eingangssignal mit den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, oder sie stellt eine Taktsignal-Auswahl auf einem zweiten Logikpegel bereit, wenn das digitale Eingangssignal mit den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll. Die RCD-Schaltung taktet das digitale Eingangssignal entsprechend den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals ein, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, und sie taktet das digitale Eingangssignal entsprechend den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals ein, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
In der vorstehenden detaillierten Beschreibung ist ein Verfahren zum Übertragen eines digitalen Signals zwischen einer ersten Taktdomäne und einer zweiten Taktdomäne beschrieben worden. Das Verfahren weist die folgenden Schritte auf: Bestimmen, mit einer ersten Schaltung der ersten Taktdomäne, ob das digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines Taktsignals der ersten Taktdomäne eingetaktet werden soll; Bereitstellen, mit der ersten Schaltung der ersten Taktdomäne, einer ersten Taktsignal-Auswahl auf einem ersten Logikpegel, wenn das digitale Eingangssignal mit den abfallenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, oder auf einem zweiten Logikpegel, wenn das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der erste Taktdomäne eingetaktet werden soll; Eintakten, mit der ersten Schaltung der ersten Taktdomäne, des digitalen Eingangssignals entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne, wenn die erste Taktsignal-Auswahl auf dem ersten Logikpegel ist; Eintakten, mit der ersten Schaltung der ersten Taktdomäne, des digitalen Eingangssignals entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne, wenn die erste Taktsignal-Auswahl auf dem zweiten Logikpegel ist; Empfangen, mit einer zweiten Schaltung einer zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals; Bestimmen, mit der zweiten Schaltung der zweiten Taktdomäne, ob das eingetaktete digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; Bereitstellen, mit der zweiten Schaltung der zweiten Taktdomäne, einer zweiten Taktsignal-Auswahl auf einem ersten Logikpegel, wenn das eingetaktete digitale Eingangssignal mit den ansteigenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, oder auf einem zweiten Logikpegel, wenn das eingetaktete digitale Eingangssignal mit den abfallenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; Eintakten, mit der zweiten Schaltung der zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals entsprechend den ansteigenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals, wenn die zweite Taktsignal-Auswahl auf dem ersten Logikpegel ist; und Eintakten, mit der zweiten Schaltung der zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals entsprechend den abfallenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals, wenn die zweite Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Sendeschaltung einer ersten Taktdomäne mit: einer Senderflankendetektionsschaltung (TED-Schaltung), die derart eingerichtet ist, dass sie bestimmt, ob ein digitales Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines Taktsignals der ersten Taktdomäne eingetaktet werden soll, und eine Taktsignal-Auswahl auf einem ersten Logikpegel bereitstellt, wenn das digitale Eingangssignal mit den abfallenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, oder die Taktsignal-Auswahl auf einem zweiten Logikpegel bereitstellt, wenn das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll; und einer Senderüberquerungsdomänenschaltung (TCD-Schaltung), die derart eingerichtet ist, dass sie das digitale Eingangssignal entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, und das digitale Eingangssignal entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
Sendeschaltung nach Anspruch 1, wobei die TED-Schaltung weiterhin derart eingerichtet ist, dass sie bestimmt, dass das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, wenn eine Phase eines mit dem digitalen Eingangssignal assoziierten Taktsignals einer Phase des Taktsignals der ersten Taktdomäne voreilt.
Sendeschaltung nach Anspruch 2, wobei die TED-Schaltung weiterhin derart eingerichtet ist, dass sie bestimmt, dass das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, wenn die Phase des mit dem digitalen Eingangssignal assoziierten Taktsignals der Phase des Taktsignals der ersten Taktdomäne um zumindest einen Verzögerungsfaktor voreilt.
Sendeschaltung nach einem der vorhergehenden Ansprüche, wobei die TED-Schaltung Folgendes aufweist: eine digitale Verzögerungsschaltung, die derart eingerichtet ist, dass sie das Taktsignal der ersten Taktdomäne um einen Verzögerungsfaktor verzögert, um ein verzögertes Taktsignal der ersten Taktdomäne bereitzustellen; und einen Flip-Flop, der derart eingerichtet ist, dass er ein mit dem digitalen Eingangssignal assoziiertes Taktsignal entsprechend dem verzögerten Taktsignal der ersten Taktdomäne eintaktet, um die Taktsignal-Auswahl bereitzustellen.
Sendeschaltung nach einem der vorhergehenden Ansprüche, wobei die TCD-Schaltung Folgendes aufweist: einen Flip-Flop, der derart eingerichtet ist, dass er das digitale Eingangssignal entsprechend einem mit dem digitalen Eingangssignal assoziierten Taktsignal eintaktet, um ein eingetaktetes digitales Eingangssignal bereitzustellen; einen Ansteigende-Flanken-Signalverarbeitungspfad, der derart eingerichtet ist, dass er das eingetaktete digitale Eingangssignal entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, um ein eingetaktetes digitales Ansteigende-Flanken-Eingangssignal bereitzustellen; einen Abfallende-Flanken-Signalverarbeitungspfad, der derart eingerichtet ist, dass er das eingetaktete digitale Eingangssignal entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, um ein eingetaktetes digitales Abfallende-Flanken-Eingangssignal bereitzustellen; und eine Auswählschaltung, die derart eingerichtet ist, dass sie das eingetaktete digitale Abfallende-Flanken-Eingangssignal auswählt, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, oder das eingetaktete digitale Ansteigende-Flanken-Eingangssignal auswählt, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
Sendeschaltung nach Anspruch 5, wobei der Ansteigende-Flanken-Signalverarbeitungspfad einen Flip-Flop aufweist, der derart eingerichtet ist, dass er das eingetaktete digitale Eingangssignal entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, um das eingetaktete digitale Ansteigende-Flanken-Eingangssignal bereitzustellen.
Sendeschaltung nach Anspruch 5 oder 6, wobei der Abfallende-Flanken-Signalverarbeitungspfad Folgendes aufweist: einen ersten Flip-Flop, der derart eingerichtet ist, dass er das eingetaktete digitale Eingangssignal entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, um ein digitales Abfallende-Flanken-Eingangssignal bereitzustellen; und einen zweiten Flip-Flop, der derart eingerichtet ist, dass er das digitale Abfallende-Flanken-Eingangssignal entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eintaktet, um das eingetaktete digitale Abfallende-Flanken-Eingangssignal bereitzustellen.
Sendeschaltung nach einem der Ansprüche 5 bis 7, die weiterhin Folgendes aufweist: eine Multiplexschaltung, die derart eingerichtet ist, dass sie eine Parallel-Serien-Umsetzung an dem ausgewählten eingetakteten digitalen Ansteigende-Flanken-Eingangssignal durchführt, um ein digitales Sende-Ausgangssignal bereitzustellen und das digitale Sende-Ausgangssignal an eine Empfangsschaltung einer zweiten Taktdomäne bereitzustellen.
Empfangsschaltung einer ersten Taktdomäne mit: einer Empfängerflankendetektionsschaltung (RED-Schaltung), die derart eingerichtet ist, dass sie: ein digitales Eingangssignal von einer Sendeschaltung einer ersten Taktdomäne empfängt, bestimmt, ob das digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, und eine Taktsignal-Auswahl auf einem ersten Logikpegel bereitstellt, wenn das digitale Eingangssignal mit den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, oder die Taktsignal-Auswahl auf einem zweiten Logikpegel bereitstellt, wenn das digitale Eingangssignal mit den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; und einer Empfängerüberquerungsdomänenschaltung (RCD-Schaltung), die derart eingerichtet ist, dass sie das digitale Eingangssignal entsprechend den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, und das digitale Eingangssignal entsprechend den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
Empfangsschaltung nach Anspruch 9, wobei die RED-Schaltung weiterhin derart eingerichtet ist, dass sie bestimmt, dass das digitale Eingangssignal mit den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, wenn eine Phase eines mit dem digitalen Eingangssignal assoziierten Taktsignals einer Phase eines Taktsignals der ersten Taktdomäne voreilt.
Empfangsschaltung nach Anspruch 10, wobei die RED-Schaltung weiterhin derart eingerichtet ist, dass sie bestimmt, dass das digitale Eingangssignal mit den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, wenn eine Phase des mit dem digitalen Eingangssignal assoziierten Taktsignals der Phase des Taktsignals der ersten Taktdomäne um zumindest einen Verzögerungsfaktor voreilt.
Empfangsschaltung nach Anspruch 11, wobei die RED-Schaltung Folgendes aufweist: eine digitale Verzögerungsschaltung, die derart eingerichtet ist, dass sie das mit dem digitalen Eingangssignal assoziierte Taktsignal um den Verzögerungsfaktor verzögert, um ein verzögertes Taktsignal bereitzustellen, das mit dem digitalen Eingangssignal assoziiert ist; und einen Flip-Flop, der derart eingerichtet ist, dass er das Taktsignal der ersten Taktdomäne entsprechend dem verzögerten Taktsignal, das mit dem digitalen Eingangssignal der ersten Taktdomäne assoziiert ist, eintaktet, um die Taktsignal-Auswahl bereitzustellen.
Empfangsschaltung nach einem der Ansprüche 9 bis 12, wobei die RCD-Schaltung Folgendes aufweist: einen Ansteigende-Flanken-Signalverarbeitungspfad, der derart eingerichtet ist, dass er das digitale Eingangssignal entsprechend den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, um ein eingetaktetes digitales Ansteigende-Flanken-Eingangssignal bereitzustellen; einen Abfallende-Flanken-Signalverarbeitungspfad, der derart eingerichtet ist, dass er das digitale Eingangssignal entsprechend den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, um ein eingetaktetes digitales Abfallende-Flanken-Eingangssignal bereitzustellen; eine Auswählschaltung, die derart eingerichtet ist, dass sie das eingetaktete digitale Ansteigende-Flanken-Eingangssignal auswählt, wenn die Taktsignal-Auswahl auf dem ersten Logikpegel ist, oder das eingetaktete digitale Abfallende-Flanken-Eingangssignal auswählt, wenn die Taktsignal-Auswahl auf dem zweiten Logikpegel ist; und einen Flip-Flop, der derart eingerichtet ist, dass er das ausgewählte eingetaktete digitale Abfallende-Flanken-Eingangssignal oder das ausgewählte eingetaktete digitale Ansteigende-Flanken-Eingangssignal entsprechend dem Taktsignal der ersten Taktdomäne eintaktet, um ein eingetaktetes digitales Eingangssignal bereitzustellen.
Empfangsschaltung nach Anspruch 13, wobei der Ansteigende-Flanken-Signalverarbeitungspfad einen Flip-Flop aufweist, der derart eingerichtet ist, dass er das digitale Eingangssignal entsprechend den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, um das eingetaktete digitale Ansteigende-Flanken-Eingangssignal bereitzustellen.
Empfangsschaltung nach Anspruch 13 oder 14, wobei der Abfallende-Flanken-Signalverarbeitungspfad einen Flip-Flop aufweist, der derart eingerichtet ist, dass er das digitale Eingangssignal entsprechend den abfallenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eintaktet, um das eingetaktete digitale Abfallende-Flanken-Eingangssignal bereitzustellen.
Verfahren zum Übertragen eines digitalen Signals zwischen einer ersten Taktdomäne und einer zweiten Taktdomäne mit den folgenden Schritten: Bestimmen, mit einer ersten Schaltung der ersten Taktdomäne, ob das digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines Taktsignals der ersten Taktdomäne eingetaktet werden soll; Bereitstellen, mit der ersten Schaltung der ersten Taktdomäne, einer ersten Taktsignal-Auswahl auf einem ersten Logikpegel, wenn das digitale Eingangssignal mit den abfallenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, oder auf einem zweiten Logikpegel, wenn das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der erste Taktdomäne eingetaktet werden soll; Eintakten, mit der ersten Schaltung der ersten Taktdomäne, des digitalen Eingangssignals entsprechend den abfallenden Flanken des Taktsignals der ersten Taktdomäne, wenn die erste Taktsignal-Auswahl auf dem ersten Logikpegel ist; Eintakten, mit der ersten Schaltung der ersten Taktdomäne, des digitalen Eingangssignals entsprechend den ansteigenden Flanken des Taktsignals der ersten Taktdomäne, wenn die erste Taktsignal-Auswahl auf dem zweiten Logikpegel ist; Empfangen, mit einer zweiten Schaltung einer zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals; Bestimmen, mit der zweiten Schaltung der zweiten Taktdomäne, ob das eingetaktete digitale Eingangssignal mit ansteigenden Flanken oder abfallenden Flanken eines mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; Bereitstellen, mit der zweiten Schaltung der zweiten Taktdomäne, einer zweiten Taktsignal-Auswahl auf einem ersten Logikpegel, wenn das eingetaktete digitale Eingangssignal mit den ansteigenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, oder auf einem zweiten Logikpegel, wenn das eingetaktete digitale Eingangssignal mit den abfallenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll; Eintakten, mit der zweiten Schaltung der zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals entsprechend den ansteigenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals, wenn die zweite Taktsignal-Auswahl auf dem ersten Logikpegel ist; und Eintakten, mit der zweiten Schaltung der zweiten Taktdomäne, des eingetakteten digitalen Eingangssignals entsprechend den abfallenden Flanken des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals, wenn die zweite Taktsignal-Auswahl auf dem zweiten Logikpegel ist.
Verfahren nach Anspruch 16, wobei das Bestimmen, ob das digitale Eingangssignal eingetaktet werden soll, Folgendes umfasst: Bestimmen, dass das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, wenn eine Phase eines mit dem digitalen Eingangssignal assoziierten Taktsignals einer Phase des Taktsignals der ersten Taktdomäne voreilt.
Verfahren nach Anspruch 17, wobei das Bestimmen, ob das digitale Eingangssignal eingetaktet werden soll, Folgendes umfasst: Bestimmen, dass das digitale Eingangssignal mit den ansteigenden Flanken des Taktsignals der ersten Taktdomäne eingetaktet werden soll, wenn eine Phase eines mit dem digitalen Eingangssignal assoziierten Taktsignals einer Phase des Taktsignals der ersten Taktdomäne um zumindest einen Verzögerungsfaktor voreilt.
Verfahren nach Anspruch 16, wobei das Bestimmen, ob das eingetaktete digitale Eingangssignal eingetaktet werden soll, Folgendes umfasst: Bestimmen, dass das digitale Eingangssignal mit den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, wenn eine Phase des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals einer Phase eines Taktsignals der zweiten Taktdomäne voreilt.
Verfahren nach Anspruch 19, wobei das Bestimmen, ob das eingetaktete digitale Eingangssignal eingetaktet werden soll, Folgendes umfasst: Bestimmen, dass das digitale Eingangssignal mit den ansteigenden Flanken des mit dem digitalen Eingangssignal assoziierten Taktsignals eingetaktet werden soll, wenn eine Phase des mit dem eingetakteten digitalen Eingangssignal assoziierten Taktsignals einer Phase eines Taktsignals der zweiten Taktdomäne um zumindest einen Verzögerungsfaktor voreilt.