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Technisches
Gebiet
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Die Erfindung bezieht sich auf Verfahren
zum Abtasten eines seriellen digitalen Signals. Sie ist vor allem
für die
digitale Übertragung
mit einer hohen Datenrate von mehr als einem Gigabit pro Sekunde
geeignet und insbesondere auf Empfänger eines seriellen digitalen Übertragungssystems,
auf Datenverarbeitungssysteme, beispielsweise bei der Datenübertragung
zwischen einem Prozessor und einem Speicher oder einem Cachespeicher,
auf Telekommunikationssysteme über
eine lange Strecke und private Kommunikationssysteme wie etwa die
lokalen Netze und die Weitbereichsnetze (Wide Area Networks) sowie
auf Telematiksysteme anwendbar. Die Erfindung hat ein Verfahren
zum Abtasten eines seriellen Signals zum Gegenstand, das die Einstellung
der Phase des Digitalsignals im Voraus auf ein Taktsignal umfasst.
Sie hat die integrierte Schaltung und das System, die dieses Verfahren
umsetzen, als unmittelbar damit zusammenhängenden Gegenstand.
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Stand der
Technik
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Die Dokumente EP-A-0441684, EP-A-0466591,
EP-A-0466592 und EP-A-0466593 beziehen sich auf ein serielles digitales
Datenübertragungssystem.
Das erste Dokument beschreibt eine phasenverriegelte Schaltung und
einen Frequenzvervielfacher, die als Basis für die Struktur des in den drei
anderen Dokumenten beschriebenen Übertragungssystems dienen.
Dieses System weist im Wesentlichen den zweifachen Vorteil auf,
dass es für
die digitale Übertragung
mit hoher Datenrate besonders geeignet ist, da es die herkömmliche
Verwendung eines phasenverriegelten Oszillators (VCO) vermeidet,
und dass es eine einfache Struktur besitzt, so dass es zuverlässig arbeitet.
Das zweite der zitierten Dokumente hat ein Übertragungsverfahren zum Gegenstand,
das darin besteht, in die übertragenen
Wörter
(gewöhnlich
Bytes) jeweilige Flanken einzufügen,
die gleichzeitig als Synchronisationssignal und als Taktsignal dienen.
In dem Emp fänger
dienen diese Flanken dazu, das Taktsignal, das beim Senden verwendet
wurde, nachzubilden. Tatsächlich
ist diese Technik ursprünglich
für Datenverarbeitungssysteme
und insbesondere für
Multiprozessorsysteme, wo der Entwickler alle Bestandteile unter
Kontrolle bringt und so die Hauptparameter zu optimieren versucht,
entwickelt worden. Die zitierten Dokumente geben eine Form dieser
Optimierung wieder. Jedoch beherrscht in den Anwendungen dieser
Technik auf andere Gebiete, insbesondere auf die Telekommunikation,
keine das gesamte System. Auf diesen Gebieten ist es somit unverzichtbar,
sich an eine der Hauptnormen auf dem Markt, gegenwärtig die
Norm ATM (Asynchronous Transfer Mode) oder beispielsweise FibreChannel,
zu halten. Jedoch verwendet keine dieser Normen eine Synchronisations- und
Taktflanke in jedem Wort des Digitalsignals.
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Die Technik, die diese Flanken in
dem Digitalsignal verwendet, besitzt den Vorteil, dass sie der Arbeitsweise
der beiden entfernten Stationen, die mittels dieses Signals über eine
serielle Verbindung kommunizieren, keinerlei Zwang auferlegt. Die
Stationen können
mit verschiedenen Frequenzen arbeiten und auf der Verbindung senden.
Die Mehrprozessor-Datenverarbeitungssysteme können Prozessoren verschiedener
Herkunft und verschiedener Generationen integrieren. In diesem Fall
kann diese Heterogenität
gelenkt werden, indem diese Technik und auf einem höheren Niveau
entwickelte Protokolle verwendet werden. Im Gegensatz dazu wird
bei der Telekommunikation jede Station im Ablauf durch einen internen
Taktgeber hoher Genauigkeit und bekannter, durch die Norm festgelegter
Frequenz gesteuert. Der Sender und der Empfänger arbeiten folglich mit
dieser Frequenz. Unter diesen Bedingungen kennt der Empfänger die
Taktfrequenz, die beim Senden verwendet wurde, und muss das Taktsignal
nicht mehr nachbilden. Die einzige Aufgabe, die dem Empfänger bleibt,
ist das Einstellen des empfangenen Digitalsignals in der Phase auf
das interne Taktsignal. Flanken werden als Referenz in dem Empfangssignal
gewählt,
beispielsweise die Synchronisations- und Taktflanken in dem Empfänger des
in den oben genannten Dokumenten beschriebenen Systems, und mit
den entsprechenden Flanken des Taktsignals in Phase gebracht. Wenn
diese Einstellung erfolgt ist, führt
der Empfänger
nach ei ner vorgegebenen Verzögerung
in Bezug auf die Referenzflanken eine Abtastung des Digitalsignals
aus. Die Abtastung findet in einer jeder Referenzflanke folgenden
Zone maximaler Stabilität
des Signals statt, so dass eine optimale Bestimmung des logischen
Werts jedes Bits gegeben ist. Wenn die Rekurrenzperiode der mittels des
Digitalsignals seriell übertragenen
Bits mit R bezeichnet wird, ist die Verzögerung zwischen einer Flanke
des Empfangssignals und dem besten Abtastzeitpunkt gewöhnlich gleich
R/2 oder R/2 + nR, wobei n eine positive ganze Zahl ist. Dieses
herkömmliche
Abtastverfahren weist mehrere Nachteile auf.
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Erstens erfordert es, dass die Taktgeber
eine sehr genaue Frequenz besitzen, um eine perfekte Entsprechung
zwischen der Taktgabe, die beim Senden verwendet wurde, und der
Taktgabe, die beim Empfang verwendet wird, zu gewährleisten.
Jedoch sind die Taktgeber gewöhnlich
aus Quarz hergestellt und weisen je nach Anwendungsbedingungen (Temperatur
usw.) gewisse technologisch bedingte Streuungen und bestimmte Abweichungen
auf. Eine Abweichung zwischen den Sende- und Empfangstakten kumuliert
sich und stört
die Phaseneinstellung. Zudem erfährt
das Signal zwischen dem Senden und dem Empfangen eine Verzögerung,
die von der Länge
der Übertragungsleitung
abhängt.
Diese Länge
ist gewöhnlich
sehr unterschiedlich und unbekannt. Die Phaseneinstellung muss folglich
sehr effizient sein. Die Abtastung kann folglich außerhalb
einer Stabilitätszone
des Empfangssignals erfolgen und so einen falschen Wert der gelesenen
Bits liefern. Um bei einer Datenrate im Bereich eines Gigabits pro
Sekunde eine korrekte Abtastung zu erhalten, braucht es gegenwärtig eine
Genauigkeit der Taktgeber im Bereich von 10–6.
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Außerdem ist aus dem Dokument US-A-5001729
ein Verfahren zum Abtasten eines seriellen digitalen Signals bekannt,
das eine Einstellung der Phase des digitalen Signals auf ein Taktsignal und
eine Abtastung des digitalen Signals umfasst, wobei die Einstellung
Einstellungstestzeitpunkte verwendet, die auf die Abtastzeitpunkte
bezogen sind. Genauer, das Abtastverfahren besteht darin, zu prüfen, ob
ein unter den Abtastpunkten ausgewiesener primärer Abtastpunkt mit einem gewünschten
Abtastpunkt, der in Bezug auf das Taktsignal, das anhand des digi talen
Eingangssignals nachgebildet wird und eine Frequenz besitzt, die
einem Vielfachen jener des digitalen Eingangssignals entspricht,
bestimmt wird, in Phase ist. Dazu verwendet die Einstellung einen
sekundären
Abtastpunkt, um zu bestimmen, in welchem Quandranten des Taktsignals
sich der primäre
Abtastpunkt befindet, und um die Richtung und die Größe der Phasenverschiebung
zu berechnen.
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Die Erfindung.
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Die Erfindung hat das Ziel, die Nachteile
der herkömmlichen
Abtastung zu beseitigen und das in den oben genannten Dokumenten
beschriebene Übernagungssystem
an die Normen auf dem Markt anzupassen, um die Vorteile dieses Systems
mit jenen der Normen zu verbinden. Mit anderen Worten, die Erfindung
hat ein Abtastverfahren zum Gegenstand, das eine weniger hohe Genauigkeit
der Taktgeber tolerieren kann und dennoch eine einfache, wirksame
Einstellung der Phase ermöglicht
und eine zuverlässige
Wiederherstellung der empfangenen Daten sicherstellt.
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Genauer hat die Erfindung ein Verfahren zum
Abtasten eines seriellen digitalen Signals zum Gegenstand, wie es
durch den Anspruch 1 definiert ist.
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Die Erfindung hat außerdem einen
seriellen digitalen Empfänger,
wie er durch den Anspruch 8 definiert ist, und ein serielles digitales Übertragungssystem,
wie es durch den Anspruch 14 definiert ist, zum Gegenstand.
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Die Merkmale und Vorteile der Erfindung
gehen aus der folgenden Beschreibung hervor, die beispielshalber
gegeben wird und mit Bezug auf die beigefügte Zeichnung erstellt worden
ist, worin:
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1 ein
Zeitdiagramm zeigt, das ein bevorzugtes Beispiel des erfindungsgemäßen Abtastverfahrens
veranschaulicht;
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2 teilweise
in übersichtlicher
Form ein serielles digitales Ubernagungssystem zeigt und in schematischer
Form eine Phaseneinstellungstestschaltung, die in dem Empfänger des Übertragungssystems
enthalten ist und das in 1 gezeigte
Verfahren umsetzt, zeigt;
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3 ein
Ausführungsbeispiel
einer Abtastschaltung, die das in 1 gezeigte
Verfahren umsetzt, zeigt;
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4 ein
Zeitdiagramm ist, das zur Veranschaulichung der Funktionsweise der
in 3 gezeigten Abtastschaltung
dient;
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5 eine
Ausführungsvariante
der in 3 gezeigten Abtastschaltung
zeigt;
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6 eine
Einstellungsverzögerung-Steuerschaltung
zeigt;
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7 eine
Schaltung zum Bestimmen der Grenzwerte der Einstellung zeigt; und
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8 ein
Abtast-Zeitdiagramm ist, das zur Veranschaulichung eines möglichen
Merkmals der Erfindung dient.
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1 zeigt
schematisch ein serielles digitales Datensignal D und ein Taktsignal
C. Die Bits des Digitalsignals D gehen mit einer Rekurrenzperiode
R in einen Empfänger
ein, wobei das Taktsignal C, das im Empfänger als Referenz dient, eine
Periode T besitzt, die einem Vielfachen von R entspricht und in dem
gezeigten Beispiel zehnmal so groß ist (T = 10R). 1 zeigt außerdem die
mit der Periode R auftretenden Abtastzeitpunkte S0–S9 von
zehn aufeinander folgenden Bits des Datensignals, um davon den logischen
Wert zu bestimmen. Die zehn Abtastzeitpunkte Si (S0–S9) sind
auf dieselbe Flanke des Taktsignals C in der Periode T, auf die
ansteigende Flanke in 1,
bezogen und sind in Bezug auf diese Flanke durch zehn jeweilige
Verzögerungen
Xi (X0–X9)
festgelegt. In den oben genannten früheren Dokumenten findet sich
ein Beispiel für
die Erzeugung dieser Signale, in dem die Verzögerungen Xi in einer allgemeinen
Weise durch die Beziehung Xi = kR/2 + iR definiert sind, wobei unter
Bezugnahme auf die Anzahl von Bits des Signals D in jeder Periode
T k eine positive, ungerade ganze Zahl ver schieden von null ist
und i eine positive ganze Zahl oder null bezeichnet. Erfindungsgemäß sind die
Verzögerungen
Xi Werte, die um einen Mittelwert, der die obige Beziehung erfüllt, veränderlich
sind. In dem Beispiel von 1 gilt
i = {0, 1, ..., 9} und k = 3, derart, dass die gezeigten mittleren
Abtastzeitpunkte Si durch die Beziehung Si = 3R/2 + iR definiert
sind. Dieser Mittelwert setzt voraus, dass das Digitalsignal D perfekt
mit dem Taktsignal C abgeglichen und synchronisiert ist, wie dies
in 1 gezeigt ist, wo
die Referenzflanke des Taktsignals C mit einem Übergang zwischen zwei benachbarten
Bits in Entsprechung ist. Die zehn aufeinander folgenden Übergänge des
Digitalsignals D, die jeweils mit den zehn Abtastzeitpunkten Si
korrespondieren, sind mit Di (D0–D9) bezeichnet. In dem gezeigten
Beispiel, in dem k = 3 und die ansteigende Flanke des Taktsignals
C mit einem Übergang des
Digitalsignals D zusammenfällt,
eilen folglich die Übergänge Di den
jeweiligen Abtastzeitpunkten Si um eine und eine halbe Periode R
(3R/2) voraus.
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Die Abtastzeitpunkte Si dienen bei
der Phaseneinstellung als Referenz. In dem gezeigten Beispiel findet
ein Phaseneinstellungstest zu einem Zeitpunkt Pi statt, der mit
einer Verzögerung
Y auf jeden Abtastzeitpunkt Si folgt, derart, dass Pi = Si + Y mit
Y = k'R/2, wobei
k' eine positive,
ungerade ganze Zahl verschieden von null ist (k' = 3 in dem gewählten Beispiel). Wenn die Einstellung
der Phase zwischen den Signalen C und D perfekt ist, tritt der Übergang
Di + 2 des Digitalsignals zum Zeitpunkt Pi auf. Es sei angenommen,
dass dieser Übergang
einer ansteigenden Flanke entspricht. Wenn er dem Zeitpunkt Pi nacheilt,
hat der Anstieg noch nicht stattgefunden, so dass das Ergebnis DPi
des Einstellungstests beispielsweise Tiefpegel entspricht und einen
logischen Wert 0 angibt. Wenn er umgekehrt voreilt, hat der Anstieg
bereits stattgefunden, weshalb das Ergebnis DPi des Einstellungstests
den logischen Wert 1 hat. Es gilt der umgekehrte Fall, wenn die
Flanke absteigend ist. Zum anderen gibt die Abtastung zu den Zeitpunkten
Si + 1 und Si + 2 Auskunft darüber,
ob eine Flanke vorhanden ist oder nicht. Der Einstellungs- und Abtastungstest
gibt folglich Auskunft über
das Vorhandensein oder Nichtvorhandensein eines Übergangs und über die
Richtung eines Übergangs
in dem Digitalsignal D. Mit anderen Worten,
- – wenn Si
+ 1 ⊕ Si
+ 2 = 0, ergibt sich, dass das Signal zwischen diesen beiden Abtastzeitpunkten keine
Flanke enthält,
so dass der Einstellungstest entfällt.
- – wenn
Si + 1 ⊕ Si
+ 2 = 1, ist durch die Abtastung eine Flanke erfasst worden. In
diesem Fall wird der Einstellungstest ergeben, ob diese gegenüber den
Einstellungstestzeitpunkten Pi nacheilt oder voreilt. Wenn die Flanke
ansteigend ist und wenn DPi = 1, eilt die Flanke vor, und wenn DPi
= 0, eilt die Flanke nach. Wenn umgekehrt die Flanke absteigend
ist und wenn DPi = 0, eilt die Flanke vor, und wenn DPi = 1, eilt
die Flanke nach.
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2 zeigt
in übersichtlicher
Form ein serielles digitales Übertragungssystem 1,
das einen Sender 2 umfasst, der über eine serielle Übertragungsleitung 3 mit
einem Empfänger 4 verbunden
ist. De Empfänger 4 ist
in einer integrierten Schaltung 5 enthalten und umfasst
einen Taktgeber 6, der das Taktsignal C erzeugt, Einstellungs-
und Abtastmittel 7, die das Taktsignal C und das Digitalsignal
D empfangen, und eine Ausgangsschaltung 8, die das abgetastete Digitalsignal
aufbereitet, damit das Ausgangssignal OUT des Empfängers dem
an den Sender angelegten Digitalsignal entspricht. In den oben genannten Dokumenten
findet sich ein Ausführungsbeispiel
dieser Mittel, deren Anpassung an die Umsetzung der Erfindung für den Fachmann,
der die vorliegende Anmeldung gelesen hat, augenscheinlich ist.
Die Einstellungs- und Abtastmittel 7 umfassen eine Einstellungstestschaltung 10 und
eine Abtastschaltung 20, die das soeben mit Bezug auf 1 beschriebene Verfahren
umsetzen.
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3 zeigt
ein erstes Beispiel einer erfindungsgemäßen Abtastschaltung 20,
die auf der in den oben genannten Dokumenten verwendeten Struktur
basiert, um alle Vorteile von dieser zu erlangen. Die Schaltung 20 ist
eine phasenverriegelte Schaltung, die umfasst: vier Eingänge für das Taktsignal
C, das Digitalsignal D, ein Steuersignal XP, das von der Einstellungstestschaltung 10 stammt,
bzw. ein Steuersignal YP, das von einer Schaltung 30 stammt;
einen Phasenkomparator 21 mit einem ersten Eingang 21a,
der das Taktsignal direkt empfängt, einem
zweiten Eingang 21b, der das Taktsignal C über eine
erste Gruppe von, zehn in dem gezeigten Beispiel, Verzögerungselementen 22 empfängt, die in
Kaskade geschaltet sind und jeweils mit einem Steueranschluss versehen
sind, der ein digitales Steuersignal CTL empfängt, um die Verzögerung zu regeln,
und einem Ausgang, der ein Phasenfehlersignal liefert, das beispielsweise
aus zwei Signalen, einem zum Inkrementieren (+) und einem zum Dekrementieren
(–), wie
in 3 gezeigt ist, oder
aus einem einzigen binären
Signal, dessen beide Zustände die
Funktionen des Inkrementierens bzw. des Dekrementierens besitzen,
bestehen kann; und eine digitale Steuervorrichtung wie etwa einen
Vorwärts-Rückwärts-Zähler 23,
der einen Eingang, der das Phasenfehlersignal des Phasenkomparators
empfängt,
besitzt und das digitale Steuersignal CTL an die jeweiligen Steueranschlüsse der
Verzögerungselemente 22 liefert.
Die zehn Ausgangssignale Ci (C0–C9)
der Verzögerungselemente 22 werden
an die jeweiligen Eingänge
einer zweiten Gruppe von zehn Verzögerungselementen 24 angelegt,
deren jeweilige Verzögerungen
durch das Steuersignal XP auf denselben Wert X geregelt werden.
Nach der Lehre der oben genannten früheren Dokumente werden die
Ausgangssignale Si (S0–S9)
der Verzögerungselemente 24 an die
jeweiligen Steueranschlüsse
von zehn Abtast-Flipflops 25 angelegt, die das Digitalsignal
D zu den Zeitpunkten Si abtasten, um die gewünschten Abtastsignale DSi (DS0–DS9), die
die logischen Werte von zehn aufeinander folgenden Bits des Signals D
repräsentieren,
zu liefern. Die Gesamtheit DS der Abtastsignale DSi wird, wie in 2 gezeigt ist, an den Eingang
der Ausgangsschaltung 8 angelegt. Erfindungsgemäß werden
die Ausgangssignale Si (S0–S9)
der Verzögerungselemente 24 außerdem an die
jeweiligen Eingänge
einer dritten Gruppe von zehn Verzögerungselementen 26 angelegt,
deren jeweilige Verzögerungen
durch das Steuersignal YP auf denselben Wert Y geregelt werden.
Die Ausgangssignale Pi (P0–P9)
der Verzögerungselemente 26 werden
an die jeweiligen Steueranschlüsse
von zehn Test-Flipflops 27 angelegt, die das Digitalsignal D
zu den Zeitpunkten Pi abtasten, um die entsprechenden Test-Abtastwerte
DPi (DP0–DP9)
zu liefern.
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Die Funktionsweise der Abtastschaltung 20 wird
nun mit Bezug auf das Zeitdiagramm der 1 und 4 beschrieben.
Nach der Lehre der oben genannten früheren Dokumente werden die
Verzögerungen
Xi (X0–X9),
die in 1 auf die ansteigende Flanke
des Taktsignals C bezogen sind, anhand von zehn vom Takt signal C
abgeleiteten Hilfstaktsignalen Ci (C0–C9) über die gleichen und aufeinander
folgenden Verzögerungen
der Verzögerungselemente 22 (siehe 4) festgelegt. Unter diesen
Bedingungen ist die Periode T des Taktsignals in zehn gleiche Verzögerungen
unterteilt, die dann, wenn das Digitalsignal D genau auf das Taktsignal
C eingestellt ist, der Rekurrenzperiode R der Bits des Digitalsignals
D entsprechen, wie in den 3 und 4 angegeben ist. Unter diesen
Bedingungen regelt das Steuersignal XP die Verzögerungen X der Verzögerungselemente 24 in
der Weise, dass die Summe aus der Verzögerung X und der Verzögerung des
Hilfstaktsignals Ci der in 1 angegebenen
Verzögerung
Xi entspricht (Xi = Ci + X), und bestimmt den Abtastzeitpunkt Si.
Wenn das Digitalsignal D auf das Taktsignal C eingestellt und synchronisiert
ist, wie in 1 gezeigt
ist, beträgt
die Verzögerung
X folglich 3R/2. Wie aus 4 hervorgeht,
entsprechen jedoch die ansteigenden Flanken des Taktsignals nicht
unbedingt Übergängen des
Digitalsignals D. Unter diesen Bedingungen weicht die Verzögerung X
mehr oder weniger von diesem Wert ab. In dem in 4 gezeigten Beispiel eilen die Übergänge des
Digitalsignals D gegenüber den
ansteigenden Flanken des Taktsignals C um denselben Wert vor, da
die Einstellung nach Voraussetzung perfekt ist. Die Abtastzeitpunkte
Si treten folglich auf Grund dessen, dass der Wert von X kleiner
als 3R/2 ist, mit derselben Voreilung auf. Die Dauer 3R/2 ist folglich
ein Mittelwert von X.
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Zum anderen werden die Ausgangssignale Si,
die die Abtastzeitpunkte Si definieren, durch die jeweiligen Verzögerungselemente 26 um
den Wert Y = 3R/2 verzögert,
so dass die Signale Pi (4)
erzeugt werden, die die Einstellungstestzeitpunkte Pi (1) definieren. Die aus dem
Digitalsignal D zu den jeweiligen Zeitpunkten Pi und Si erhaltenen
Abtastwerte DPi und DSi werden als Eingangssignale an die Einstellungstestschaltung 10 geliefert.
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5 zeigt
eine der möglichen
Varianten der Abtastschaltung 20. Die den Schaltungen 20 der 3 und 5 gemeinsamen Komponenten sind mit denselben
Bezugszeichen bezeichnet. Die Gruppe von Verzögerungselementen 24 von 2 ist auf ein einziges Element 24 reduziert,
während
die Gruppe von Verzögerungs elementen 22 von 3 auf zwei Gruppen 22 und 22' verdoppelt
ist, die über
das Element 24 in Reihe geschaltet sind und durch das Ausgangssignal
CTL des Vorwärts-Rückwärts-Zählers 23 gesteuert
werden. Die Verzögerungselemente 22 sind
zwischen den Eingangsanschluss des Taktsignals C und einen Eingang
des Phasenkomparators 21 geschaltet, während die Verzögerungselemente 22' an ihren jeweiligen
Eingängen
die Signale S0–S9 liefern,
die an die Verzögerungselemente 26 und
an die Abtast-Flipflops 25 und 27 angelegt werden.
Das letzte Element der Gruppe 22' könnte entfallen, jedoch bildet
es ein zu den anderen Elementen analoge Last und trägt dazu
bei, dass gleiche Verzögerungen
zwischen den Signalen S0–S9
erhalten werden.
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2 zeigt
die Struktur der Einstellungstestschaltung 10. Es war oben
zu sehen, dass sie als Eingänge
die Abtastsignale DS0–DS9
und DP0–DP9 empfängt. Zwecks
Einfachheit weist die in 2 gezeigte
Struktur der Einstellungstestschaltung 10 nur die Zelle
100 auf, die sich auf den Einstellungstest bezüglich des Übergangs Pi mit i = 0 bezieht.
Selbstverständlich
wiederholt sich dieselbe Zellenstruktur für die anderen Werte von i mit
dem Bezug 10i. Gemäß dem gezeigten
Beispiel enthält
jede Zelle 10i der Schaltung 10 drei Exklusiv-ODER-Verknüpfungsglieder
(XOR-Glieder) 11a, 11b und 11c mit zwei
Eingängen.
Gemäß der mit
Bezug auf 1 ausgeführten Beschreibung
des Verfahrens der Erfindung empfängt das Glied 11a die
Bit-Abtastwerte DSi + 1 und DSi + 2 (DS1 und DS2 in der Zelle 100)
und prüft
den Wert von Si + 1 ⊕ Si
+ 2. Das zweite Glied 11b empfängt den Abtastwert DSi + 1
(DS1) und das von dem Glied 11a gelieferte Ergebnis, um
zu prüfen,
ob die Flanke ansteigend oder absteigend ist. Das dritte Glied 11c empfängt den
Einstellungstestabtastwert DPi (hier DP0) und das von dem Glied 11b gelieferte Signal,
um zu prüfen,
ob die Flanke voreilt oder nacheilt. Wenn der Abtastwert DSi + 1
den Tiefpegel repräsentierenden
logischen Wert 0 hat (Si + 1 = 0) hat und wenn DSi + 2 denselben
Wert hat, ist keine Flanke erfasst worden. Wenn DSi + 2 = 1, ist
eine Flanke erfasst worden, wobei der Ausgang des Glieds 11b den
Wert 1 hat, was eine ansteigende Flanke angibt. Das Glied 11c gibt
den Wert 1 aus, was eine Verzögerung
der Flanke angibt, wenn DPi = 0, und gibt den Wert 0 aus, was eine
Voreilung der Phase angibt, wenn DPi = 1. Wenn umgekehrt DSi + 1
= 1, ist dann, wenn DSi + 2 = 1, keine Flanke erfasst worden, während dann,
wenn DSi + 2 = 0, eine absteigende Flanke erfasst worden ist, wobei
in diesem Fall das Glied 11a den Wert 1 liefert und das
Glied 11b den Wert 0 liefert. Das Glied 11c liefert
den Wert 1, wenn DPi = 1, und gibt ein Nacheilen der Phase an, während es den
Wert 0 liefert, wenn DPi = 0. um ein Voreilen der Phase anzugeben.
Wenn eine Flanke erfasst worden ist, besitzt folglich der Ausgang
des Glieds 11a den Wert 1, während der Ausgang des Glieds 11c den Wert
1 besitzt, um ein Nacheilen der Phase anzugeben, und den Wert 0
besitzt, um ein Voreilen der Phase anzugeben.
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Die Schaltung 10 enthält eine
Vorrichtung 12, die nur das Auswählen der Bedingung Si + 1 ⊕ Si + 2
= 1 ermöglicht.
In dem gezeigten Beispiel enthält die
Auswahlvorrichtung 12 ein XOR-Glied 12a mit einem
Eingang, der mit dem Ausgang des Glieds 11a verbunden ist,
und einem zweiten Eingang, der den logischen Wert 1 empfängt, und
eine Halteschaltung (beispielsweise ein Flipflop) 12b mit
einem Steueranschluss, der mit dem Ausgang des Glieds 12a verbunden
ist, einem Eingang, der mit dem Ausgang des Glieds 11c verbunden
ist, und einem Ausgang. Wenn von dem Glied 11a eine Flanke
erfasst worden ist, hat der Ausgang des Glieds 12a den
Wert 0, wodurch der Halteschaltung 12b befohlen wird, ein
Ausgangssignal zu liefern, das gleich seinem Eingangssignal oder zu
diesem invers ist. Wenn umgekehrt keine Flanke erfasst worden ist,
hat der Ausgang des Glieds 12a den logischen Wert 1 und
befiehlt der Halteschaltung 12b, am Ausgang den Eingangswert
beizubehalten. Unter diesen Bedingungen ist der Ausgang der Halteschaltung 12b nur
dann für
ein Voreilen oder ein Nacheilen der Phase repräsentativ, wenn ein Übergang
erfasst worden ist.
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Das von allen Flipflops 12b der
Zellen 10i der Schaltung 10 gelieferte Ergebnis
kann als Steuersignal XP dienen, um die Verzögerungen X von 3 oder Xi von 1 zu regeln. Die Erfassung eines Phasenvoreilens
vergrößert somit
die Verzögerung Xi,
während
ein Phasennacheilen diese verringert. Jedoch kann die Schaltung 10 des
gezeigten Beispiels nur ein Voreilen und ein Nacheilen der Phase erfassen,
so dass sich eine perfekte Phaseneinstellung durch eine Folge von abwechselndem
Voreilungen und Nacheilungen äußert. Folglich
würde sich die
direkte Regelung der Verzögerungen
X durch einen Oszillationszustand der Schaltung 10 äußern und
eine Instabilität
der Regelschleife erzeugen. Um diesen Zustand zu verhindern, wird
die Regelung der Verzögerungen
X nach einer Verweilzeit der von den Flipflops 12b gelieferten
Ergebnisse befohlen. In dem gezeigten Beispiel erfolgt diese zeitliche
Verzögerung
durch Zählung
der am Ausgang des Flipflops 12b erhaltenen Bits 1 und
0 in einer vorgegebenen Zeitspanne von beispielsweise 4T. Die Schaltung 10 enthält folglich
einen Vorwärts-Rückwärts-Zähler 13, der
mit dem Ausgang des Flipflops 12b verbunden ist, um beispielsweise
während
vier Perioden T des Taktsignals C die Bits 1 zu addieren und die
Bits 0 zu subtrahieren und zur Regelung der Verzögerungen X das Abtaststeuersignal
XP an die Abtastschaltung 20 zu liefern. Zusätzlich,
jedoch vorteilhaft ist der Ausgang des Vorwärts-Rückwärts-Zählers 13 mit einer Schwellenvorrichtung 14 verbunden,
die vorgesehen ist, um einen zweiten Vorwärts-Rückwärts-Zähler 15 anzustoßen, derart,
dass die Einstellung lediglich dann aktiviert wird, wenn das Zählergebnis
einen vorgegebenen Wert überschreitet.
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6 zeigt
ein Beispiel der Erzeugung des Steuersignals YP für die Verzögerungen
Y in der Abtastschaltung 20. Das Steuersignal YP wird von
einer Steuerschaltung 30 erzeugt, die in 2 in Blockform und in 6 in schematischer Form gezeigt ist. Die
Steuerschaltung 30 umfasst: einen Eingangsanschluss für das Taktsignal
C und einen Eingangsanschluss für
das von dem Vorwärts-Rückwärts-Zähler 23 der
Abtastschaltung 20 erzeugte Steuersignal CTL; einen Phasenkomparator 31 mit
zwei Eingängen;
einen ersten Zweig, der aus einer ungeraden Anzahl 2l + 1 von Verzögerungselementen 32,
drei in dem gezeigten Beispiel, besteht, die jeweils eine Verzögerung der
Bitperiode R einführen,
durch das Signal CTL gesteuert werden und zwischen dem Eingangsanschluss
des Taktsignals C und einem Eingang des Phasenkomparators 31 in
Kaskade geschaltet sind; und einen zweiten Zweig, der aus einer geraden
Anzahl 2m von Verzögerungselementen 33, zwei
in dem gezeigten Beispiel, besteht, die jeweils eine Verzögerung Y
einführen,
zwischen dem Eingangsanschluss des Taktsignals C und dem anderen Eingang
des Phasenkomparators 31 in Kaskade geschaltet sind, durch
den Ausgang des Phasenkomparators gesteuert werden und das Regelsignal
YP liefern. Somit wird die Verzögerung
Y so geregelt, dass die beiden Zweige dieselbe Verzögerung besitzen.
Dann ergibt sich (2l + 1)R = 2mY, wobei Y = [(2l + 1)/2m]R, des
gewünschten
Typs Y = R/2 + nR = k'R/2,
wobei k' eine positive,
ungerade ganze Zahl ist, wie oben mit Bezug auf 1 angegeben wurde. In dem gewählten Beispiel:
k' = 3.
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Die Erfindung bietet folglich den
Vorteil, zu bewirken, dass die Phaseneinstellung und die Abtastung
aufeinander reagieren. Die Regelung, die sich daraus ergibt, ist
folglich viel wirksamer als jene, die durch den Stand der Technik
erzielt werden kann, und ermöglicht
bei derselben Datenrate das Tolerieren größerer Spielräume in der
Genauigkeit der Taktgeber zwischen Sendern und Empfängern. Beispielsweise
kann das System bei einer Datenrate von 1 Gigabaud (R = 1 Nanosekunde),
einem schrittweisen Inkrementieren der Verzögerung um 50 Picosekunden und
einer Verweilzeit von 4T (40 Nanosekunden) Taktfrequenzschwankungen
von 50 ps (Picosekunden) in jeweils 40 ns (Nanosekunden), d. h.
Schwankungen im Bereich von 10–3, kompensieren, die
etwa tausendmal größer als
jene sind, die im Stand der Technik kompensiert werden können. Unter
diesen Bedingungen leidet das System bei gleicher Datenrate weniger
unter dem Einfluss der technologisch bedingten Streuungen und funktionalen
Abweichungen. Jedoch bedeutet dies auch, dass sich das Verfahren der
Erfindung hohen Datenraten sehr gut anpasst, ohne die Folgen der
Einschränkungen
in der Genauigkeit der Taktgeber zu spüren. Obwohl die Erfindung in
sehr unterschiedlichen Übernagungssystemen
anwendbar ist, ist sie ferner für
das in den oben genannten Dokumenten beschriebene System besonders gut
geeignet.
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Jedoch besitzt die Verzögerung X
einen begrenzten Schwankungsbereich, um eine wirksame und zuverlässige Abtastung
zu gewährleisten.
Mit Bezug auf 4, wo
nach Voraussetzung das Digitalsignal D perfekt auf das Taktsignal
C eingestellt war, war zu sehen, dass die Verzögerungen X dann alle gleich
sind und ihr Wert vom Voreilen oder vom Nacheilen zwischen den beiden
Signalen C und D abhängt.
In dem Beispiel von 4 ist
der Wert X kleiner als 3R/2, um die Phasenvoreilung des Signals D
zu berücksichtigen.
Wenn jedoch beispielsweise das Digitalsignal D eine Folge von Perioden
besitzt, die gleich R – ΔR sind, d.
h., um denselben Wert ΔR etwas
kürzer
als die von den Hilfstaktsignalen C0–C9 des Taktsignals C gelieferte
Periode R sind, nimmt die Voreilung, die das Signal D gegenüber dem
Signal C in 4 besitzt,
progressiv zu, derart, dass die Werte von X in jeder Periode T des
Taktsignals abnehmen und einen vorgegebenen Minimalwert Xmin erreichen,
der von mehreren Faktoren, vor allem technologisch bedingten, abhängt. Theoretisch
kann Xmin einen Wert gleich null besitzen, jedoch stellt die Verwirklichung
sehr kurzer regelbarer Verzögerungen
zahlreiche Probleme dar, weshalb der gewählte Mittelwert von X 3R/2
anstatt R/2 beträgt,
wenn die Frequenz des Signals D sehr hoch ist, beispielsweise im
Gigahertzbereich liegt. Wenn X negativ wird, bedeutet dies, dass
die Taktgabe zu langsam ist und dass ein Bit des Digitalsignals
D nicht abgetastet werden kann. Umgekehrt würde eine progressive Erhöhung der
Periode R den Wert X bis zu einem theoretischen Wert von 5R/2 ansteigen
lassen, ab dem die Abtastschaltung 20 dasselbe Bit zweimal
lesen würde.
Mit der bis jetzt beschriebenen Schaltung kann folglich eine zu
starke Schwankung der Phaseneinstellung nicht kompensiert werden.
Die Erfindung bietet außerdem
den Vorteil, die Abweichungen zwischen den beiden Signalen D und
C außerhalb
der Perioden zu kompensieren. Die Kompensation besteht darin, je
nachdem, ob die Taktgabe zu schnell oder zu langsam in Bezug auf
die Rekurrenzperiode R der Bits des Digitalsignals D ist, eine Rekurrenzperiode
hinzuzufügen
oder abzuziehen, derart, dass die Schwankung des Werts von X innerhalb
einer Rekurrenzperiode R bleibt und dennoch die Erfassung und die
korrekte Wiederherstellung aller Bits des Digitalsignals D ermöglicht wird.
Gemäß dem in 2 gezeigten Beispiel umfassen
die Kompensationsmittel in der Einstellungstestschaltung 10 einen
Periodenschalter 16, der das Regelsignal XP empfängt und ein
Steuersignal an einen Eingang des zweiten Vorwärts-Rückwärts-Zählers 15 liefert.
Der Schalter 16 empfängt
von einer Steuervorrichtung 17 zwei Signale, die die Werte
Xmin bzw. Xmax = Xmin + R repräsentieren.
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7 zeigt
ein Ausführungsbeispiel
der Steuerschaltung 17, die umfasst: zwei Eingangsanschlüsse für das Taktsignal
C und das von der Abtastschaltung 20 stammende Steuersignal
CTL; einen Block, der ein Signal liefert, das den Minimalwert Xmin
von X repräsentiert;
und einen Phasenkomparator 41 mit zwei Eingängen, die über zwei
jeweilige Zweige mit dem Taktsignal C verbunden sind, wobei der
erste Zweig ein Verzögerungselement 42,
das die Periode R repräsentiert
und folglich durch das Signal CTL gesteuert wird, und ein Verzögerungselement 43,
das eine Verzögerung
mit dem ihm zugeführten Wert
Xmin erzeugt, umfasst, und der zweite Zweig nur ein Verzögerungselement 44 umfasst,
das durch das vom Phasenkomparator 41 ausgehende Phasenfehlersignal
gesteuert wird. Das Gleichgewicht der beiden Zweige führt folglich
dazu, dass das Verzögerungselement 44 den
Wert Xmax besitzt. Selbstverständlich
könnte
der Wert Xmax als Referenz gewählt
werden, wobei die Steuerschaltung 17 dann den Wert Xmin
liefern würde.
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Wenn das Regelsignal XP einen Wert
kleiner als Xmin annimmt oder den Wert Xmax überschreitet, nimmt der Periodenschalter 16 folglich
eine Verschiebung um eine Rekurrenzperiode R der Bits hinsichtlich
einer Phasenvoreilung, wenn die Verzögerung XP kleiner als Xmin
wird, oder hinsichtlich einer Phasennacheilung, wenn die Verzögerung XP
größer als Xmax
wird, vor. Mit anderen Worten, wenn XP kleiner als Xmin wird, macht
der Schalter 17 XP = Xmax, während umgekehrt, wenn XP Xmax überschreitet, der
Schalter 17 XP = Xmin macht. Jedoch war oben zu sehen,
dass die Verschiebung um eine Periode R dann, wenn X kleiner als
Xmin wird, einem zweifachen Abtasten desselben Bits des Digitalsignals
D entspricht, wenn die Taktgabe zu langsam ist und sich wieder auf
das vorhergehende Bit einstellt, so dass in der Periode T des Taktsignals
C elf Bitabtastwerte anstatt zehn geliefert werden, und dann, wenn X
Xmax überschreitet,
ein Bitabtastwert verloren geht, wenn die Taktgabe zu schnell ist
und eine Periode R eines Bits des Signals D übersprungen werden muss, um
sich auf das folgende Bit einzustellen, so dass in der Periode T
nur neun Bitabtastwerte geliefert werden. Dies geht aus dem Zeitdiagramm
von 8 deutlich hervor.
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8 ist
ein Zeitdiagramm, das das Taktsignal C und die zehn Abtastsignale
Si (S0–S9)
von 4 zeigt. In diesem
Beispiel wird zwecks Einfachheit der Extremfall angenommen, dass
die Verzögerung
XP in der Periode T1 gleich Xmin, in der zweiten Periode T2 gleich
Xmax = Xmin + R und in der dritten Periode T3 wieder gleich Xmin
ist. Aus diesem Zeitdiagramm geht hervor, dass zwischen den beiden ersten
ansteigenden Flanken des Signals S0, wenn die Verzögerung von
Xmin auf Xmax übergeht,
zwischen dem Signal S9 und der folgenden Flanke des Signals S0 ein
Abtastsignal fehlt. Erfindungsgemäß wird ein in 8 durch eine gestrichelte Linie wiedergegebenes
Signal S10 hinzugefügt,
das um die Periode R in Bezug auf das Signal S9 verzögert ist.
Wenn in der folgenden Periode T die Verzögerung XP von Xmax auf Xmin übergeht,
ist zu sehen, dass die ansteigende Flanke des Signals S9 mit der
folgenden ansteigenden Flanke S0 in der Periode T3 synchron ist.
Durch diese beiden Signale S9 und S0 wird folglich dasselbe Bit
des Signals D abgetastet. Ein Ausführungsbeispiel der Erfindung
davon ist in den 2 und 3 gegeben. In 3 wird das zusätzliche
Abtastsignal S10 wie die Signale Si von einem zusätzlichen Verzögerungselement 22,
das das Signal C9 empfängt
und durch das Signal CTL gesteuert wird, und von einem zweiten Verzögerungselement 24,
das das Ausgangssignal des ersten Verzögerungselements 22 empfängt und
durch das Signal XP gesteuert wird, erhalten. Das Signal S10, das
das Element 24 verlässt,
steuert ein zusätzliches
Abtast-Flipflop 25, das das Signal D empfängt und
den Abtastwert DS10 liefert. In 2 wird
das Ausgangssignal des Schalters 16 außerdem an einen Multiplexer 18 angelegt.
Die Funktion des Multiplexers 18 ist durch den in 2 angegebenen Schalter 19 symbolisiert.
Der Schalter 19 ermöglicht
das Trennen des Signals S9 oder das Hinzugeben das Signals S10.
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Die Ausgangsschaltung 8 des
Empfängers 4 von 2 betreffend stellt die
Begrenzung der Wörter
zur Nachbildung des gesendeten Datensignals kein besonderes Problem
dar. In den oben genannten Dokumenten sind die Wörter untereinander durch einen
Synchronisations- und Taktübergang,
der zu ihrer Begrenzung dient, getrennt. Im vorliegenden Fall und
herkömmlicherweise
kommen keine Übergänge vor,
die zur Synchronisation und zur Taktgabe dienen, wobei die Daten,
beispielsweise in den Flipflops des in den oben genannten Dokumenten
beschriebenen Deserialisierers, in einer zufälligen Reihenfolge abgetastet
werden. Die herkömmlichen
Codes definieren eine Rekonstruktionsfolge der Wörter, gewöhnlich eine Bitfolge, die sich
bei einer normalen Übertragung
niemals finden lässt
und die der Sender zyklisch sendet. Durch Erkennen dieser Folge
bestimmt der Empfänger
(der Deserialisierer im vorliegenden Beispiel) die Position der
Wörter
in den seriell empfangenen Daten und zählt die Bits, um die Wörter zu
bilden. Es gibt verschiedene Techniken zur Umsetzung des herkömmlichen
Verfahrens zur Nachbildung der Wörter,
insbesondere das "Gleitregister" (sliding register),
die Kreuzschiene usw.
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Zusammenfassend, das soeben beschriebene
Verfahren besitzt das Grundmerkmal, dass es sich auf die Abtastzeitpunkte
Si bezieht, um die Phaseneinstellung vorzunehmen. Die gegenwärtig bevorzugte
Form der Erfindung, um diese Einstellung vorzunehmen, besteht darin,
die Phaseneinstellungstestzeitpunkte Pi, die auf die Abtastzeitpunkte
Si bezogen sind, zu bestimmen und zu prüfen, ob die Übergänge des
Digitalsignals in Bezug auf die Einstellungstestzeitpunkte Si in
der Phase voreilen oder nacheilen. Jedoch ist diese Form nicht notwendig;
es gibt weitere Formen, die die Bestimmung der Einstellungstestzeitpunkte
vermeiden können,
indem sie beispielsweise ein Referenzsignal erzeugen, das auf Abtastzeitpunkte
bezogen ist, und dieses Signal mit dem Digitalsignal D vergleichen.
In dem gezeigten Beispiel erfolgt die Bestimmung der Einstellungstestzeitpunkte,
indem zu jedem Abtastzeitpunkt Si eine komplementäre Verzögerung Y
= kR/2 hinzugefügt wird,
wobei k eine positive, ungerade ganze Zahl verschieden von null
ist und R die Rekurrenzperiode der Bits des Digitalsignals D bezeichnet.
Diese Beziehung berücksichtigt,
dass die Abtastung in herkömmlicher
Weise zu einem Zeitpunkt erfolgt, der der Halbperiode R entspricht.
Sie könnte
natürlich
zu einem Zeitpunkt erfolgen, der einem anderen Verhältnis entspricht.
Tatsächlich
ist der Einstellungstest, der in dem gezeigten Beispiel durchgeführt wird,
ein Abtastungstest, der der Einstellung dient, da sich die Einstellung
und die Abtastung aufeinander beziehen. Selbstverständlich ist
die Abtastung eine beispielshalber gewählte Ausführungsform, wobei andere Formen
möglich
sind. Es war auch zu sehen, dass in dem gewählten Beispiel die Signale
Si von Hilfstaktsignalen Ci erhalten werden, jedoch sind selbstverständlich andere
Formen der Erlangung möglich.
In dem beschriebenen Verfahren besteht der Einstellungstest darin,
das Vorhandensein und die Richtung eines Übergangs des Digitalsignals
zu erfassen und zu prüfen,
ob der Wert des zum Testzeitpunkt analysierten Digitalsignals jener
ist, der einem Voreilen oder einem Nacheilen der Phase in Bezug
auf den erfassten Übergang
entspricht. Zahlreiche Varianten liegen im Ermessen des Fachmanns.
Beispielsweise ist es möglich,
anstelle aller Übergänge nur
bestimmte, beispielsweise die ansteigenden Übergänge und/oder jeden vierten Übergang,
auszuwählen.
Jedoch kann der Einstellungstest gemäß anderer möglicher Formen der Bestimmung
der Einstellzeitpunkte wie etwa jener, die ein Referenzsignal voraussetzt, von
der Richtung unabhängig
sein. Zum anderen ist es möglich,
nur die Phasenvoreilungen oder die Phasennacheilungen zu berücksichtigen,
wobei die Verzögerung
dann beispielsweise in Bezug auf die gesamte Anzahl der ausgewählten Übergänge erfolgen kann,
anstatt die Einstellung nach einer Analyse einer Anzahl von Einstellungstests
zu befehlen. In dem gezeigten Beispiel erfolgt diese Analyse während einer
vorgegebenen Anzahl (vier) aufeinander folgender Perioden T des
Taktsignals. Es war zu sehen, dass die Anzahl die Genauigkeit der
in dem Übertragungssystem 1 zu
verwendenden Taktgeber festlegt. Jedoch kann diese Genauigkeit auch
durch andere mögliche
Varianten der Erfindung festgelegt werden. Außerdem war zu sehen, dass dann,
wenn die Anpassung des Systems an einen großen Schwankungsbereich des
Digitalsignals in Bezug auf das Taktsignal erweitert werden soll,
das Verfahren darin besteht, den Verzögerungen X der Abtastzeitpunkte Grenzwerte
zuzuweisen und dann, wenn diese Grenzwerte überschritten werden, die Abtastung
des Digitalsignals um eine Rekurrenzperiode R der Bits dieses Signals
zu verschieben und die Verschiebung in der Weise zu kompensieren,
dass alle Bits des Digitalsignals rekonstruiert werden. In dem beschriebenen
Beispiel erfolgt die Kompensation durch wahlweise Addition eines
zusätzlichen
Abtastsignals S10 oder durch wahlweises Unterdrücken des ersten oder des letzten
Abtastsignals S0 oder S9. Selbstverständlich sind andere Ausführungsformen
möglich.
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Es war zu sehen, dass sich die gezeigte
Ausführungsform
auf die in den oben genannten Dokumenten beschriebene Technik bezieht.
Jedoch sind die Merkmale des erfindungsgemäßen Verfahrens selbstverständlich nicht
mit einer bestimmten Ausführungsform
verbunden. Die Erfindung hat folglich als unmittelbar damit zusammenhängenden
Gegenstand ein serielles digitales Übertragungssystem 1, das
einen Sender 2, der über
eine Verbindung 3 zur Übertragung
eines seriellen digitalen Signals D mit einem Empfänger 4 verbunden
ist, der auf einen internen Taktgeber 6 bezogen ist, der
ein Taktsignal C liefert, und Einstellungs- und Abtastmittel 7,
die das Verfahren der Erfindung umsetzen, umfasst. Der interne Taktgeber
kann für
den Empfänger
extern sein. In dem auf der Technik der oben genannten Dokumente
basierenden Beispiel umfassen die Einstellungs- und Abtastmittel 7 eine
Einstellungstestschaltung 10, in der die Glieder 11a und 11b und
die Auswahlvorrichtung 12 Mittel zur Erfassung eines Übergangs
des Digitalsignals D bilden, die Abtastschaltung 20 Mittel,
die das Taktsignal C empfangen, um einen vorgegebenen Einstellungstestzeitpunkt
zu erzeugen, bildet, das Glied 11c Phasenvergleichsmittel bildet,
die mit den Erfassungsmitteln 11a, 11b, 12 und den
Erzeugungsmitteln 20 verbunden sind, um die Phasenabweichung
zwischen dem Einstellungstestzeitpunkt Pi und dem Übergang
zu bestimmen, und der Vorwärts-Rückwärts-Zähler 13 und die Schwellenvorrichtung 14,
die mit dem Ausgang der Vergleichsmittel 11c verbunden
sind, Mittel zur Steuerung der Erzeugungsmittel 20 bilden,
derart, dass ein Phasenabgleich zwischen dem Digitalsignal D und dem
Taktsignal C angestrebt wird. Selbstverständlich sind weitere, im Ermessen
des Fachmanns liegende Ausführungsformen
aller dieser Mittel möglich.
Insbesondere war oben zu sehen, dass mit der Erfassung eines Übergangs
die Erfassung der Richtung des Übergangs
einhergehen kann.
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Mit Bezug auf 3 kann allgemein gesagt werden, dass
die Erzeugungsmittel 20 eine phasenverriegelte Schaltung
umfassen, die aus einem Phasenkomparator 21 mit zwei Eingängen zusammengesetzt
ist, die das Taktsignal direkt bzw. das Taktsignal durch eine erste
Gruppe von Verzögerungselementen 22,
die in Kaskade geschaltet sind und die Rekurrenzperiode R der Bits
des Digitalsignals D repräsentieren,
eine zweite Gruppe von Verzögerungselementen 24,
die die Ver zögerungen
X der Abtastzeitpunkte repräsentieren,
und eine dritte Gruppe von Verzögerungselementen 26,
die die Verzögerungen
Y der Einstellzeitpunkte repräsentieren,
wobei die jeweiligen Verzögerungselemente
der ersten, der zweiten und der dritten Gruppe in Reihe geschaltet sind,
verzögert
empfangen.
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Gemäß der in 5 gezeigten Variante umfassen die Erzeugungsmittel 20 eine
phasenverriegelte Schaltung, die aus einem Phasenkomparator 21 mit
zwei Eingängen
zusammengesetzt ist, die das Taktsignal direkt bzw. das Taktsignal
durch eine erste Gruppe von Verzögerungselementen 22,
die in Kaskade geschaltet sind und die Rekurrenzperiode R der Bits
des Digitalsignals D repräsentieren,
ein zusätzliches
Verzögerungselement 24,
das die Verzögerung X
der Abtastzeitpunkte repräsentiert,
das Taktsignal empfängt
und mit einer zweiten Gruppe von Verzögerungselementen 22', die die Rekurrenzperiode
R der Bits des Digitalsignals D repräsentieren und in Kaskade geschaltet
sind, in Reihe geschaltet ist, und eine dritte Gruppe von Verzögerungselementen 26, die
die Verzögerungen
Y der Einstellzeitpunkte repräsentieren
und mit den jeweiligen Ausgängen
des zusätzlichen
Verzögerungselements
und der Verzögerungselemente
der zweiten Gruppe verbunden ist, verzögert empfangen.
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Mit Bezug auf die 6 und 7 war
außerdem zu
sehen, dass die Einstellungs- und
Abtastmittel 7 ferner Mittel zum Bestimmen der Grenzwerte
für die Verzögerung der
Abtastzeitpunkte, Mittel zum Verschieben der Abtastzeitpunkte um
eine Periode R, wenn die Verzögerung
der Abtastzeitpunkte einen der Grenzwert erreicht, und Mittel zum
Kompensieren der Verschiebung, um alle Bits zu rekonstruieren, umfassen.
Die Kompensation umfasst die Addition eines Abtastsignals. Die Unterdrückung eines
Abtastsignals ist nicht notwendig, da die doppelte Abtastung erfolgen
und für
die korrekte Wiederherstellung des Ausgangssignals berücksichtigt
werden könnte.
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Die Erfindung hat außerdem als
unmittelbar damit zusammenhängenden
Gegenstand eine integrierte Schaltung 5, die einen Empfänger 4 eines
seriellen digitalen Signals D enthält, wobei der Empfänger Einstellungs-
und Abtastmittel 7 für
das Digitalsignal umfasst, die das oben definierte Verfahren umsetzen
und/oder so beschaffen sind, wie dies im Zusammenhang mit dem Übertragungssystem
angegeben worden ist.