DE19922804A1 - Taktwiedergewinnungsschaltung - Google Patents

Abstract

Die Erfindung betrifft eine Taktwiedergewinnungsschaltung zum Wiedergewinnen eines Takts und serieller Daten aus einem von einem Knoten eines lokalen Netzes gelieferten ankommenden Datenstrom. Eine um einen Phaseninterpolator (3) erweiterte Phasenidentifiziereinrichtungs-Architektur wird als Teil der Taktwiedergewinnungs-Architektur zum Verbessern der Phasenauflösung verwendet. Die Erfindung verwendet verschachtelte Phasenauswerteschaltungen (7) zum Wiedergewinnen eines 125 MHz-Takts und eines 10 Bit-rxd-Vektors aus einem seriellen 1000 MB-Eingangsdatenstrom (1,25 GHz eingebetteter Takt). Die erfindungsgemäße Architektur kann zum Wiedergewinnen des Takts und der Daten aus irgendeinem hochfrequenten Datenstrom unter Verwendung eines niederfrequenten CGM zum Erzeugen von mehreren Taktphasen für einen CRM verwendet werden, sofern der eingebettete Takt so beschaffen ist, daß ein schmalbandiges CRM ausreichend ist.

Description

Die Erfindung betrifft eine Taktwiedergewinnungsschaltung nach dem Oberbegriff des Anspruchs 1.

Derartige Schaltungen sind bei lokalen Netzen und insbesondere bei einer auf verschachtelten Phasenauswerteschaltungen beruhende Taktwiedergewinnungs- Architektur, etwa zum Wiedergewinnen von Daten aus einem 1000 MB-Datenstrom, verwendbar. Die Verwendung eines Phasenidentifiziereinrichtungs-Taktwiedergewinnungsmoduls in Verbindung mit einem Phaseninterpolator schafft Einsparungen bezüglich des Leistungsverbrauchs und der Fläche und ermöglicht die Integration mehrerer Taktwiedergewinnungskanäle auf einem einzelnen Chip.

Lokale Netze (LANs) verwenden zum Auskoppeln eines Taktsi­ gnals aus den zwischen den Stationen über das Netz übertra­ genen Daten ein Taktwiedergewinnungsschema. Das wiedergewon­ nene Taktsignal wird dann dazu verwendet, die an den ankom­ menden Daten ausgeführten Operationen, z. B. das Abtasten und Decodieren der Daten, richtig zu synchronisieren.

Mit steigenden Datenraten für lokale Netze steigt der Lei­ stungsverbrauch und die Fläche des zum Wiedergewinnen des Takts und der Daten verwendeten Taktwiedergewinnungsmoduls (CRM). Zum Beispiel benötigt ein momentan verfügbares 10 BT-CRM bei einem 0,35 µm-3 V-Prozeß eine Fläche von 9,4.10-2 mm² und verbraucht eine Leistung von etwa 6 mW. Ein momentan verfügbares 100 BX-CRM benötigt eine Fläche von etwa 93,4.10^-2 mm² und verbraucht eine Leistung von etwa 50 mW. Auf der Grundlage dieser Anforderungen wäre ein 1000 BX-CRM mit einem solchen Prozeß sehr schwer zu reali­ sieren.

Momentane 1000 BX-CRMs beruhen auf BiCMOS-Verfahren, die teuer sind und viel Strom (für die momentan verfügbaren 1000 BX-CRMs typischerweise 1 W) verbrauchen. Der hohe Leistungsverbrauch erschwert die Integration mehrerer Takt­ wiedergewinnungskanäle in einem einzelnen Chip sehr und macht die Integration eines Taktwiedergewinnungskanals mit einer anwendungsspezifischen integrierten Schaltung (ASIC) unattraktiv. Da die Integration mehrerer CRMs auf einem einzelnen Chip vollständig integrierte Gigabit-Wiederholein­ richtungen, gepufferte Verteiler und Vermittlungsstellen ermöglichen würde, ist dies eine signifikante Beschränkung.

Dieses Problem wurde durch die Verwendung von Taktwiederge­ winnungsmodulen unter Verwendung von verschachtelten Phasen­ auswerteschaltungen behandelt. Um z. B. 1000 MB-Daten (einen eingebetteten 1,25 MHz-Takt) wiederzugewinnen, könnte ein mit 250 MHz arbeitender fünfzehnphasiger spannungsgesteuer­ ter Oszillator (VCO) verwendet werden. Mit jedem 5. Datenbit würden drei aufeinanderfolgende VCO-Phasen in der Weise verglichen, daß alle Bits mit einer Phase (d. h. Phase 1-3 mit dem 1. Bit, Phase 4-6 mit dem 2., . . ., Phase 13-15 mit dem 5., Phase 1-3 mit dem 6. usw.) verglichen werden. Es werden fünf Phasenauswerteschaltungen mit drei Eingangspha­ sen pro Phasenauswerteschaltung verwendet. Die Phasen 1-3 tasten ein Datenbit ab, wobei die Phaseninformationen und die wiedergewonnen Daten ausgekoppelt werden. Frühere Zu­ gänge verwendeten dann eine Ladungspumpe pro Phasenauswerte­ schaltung, um fünf Lade/Entlade-Ströme zum Modifizieren der Steuerspannung eines einzelnen Filters zu erzeugen. Die Filterspannung wird dann zum Einstellen der VCO-Frequenz, die die 15 VCO-Phasen mit den Eingangsdatenstrom-Übergängen phasengleich macht, verwendet. Eine Datenausrichtschaltung macht die fünf wiedergewonnenen Datenströme phasengleich zueinander, wobei eine der VCO-Phasen als der wiedergewon­ nene Takt verwendet wird. Dies erzeugt einen 5 Bit breiten Vektor wiedergewonnener Daten mit einem 250 MHz-RXC-Signal.

Die obige Erläuterung beschreibt anhand eines spezifischen Falls, wie ein CRM mit einer verschachtelten Phasenauswerte­ schaltung unter Verwendung von 3.N Phasen eines Y MHz-VCO-Takts mit X/Y = N einen X MHz-Takt aus einem Datenstrom wiedergewinnen kann. Eine frühere Lösung ("A 622 Mb CMOS Clock Recovery PLL with Time-Interleaved Phase Detector Array", ISSCC96, Sitzung 12/Serielle Datenkommuni­ kationen) berichtet unter Verwendung eines 5 V-0,8 µm-Pro­ zesses einen Leistungsverbrauch von 200 mW und eine Fläche von 68,8.10^-2 mm². Eine weitere frühere Lösung ("A.8 µm CMOS 2.5 Gb/s Oversampled Receiver for Serial Links", ISSCC96/Sitzung 12) berichtet einen Leistungsverbrauch von 1 W und eine Fläche von 8,75 mm².

Um die Phasenauflösung eines wiedergewonnenen Taktsignals zu erhöhen, wurde eine Phasenidentifiziereinrichtungs-Taktwie­ dergewinnungs-Architektur verwendet. Eine Phasenidentifi­ ziereinrichtungs-Architektur stellt die Phase des wiederge­ wonnenen Takts in Abhängigkeit von einem gefilterten Phasen­ fehler ein, der von einer Phasenauswerteschaltung, die die Phase des wiedergewonnenen Taktsignals mit den ankommenden Daten vergleicht, erfaßt wird. Die Phase des wiedergewonne­ nen Taktsignals wird dann dadurch eingestellt, daß aus N durch ein Taktgeneratormodul erzeugten verfügbaren Phasen eine andere Phase ausgewählt wird. Um die Phasenauswahl vorzunehmen, wird ein N:1-Phasenmultiplexer verwendet. Eine Phasenidentifiziereinrichtungs-Taktwiedergewinnungsschleife einer gegebenen Größenordnung zeigt im wesentlichen die gleiche Reaktion wie eine um eine Größenordnung größere Taktwiedergewinnungsschleife auf der Grundlage eines VCO.

Zu den Vorteilen einer Phasenidentifiziereinrichtungs­ schleife zählt: Die Schleifenparameter sind unabhängig von der PVT, das CRM ist vollständig digital und ermöglicht die gemeinsame Nutzung mehrerer CRMs unter einem einzelnen CGM.

Aufgabe der Erfindung ist es, eine Taktwiedergewinnungs­ schaltung nach dem Oberbegriff des Anspruch 1 zum Wiederge­ winnen eines Taktsignals aus einem übertragenen Datenstrom unter Verwendung eines einzelnen Takterzeugungssignals zu schaffen, die zum Auskoppeln eines Taktsignals aus den zwischen zwei Stationen oder Knoten eines lokalen Netzes übertragenen Daten mit einer Datenrate von 1000 MB/s arbei­ ten kann und die die für die momentan verfügbaren Architek­ turen erforderliche Fläche und Leistung reduziert.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Um die Phasenauflösung zu verbessern, wird eine um einen Phaseninterpolator erweiterte Phasenidentifiziereinrichtungs-Architektur als Teil der Taktgewinnungsarchitektur verwendet. Hierbei werden verschachtelte Phasenauswerteschaltungen zum Wiedergewinnen eines 125 MHz-Takts und eines 10 Bit-rxd-Vektors aus einem seriellen 1000 MB-Eingangsdatenstrom (1,25 GHz eingebetteter Takt) verwendet. Da die Architektur unter Verwendung eines niederfrequenten CGM zum Erzeugen mehrerer Taktphasen für das CRM zum Wiedergewinnen des Takts und der Daten aus irgendeinem hochfrequenten Datenstrom verwendet werden kann (vorausgesetzt, daß der eingebettete Takt so beschaffen ist, daß ein schmalbandiges CRM ausreichend ist), ist der Umfang der Erfindung nicht auf diese Anwendung beschränkt.

Die Taktgeneratormodul/Taktwiedergewinnungsmodul-Architektur (CGM/CRM-Architektur) ist durch den Bedarf an einer Lösung mit einer geringen Oberfläche und mit einem geringen Leistungsverbrauch für eine 1000 MB-Bitübertragungsschicht eines lokalen Netzes motiviert. Diese Lösung ist so beschaffen, daß sie die Integration einer Anzahl von CRMs in einem einzelnen Chip ermöglicht, was vollständig integrierte Gigabit-Wiederholeinrichtungen, gepufferte Verteiler und Vermittlungsstellen ermöglicht.

Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung zu entnehmen. Die Erfindung wird nachstehend anhand eines in den beigefügten Figuren dargestellten Aus­ führungsbeispiels näher erläutert.

Fig. 1 ist ein Blockschaltplan, der ein 1000 MB-Taktwieder­ gewinnungsmodul zeigt.

Fig. 2 ist ein Blockschaltplan, der einen Phasenauswerte­ schaltungsentwurf zeigt, der in dem Taktwiedergewin­ nungsmodul nach Fig. 1 verwendet werden kann.

Fig. 3 liefert eine Signalform, die den Betrieb der ver­ schachtelten Phasenauswerteschaltung zeigt.

Fig. 4 ist ein Blockschaltplan, der eine analoge Entspre­ chung eines Digitalfilters zeigt.

Fig. 5 zeigt eine Signalform, die den Betrieb einer ver­ schachtelten Phasenauswerteschaltung gemäß dem Stand der Technik erläutert.

Bei dem 1000 MB-Taktwiedergewinnungsmodul von Fig. 1 wird eine Verzögerungsleitung 6 durch eine Verzö­ gerungsregelschleifen-Logik (DLL-Logik) 12 und durch einen Digital-Analog-Umsetzer (DAC) 13 zum Erzeugen einer Gesamt­ verzögerung von 4 ns von einem zum anderen Ende der Verzöge­ rungsleitung 6 gesteuert. Das Eingangssignal in die Verzöge­ rungsleitung 6 kommt von dem Phaseninterpolator 3. In der in Fig. 1 gezeigten Ausführung enthält die Verzögerungsleitung 6 zehn nichtinvertierende Präzisionsverzögerungselemente. Die Ausgangssignale der Verzögerungsleitung 6 werden zum Erzeugen von Eingangssignalen in die Phasenauswerteschaltun­ gen 7-11 verwendet, wobei jede Phasenauswerteschaltung (PD) 3 Phasen von der Verzögerungsleitung 6 verwendet. Die Aus­ gangsphasen der Verzögerungsleitung 6 werden in diesem Dokument im folgenden als dl_phi[10 : 1] bezeichnet. Die Phasenauswerteschaltung PD1 verwendet dl_phi[3 : 1], wobei dl_phi[2] als ein Taktsignal, dl_phi[1] als ein um eine Phase vorgerückter Takt und dl_phi[3] als ein um eine Phase verzögerter Takt verwendet werden. Die Phasenauswerteschal­ tung PD2 verwendet dl_phi[5 : 3], wobei dl_phi[4] als ein Taktsignal, dl_phi[3] als ein um eine Phase vorgerückter Takt und dl_phi[5] als ein um eine Phase verzögerter Takt verwendet werden. Die Zuordnung der weiteren vorgerückten, zentrierten, und verzögerten Taktsignale folgt diesem Muster.

Jede Phasenauswerteschaltungen PD1 bis PD5 koppelt jeweils die Phasenfehlerinformationen aus dem ankommenden Datenstrom RX_P aus, wobei sie die Ausgangssignale lead und lag er­ zeugt. Außerdem werden Daten wiedergewonnen, wobei das Ausgangssignal RXD erzeugt wird. Die verzögerte Taktphase wird gepuffert, wodurch ein Ausgangssignal RXC erzeugt wird.

Fig. 2 ist ein Blockschaltplan jeder in Fig. 1 gezeigten Phasenauswerteschaltung (PD). Wie in Fig. 2 gezeigt ist, ist RX_P (der ankommende Datenstrom) das D-Eingangssignal in drei besondere Flipflops 22-24. Diese Flipflops besitzen ein symmetrisches Einstell/Halte-Fenster von weniger als 50 ps, wobei sie an den D- und CLK-Eingängen die gleiche Eingangs­ kapazität besitzen. Die Puffer 31 und 32 werden zum Erzeugen schneller Anstiegs/Abfall-Zeiten verwendet, wobei die An­ stiegs/Abfall-Zeiten gleich den CLK-Eingangssignalen sind. Das Flipflop 30 ist ein Blindflop, das deshalb verwendet wird, weil die als Mittentakt-Eingangssignale in die PDs verwendeten Phasen der Verzögerungsleitung nur eine Last sehen, während die vorgerückten und verzögerten Phasen gemeinsam genutzt werden und zwei Lasten sehen.

Falls das CLK-Eingangssignal dem Übergang des Dateneingangs­ signals (RX_P-Eingangssignals) voreilt, wird das Ausgangs­ signal des XOR-Gatters 25 hoch aktiviert. Falls das CLK-Eingangssignal dem Übergang des Dateneingangssignals (RX_P-Eingangssignals) nacheilt, geht das Ausgangssignal des XOR-Gatters 26 hoch. Die Ausgangssignale dieser XOR-Gatter werden auf der steigenden Flanke von CLK + 1 abgetastet. Wenn der Phasenfehler während eines gemeinsamen Signals RXC abgetastet wird, ergibt dies ein gutes Einstellen und Hal­ ten. Es wird angemerkt, daß CLK + 1 eine optimale Abtastpo­ sition zum Wiedergewinnen von Daten ist, wenn das CLK des PDs auf die Mitte von Zitterdaten-Eingangsübergängen syn­ chronisiert ist.

Nun zurückkehrend zu Fig. 1 werden die RXD-Ausgangssignale der Phasendetektoren 7-11 unter Verwendung des RXC-Ausgangs­ signals des PD5 11 in dem Datenausrichter 14 abgetastet. Dies liefert den zu dem RXC250m, dem RXC-Ausgangssignal der PD5 11, synchronen Datenvektor RXD[4 : 0]. Das RXC250m wird in der Division-durch-2-Einrichtung 16, in der es in dem 5 Bit-10 Bit-Umsetzer 15 zum Erzeugen des abschließenden Ausgangsdatenvektors RXD[9 : 0] verwendet wird, auf das RXC125m heruntergeteilt. Das RXC125m ist das RXC-Ausgangs­ signal des Taktwiedergewinnungskanals.

Die Phasenfehlersignale von jedem PD (lead1-lead5 und lag1-lag5) sind die Eingangssignale in den Phasenabtast- und Mehrheitswählerblock 17. Die Phasenfehlersignale werden auf jeder steigenden Flanke des RXC250m abgetastet. Falls die meisten Phasenfehler voreilen, wird ein Voreilsignal er­ zeugt; falls die meisten nacheilen, wird ein Nacheilsignal erzeugt. Jeder Abtastzyklus, der zu einem Nacheilergebnis führt, erzeugt einen zum Signal RXC250m synchronisierten pumpup-Impuls, während ein Voreilergebnis einen zum Signal RXC250m synchronisierten pumpdn-Impuls erzeugt. Der ausgege­ bene pumpup/pumpdn-Strom ist das Eingangssignal in den Impulsstromdichte-Dämpfer 18, der nur einen von jeweils N Impulsen hindurchläßt, wobei N der gewünschte Betrag der Proportionaldämpfung ist. Außerdem ist der ausgegebene pumpup/pumpdn-Strom das Eingangssignal in den Impulsstrom­ dichte-Dämpfer 19, der die Impulsdichte für den Integrator 21 dämpft. Der Integrator 21 liefert ein impulsdichtemodu­ liertes Impulsstrom-Ausgangssignal mit einer zur Vorge­ schichte des Phasenfehlers proportionalen Impulsdichte. Der Betrieb des Integrators 21 ist unten ausführlicher beschrie­ ben.

Die Impulsstrom-Ausgangssignale von dem Integrator 21 und von dem Dämpfer 18 werden in der Impulsstromweiche 20 verei­ nigt, wobei die ausgegebenen Impulsströme dazu verwendet werden, die Phase des Ausgangssignals des Phaseninterpola­ tors 3 und des Phasenmultiplexers 1 in Inkrementen von 40 ps vorzurücken und zu verzögern. Der Betrieb des Interpolators 3 ist unten ausführlicher beschrieben.

Die obige Beschreibung schließt die Rückkopplungsschleife, die die Proportional- und Integralsteuerung liefert, die für jede PD den Phasenfehler zwischen den RX_P-Übergängen und dem CLK-Eingangssignal auf null ansteuert, ab. Dies ermög­ licht ein optimales Abtasten von RX_P zum Wiedergewinnen von RXD. Das digitale Schleifenfilter liefert die gleiche Form der Steuerung wie das in Fig. 4 gezeigte analoge Filter. Es wird angemerkt, daß, obgleich die obige Diskussion einen Eintakt-CMOS-Phasenmultiplexer, einen Interpolator, eine Verzögerungsleitung und eine PD verwendet, dies anders realisiert werden könnte.

Beschreibung des Integrators 21

Der Integrator 21 ist ein Auf/Ab-Zähler, der bei gesetztem Richtungsflop bei pumpup inkrementiert und bei pumpdn dekre­ mentiert; andernfalls dekrementiert er bei pumpup, während er bei pumpdn inkrementiert. Da die pumpup- und pumpdn- Impulsdichte proportional zum Phasenfehler sind, ist der Zählungswert proportional zur Vorgeschichte des Phasenfeh­ lers. Falls der Zähler größer als null und das Richtungsflop gesetzt ist, wird bei jedem N. RXC, wobei N umgekehrt pro­ portional zur Zählung ist, ein pumpup erzeugt. Falls der Zähler größer als null und das Richtungsflop null ist, wird alle N RXCs (N umgekehrt proportional zur Zählung) ein pumpdn erzeugt.

Bei Abwesenheit von pumpup- und pumpdn-Signalen von den Proportionalzählern, was im Fall einer langen Reihe von Nullen oder Einsen in dem ankommenden Datenstrom vorkommen kann, kompensieren die pumpup/dn-Signale von dem Auf/Ab- Zähler 21 weiter die Differenz von 10^-6 zwischen der senden­ den und der empfangenden Station. Das Richtungsflop wird gesetzt, wenn ein pumpup auftritt und die Zählung null ist, während es zurückgesetzt wird, wenn ein pumpdn auftritt und die Zählung null ist. Die Tiefe des Integrators (die Anzahl der Bits in dem Auf/Ab- und in dem RX-Zähler) bestimmt die Grenzen und die Granularität der Integralsteuerung. Der minimale Betrag der Integralsteuerung tritt auf, wenn der Auf/Ab-Zähler null ist und alle N Takte, wobei N = 2^M mit der Integratortiefe M ist, entweder ein pumpup- oder ein pumpdn-Ausgangsimpuls von dem Integrator 21 erzeugt wird.

Da ein tieferer Integrator länger zum Synchronisieren benö­ tigt, beeinflußt die Integratortiefe außerdem die Synchroni­ sationszeit. Die tatsächliche Synchronisationszeit ist eine Funktion sowohl der Integratortiefe als auch der Dämpfung der Proportionalsteuerung. Diese Digitalfilterarchitektur realisiert die gleiche Steuerung in der Rückkopplungs­ schleife wie der optimale Analogschleifenfilter nach Fig. 4. Außerdem tut sie dies in einer leistungs- und flächeneffizi­ enteren Weise als DSP-Lösungen.

Phasenmultiplexer und -interpolator

Der pumpup- und der pumpdn-Impulsstrom von der Impulsweiche 20 werden in der folgenden Weise zum Steuern eines (in Fig. 1 mit "DAC-Steuerung" bezeichneten) 16 Bit-Schieberegi­ sters 5 verwendet. Jeder Abpump-Impuls bewirkt, daß sich das Schieberegister mit Einsen von dem Eingangssignal füllt. Falls das Schieberegister z. B. ff00 enthielt, würden zwei Abpump-Impulse zu einem Wert von fc0 führen; von hier würden 3 pumpup-Impulse zu einem Wert von fc00 führen. Mit anderen Worten, bewirken die pumpup-Impulse, daß die Einsen aus dem Eingangssignal entnommen werden. Der Wert des Schieberegi­ sters wird dazu verwendet, in dem Verzögerungsinterpolator 3 eine Verzögerung von 41,7 ps + konstante Verzögerung bis 667 ps + konstante Verzögerung auszuwählen. Jede "1" in dem Schieberegister erhöht die Gesamtverzögerung um eine weitere Verzögerung von 41,7 ps. Wenn das Schieberegister 5 sämtlich Einsen enthält und ein Abpump-Impuls empfangen wird, wird das Schieberegister auf 8000 zurückgesetzt, wobei ein Ab­ pump-Impuls an die Phasenmultiplexer-Phasenauswahleinrich­ tung 2 gesendet wird. Dies bewirkt, daß der Phasenmultiple­ xer eine gegenüber der momentanen Phase um 667 ps verzögerte Phase auswählt. Falls die momentane Phase z. B. die Phase 3 ist, würde der Phasenmultiplexer die Phase 4 auswählen. Da die Verzögerungsauswahleinrichtung 5 gleichzeitig damit, daß der Phasenmultiplexer die Phase um 667 ps verzögert, auf 8000 zurückgesetzt wird, besteht das Gesamtergebnis in einer Verzögerung der Phase um 41,7 ps, was das gleiche ist, wie wenn die Verzögerungsauswahleinrichtung 5 einen Abpump- Impuls empfangen hätte, wenn der Wert der Verzögerungsaus­ wahleinrichtung ff00 (oder irgendein anderer von ffff ver­ schiedener Wert) gewesen wäre, was bewirkt, daß die Verzöge­ rungsauswahleinrichtung auf ff80 verschoben wird. Wenn das Schieberegister 13 8000 enthält und ein pumpup-Impuls emp­ fangen wird, wird das Schieberegister auf ffff zurückgesetzt, wobei ein pumpup-Impuls an die Phasenmultiplexer-Phasenaus­ wahleinrichtung 2 gesendet wird. Dies ermöglicht, daß der Phasenmultiplexer eine gegenüber der momentanen Phase um 667 ps vorgerückte Phase auswählt. Falls die momentane Phase z. B. die Phase 3 ist, würde der Phasenmultiplexer die Phase 2 auswählen. Da die Verzögerungsauswahleinrichtung 5 gleich­ zeitig damit auf ffff zurückgesetzt wird, daß der Phasenmul­ tiplexer die Phase um 667 ps vorrückt, besteht das Gesamter­ gebnis darin, daß die Phase um 41,7 ps vorgerückt wird, was das gleiche ist, wie wenn die Verzögerungsauswahleinrichtung 5 einen pumpup-Impuls empfangen hätte, während der Wert der Verzögerungsauswahleinrichtung ff00 (oder ein anderer von 8000 verschiedener Wert) war, was bewirkt, daß die Verzöge­ rungsauswahleinrichtung auf fe00 verschoben wird.

Der Phasenmultiplexer 1 arbeitet so, daß er in Abhängigkeit von den pumpup- und pumpdn-Impulsen von der Verzögerungsaus­ wahleinrichtung 5 von einem doppeltgerichteten Schieberegi­ ster 2 verschoben wird. Dieses Schieberegister umfaßt 6 Bits, wobei immer ein und nur ein Bit wahr ist. Die Q-Ausgangssignale des Schieberegisters 11 werden zum Aktivie­ ren der Übertragungsgatter in dem 6 : 1-Multiplexer 1 verwen­ det. Um ein störungsfreies Umschalten sicherzustellen, muß die Gesamtverzögerung von der steigenden Flanke der Taktein­ gangssignale des Schieberegisters 2 zur steigenden Flanke der gleichen taktändernden Phase wenigstens gleich dem groben Phasenschritt von 667 ps, aber weniger als die 250 MHz-Zeit, die der Takt hoch ist, sein. Die sechs 250 MHz-Takteingangssignale in den Phasenmultiplexer kommen von dem CGM. Ein einzelnes CGM liefert an N Phasenmultiple­ xer und N Phaseninterpolatoren 6 Phasen von 250 MHz, eine pro Empfangskanal.

Ein Verzögerungsinterpolatorkalibrator wird dazu verwendet, für die Verzögerungsinterpolatoren einen Vorstrom derart zu erzeugen, daß die 16 Phasenschritte genau einen Gesamtpha­ senschritt aus dem Phasenmultiplexer überbrücken.

Der Leistungsverbrauch ist wegen der Ausführung der Simulationsergebnisse in einem 3 V-Prozeß um einen Faktor von 2,78 verringert. Da der Großteil der Fläche der Lösungen des Standes der Technik von dem analogen Schleifenfilter eingenommen wird, dessen Größe sich bei kleineren Prozessen nicht verringert, ist die Fläche dort nicht skaliert. Die Datenrate wird dort außerdem zum Skalieren der verbrauchten Leistung verwendet. Für die 622 MB-CRM-Technik ergibt dies einen Skalierungsfaktor von 1,6/2,78 = 0,6 oder eine skalierte Leistung von 120 mW. Für die 2,5 GB/s-Technik ergibt sich ein Skalierungsfaktor von 1/(2,5.2,78) = 1/7 oder eine skalierte Leistung von 143 mW.

Hier kann man mehrere CRM-Kanäle unter einem einzelnen CGM gemeinsam nutzen. Dies spart Fläche und Leistung. Frühere Entwicklungen verschachtelter Phasenerfassungseinrichtungen erforderten einen VCO pro Taktwiedergewinnungskanal. Das Phasenerfassungs/Datenwiedergewinnungs-Schema erfordert hier eine zweifache Überabtastung, während der Stand der Technik wenigstens eine dreifache erfordert. Bei einer entsprechenden Verringerung der Leistung und der Fläche und die insgesamt erforderlichen Phasen um einen Faktor 1,5 verringert dies die erforderliche Anzahl der CGM-Phasen um 3. Die Phasenauswerteeinrichtung tastet die Daten in einer optimalen Abtastposition ab, ohne daß eine Präzisi­ onsverzögerung erforderlich wäre, während der Stand der Technik zum Erreichen der optimalen Abtastung eine Präzisi­ onsverzögerung pro Phasenauswerteeinrichtung erfordert. Dieser Aspekt ist in Fig. 5 gezeigt. Da der CRM-Kanal keine Ladungspumpen oder analogen Schleifenfilter erfordert, sind keine Widerstände oder Kondensatoren erforderlich, wobei die Größe direkt mit dem Prozeß skaliert. Das Schleifenfilter läuft bei 250 MHz, was Leistung einspart. Die Zeit des kritischen Laufzeitunterschieds ist auf den Phasenmultiple­ xer, auf den Phaseninterpolator und auf die Auswerteeinrich­ tung beschränkt, was bedeutet, daß das Digitalfilter mit einer Standardzellenlogik realisiert werden kann, was eine leichte Übertragbarkeit des Prozesses bietet. Die Schleifen­ dynamik ist PVT-unabhängig. Es ergibt sich eine sehr lineare Phaseneinstellungs-Phasenfehler-Kennlinie; sowie einen Pol weniger als Schleifen auf der Grundlage von VCOs. Die abge­ schätzte Kanalfläche pro CRM beträgt 12,5.10^-2 mm². Der abgeschätzte Leistungsverbrauch pro CRM beträgt 25 mW.

Die obigen Abschätzungen nehmen einen 0,35 µm-Prozeß, 3,6 V max VCC an und beinhalten nicht den Leistungsverbrauch des CGMs, das unter den N CRM-Kanälen gemeinsam genutzt wird. Außerdem umfassen sie keine Funktionen wie etwa einen Entzerrer und 10/100-CRM-Kanäle.

Es wird eine fünffache Verbesserung bezüglich des Leistungsverbrauchs gegenüber existierenden verschachtelten Phasenauswerteschaltungszugängen und eine 40-fache Verbesserung gegenüber nicht verschachtelten PD-Zugängen erreicht. Diese Leistungsverbesserung kann den Bedarf an weniger für den Phasenvergleich und die Datenwiedergewinnung erforderlichen Phasen und der Fähigkeit zum gemeinsamen Nutzen eines einzelnen CGMs unter mehreren Kanälen zugeschrieben werden. Diese Merkmale sind ein direktes Ergebnis der vorliegenden Architektur.

Es wird somit eine 5,5-fache Verbesserung gegenüber den existierenden Zugängen bezüglich der erforderlichen Fläche erreicht. Diese Verbesserung kann der Tatsache, daß keine Widerstände oder Kondensatoren erforderlich sind, deren Größe nicht mit der Prozeßgeometrie skaliert, und der gemeinsamen Nutzung eines einzelnen CGMs unter mehreren Kanälen, die ein direktes Ergebnis der erfindungsgemäßen Architektur ist, zugeschrieben werden.

Das Phasenzittern ist in dem CGM, in dem Phaseninterpolator und in der Verzögerungsleitung zu minimieren; jeder Abgriff der Verzögerungsleitung ist gleich zu belasten; die Metallbahnen sind für die CLK- und RX_P-Eingänge in die PDs anzupassen; das Erreichen der Einstell/Halte-Grenze für den Datenausrichter und für den Phasenabtaster erfordert möglicherweise eine Verzögerungsanpassung.

Claims (1)

1. Taktwiedergewinnungsschaltung, gekennzeichnet durch
   eine Reihe von Verzögerungselementen, die in der Weise durch eine Verzögerungsregelschleife (12) und durch einen Digital-Analog-Umsetzer (13) gesteuert werden, daß jedes Verzögerungselement ein Taktsignal erzeugt, das gegen­ über dem vorausgehenden Verzögerungselement in der Reihe um eine definierte Phasendifferenz phasenverzögert ist;
   einen Phaseninterpolator (3), der ein Eingangstakt­ signal für die Reihe der Verzögerungselemente liefert;
   eine Reihe von Phasenauswerteschaltungen (7-11), die in der Weise verschachtelt sind, daß die erste Phasenauswer­ teschaltung (7) in der Reihe das ankommende Taktsignal als einen um eine Phase verzögerten Takt (CLK - 1), das Aus­ gangssignal des ersten Verzögerungselements als ein Taktsignal (CKL) und das Ausgangssignal des zweiten Verzögerungs­ elements als einen um eine Phase vorgerückten Takt (CLK + 1) verwendet, die zweite Phasenauswerteschaltung (8) in der Reihe das Ausgangssignal des zweiten Verzögerungselements als einen um eine Phase verzögerten Takt (CLK - 1), das Ausgangssignal des dritten Verzögerungselements als ein Taktsignal (CLK) und das Ausgangssignal des vierten Verzöge­ rungselements als einen um eine Phase vorgerückten Takt (CLK + 1) verwendet, wobei dieses Muster der Eingangssignale von den Verzögerungselementen für jede Phasenauswerteschal­ tung (7-11) in der Weise wiederholt wird, daß jede Phasen­ auswerteschaltung (7-11) ein Phasenfehlerausgangssignal (lead1-lead5 und lag1-lag5) und ein Datenausgangssignal (RXD) liefert;
   einen Datenanalysierer (14) und Umsetzer (15), der die Datenausgaben (RXD) von den Phasenauswerteschaltungen (7-11) abtastet und einen entsprechenden Mehrbitvektor wiedergewonnener Daten (RXD[0 : 9]) liefert;
   einen Phasenabtast- und Mehrheitswählerblock (17), der auf der Grundlage der Phasenfehlerausgaben (lead1-lead5 und lag1-lag5) von den Phasenauswerteschaltungen (7-11) einen Aufpump/Abpump-Impulsstrom liefert; und
   einen Impulsdichtedämpfer- und -integratorblock (18-21), der den Aufpump/Abpump-Impulsstrom von dem Phasen­ abtast- und Mehrheitswählerblock (17) in einen Impulsstrom umsetzt, der zum Vorrücken und zum Verzögern der Phase des von dem Phaseninterpolator (3) an die Reihe der Verzögerungselemente gelieferten Taktsignals (CLK) verwendet wird.