DE2912268C2 - Dekoder-Schaltungsanordnung zur Dekodierung eines digitalen Informationssignals - Google Patents

Dekoder-Schaltungsanordnung zur Dekodierung eines digitalen Informationssignals

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DE2912268C2
DE2912268C2 DE2912268A DE2912268A DE2912268C2 DE 2912268 C2 DE2912268 C2 DE 2912268C2 DE 2912268 A DE2912268 A DE 2912268A DE 2912268 A DE2912268 A DE 2912268A DE 2912268 C2 DE2912268 C2 DE 2912268C2
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Description

Die vorliegende Erfindung betrifft eine Dekoder-Schaltungsanordnung zur Dekodierung eines digitalen Informationssignals nach dem Oberbegriff des Patentanspruchs 1.
Auf dem Gebiet von Digitalrechnern und digitalen Datenverarbeitungsanlagen liegt kodiere Information in Form eines elektrischen Signals vor, das periodisch eine von zwei Ziffern bzw. einen von zwei logischen Zuständen repräsentiert Die Ziffern werden gewöhnlich als Ziffer »1« und als Ziffer »0« bezeichnet. In einem digitalen Gerät dienen weiterhin Taktimpulse zur periodischen Bestimmung, ob beispielsweise das Signal eine signifikante Information enthält Die logischen Zustände bzw. die Ziffern (welche auch als Datenbus bezeichnet werden) können auch als »ja« oder »nein«, » + « oder »—«, »hoch« oder »tief« und »wahr« oder »nicht wahr« bezeichnet werden. Ist die Information auf einem magnetischen Medium aufgezeichnet, so können die logischen Zustände gegensinnige magnetische Polarisierungen sein. Es ist gebräuchlich, einen Zustand als Refe-
nisaiionsscha'iung (20, R 12, R 14, UlO, R 16, CJ2) renzpegel und den anderen Zustand als einen davon
zugeführte Informationssignal einfügt.
12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet daß die Schaltung (36) zur Erzeugung des Effektes des Vorhandenseins eines Signalsprungs im Informationssignal ein zwischen die Eingangsschaltung (10,11,12, R 10, CIQ, 14) und die Synchronisationsschaltung (20, R12, R14, D10, R 16, C12) gekoppelter Inverter zur Invertierung des Pegels des Informationssigna)? ist.
13. Schaltungsanordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet,
daß die Synchronisationsschaltung (20, R 12, R 14, D 10, R 16, C12) ein Ergebnissignal mit einer Signalpegelbedingung erzeugt, die das Fehlen eines Signalpegelsprungs an einer beabstandeten Stelle des Informationssignals anzeigt,
daß die Signalgeneratorschaltung (32) an den Oszillator (28) und die Synchronisationsschaltung (20, R 12, R 14, D10, R 16, C12) angekoppelt ist, um a!s Funktion des Auftretens eines vorgegebenen Signalpegelsprungs des Taktsignals folgend auf das Einsetzen der Signalpegelbedingung des Ergebnissignals ein einen fehlenden Signalpegelsprung im Informationssignal anzeigendes Signal zu erzeugen und
daß die auf das einen fehlenden Signalpegelsprung anzeigende Signal ansprechende Schaltung einen zwischen die Eingangsschaltung (10, 11, 12, R 10, ClO, 14) und die Synchronisationsschaltung (20, R 12, R 14, D10, R 16, C12) gekoppelten Signalpegelinverter (36) zur Invertierung des Pegels des Informationssignals als Funktion des das Fehlen eines verschiedenen Pegel festzulegen, wobei in diesem Fall die Anzeige des zweiten Zustandes durch ein erkciinbares Signal gegeben sein kann, während der erste Zustand durch das Fehlen eines solchen Signals angezeigt wirij. Es ist sowohl eine positive als auch eine negative Logik möglich. Weiterhin macht es im Rahmen der vorliegenden Erfindung keinen Unterschied, welcher· der beiden Zustände als »1« und als »0« bezeichnet wird. Digitale Information wird selten über beträchtliche Strecken mittels einer Leitung für jede Ziffer bzw. für jedes Datenbit übertragen. Weiterhin wird digitale Information auf einem magnetischen Speichermedium oder einem anderen Typ von Speichermedium gewöhnlich in sequentieller bzw. serieller Weise für jeden Kanal der digitalen Information aufgezeichnet. Es ist berei's seit langem erkannt worden, daß eine derartige übertragene oder aufgezeichnete digitale Information kodiert oder auf einen Träger aufmoduliert sein sollte, um die Speicherdichtegrenien zu erweitern. Es sind verschiedene Arten von Informationskodierungsregeln bekannt. Beispielsweise der aus der US-PS 31 08 261 bekannte Milier-Code ist ein selbsttaktender Code, welcher alle zwei Ziffern-Perioden wenigstens einen Sprung vorsieht. Eine Verbesserung gegenüber diesem Miller-Code ist in der US-PS 40 27 335 beschrieben.
Eine andere Möglichkeit der digitalen Datenkodierung ist durch den sogenannten Manchester- bzw. Bi-Phase-Mark-Code gegeben, in dem eine digitale »1« durch einen Sprung entweder aufwärts oder abwärts in Zellenmitte repräsentiert ist, während eine digitale »0« durch das Fehlen eines Sprungs in Zellenmitte ange-
zeigt wird. Im Gegensatz dazu repräsentiert der Bi-Phase-Space-Code eine digitale »0« durch einen Sprung entweder aufwärts oder abwärts in Zellenmitte, während eine digitale »1« durch das Fehlen eines Sprungs in Zellenmitte angezeigt wird. Für die Dekodierung von digitaler Information aus einem nach den Regeln des sog. Manchester-Codes kodierten Signals ist daher gewöhnlich eine Tastung des Signalpegels irgendwo nach der Zellenmitte (gewöhnlich in einem Punkt bei 3/4 der Zelle) erforderlich. Eine Selbsttaktung der nach diesem Code kodierten digitalen Information wird durch Einführen eines Sprungs am Beginn jeder Bitzelle erreicht.
Bei einem anderen Typ des sog. Manchester-Codes, der als Bi-Phase-Split-Code oder als Manchester-II-Code bekannt ist, werden digitale Daten als Funktion der Richtung von Sprüngen des digitalen Informationssignals kodiert. Eine digitale »1« wird normalerweise durch einen Sprung von tief nach hoch repräsentiert, während eine digitale »0« normalerweise durch einen Sprung von hoch nach tief repräsentiert wird. Ein Sprung in Zellenmitte ist erforderlich, wenn aufeinanderfolgende Ziffern des gleichen Wertes decodiert werden, während ein Sprung in Zellenmitte nicht erforderlich ist, wenn aufeinanderfolgende Ziffern entgegengesetzter Polarität kodiert werden. Ersichtlich ist es auch dabei notwendig, die kodierten Daten in einem Punkt bei V« der Bitzelle zu tasten.
Es sind verschiedene Arten von Dekoder-Schaltungsanordnungen zur Dekodierung von digitaler Information aus nach den Regeln des sog. Manchester-Codes kodierten Signalen bekanntgeworden. Diese bekannten Dekoder-Schaltungsanordnungen enthalten verschiedene Möglichkeiten zur Festlegung des Punktes bei 1U der Zelle, um ein derartiges kodiertes Signal genau zu tasten. Eine typische Ausführungsform einer derartigen bekannten Dekoder-Schaltungsanordnung, weiche einen monostabilen Multivibrator zur Zeitverzögerung bis zum Punkt bei 3U der Zelle enthält, ist in »Electronic Design News« vom 20. April 1975, Seite 70, beschrieben. Durch Verwendung eines monostabilen Multivibrators zur Zeitverzögerung müssen die Werte der Schaltungskomponenten für jede unterschiedliche Übertragungsgeschwindigkeit des kodierten digitalen Informationssignals geändert werden. Eine derartige Schaltungsanordnung eignet sich daher für solche Fälle nicht, in denen das kodierte Signal mit Geschwindigkeiten übertragen wird, welche sich in verschiedenen Zeitpunkten während eines einzigen Übertragungsintervalls ändern können oder in denen das kodierte Signal kodiert werden muß, wenn sich die Übertragungsgeschwindigkeit ändert.
Aus der DE-OS 26 18 031 ist eine Dekoder-Schaltungsanordnung der gattungsgemäßen Art zur Dekodierung digitaler Informationssignale bekanntgeworden, die ebenfalls durch Signalpegelsprünge in Datenzellen repräsentiert werden. Diese Schaltungsanordnung ist so ausgelegt, daß die Dekodierung auch dann noch fehlerfrei erfolgt, wenn zeitliche Verschiebungen der Signalpegelsprünge auftreten. Dies gilt jedoch nur so lange, als die Zeitverschiebung der Signalpegelsprünge einen vorgegebenen Betrag nicht übersteigt. Ist dies der Fall, so wird mittels eines Fehlermarkierungsimpulses die Dekodierung unterbunden. Damit ist es jedoch nicht möglich, eine Dekodierung auch bei fehlenden Signalpegelsprüngen durchzuführen bzw. fehlende Signalpegelsprünge zu erkennen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, mit der digitale Informationssignale, die durch eine Sequenz von mit einer Datenzellen-Folgerate aufeinanderfolgenden Datenzellen gebildet sind und bsi welchen an vorbestimmten Stellen in den jeweiligen Datenzellen Signalsprünge vorhanden sein oder fehlen können, dekodiert oder auf das Fehlen von Signalpegelsprüngen überwacht werden können, und zwar auch dann, wenn die Datenzellen mit unterschiedlichen und sich ändernden Geschwindigkeiten übertragen werden.
ίο Diese Aufgabe wird bei einer Dekoder-Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.
Die vorstehend definierte Schaltungsanordnung eignet sich zur Dekodierung von Daten, welche mit unterschiedlichen und sich ändernden Geschwindigkeiten übertragen werden. Der Oszillator dient dabei zur Steuerung eines Datendekoders. Eine phasenstarre Schleife spricht auf Änderungen in (ier Datenübertragungsgeschwindigkeit an, um den zugehörigen Oszillator auf eine entsprechende Frequenz und Phase einzustellen. In Dekodern zur Verarbeitung von kodierten Daten mit fester Geschwindigkeit wird der Oszillator typischerweise durch in den kodierten Daten enthaltene Sprünge synchronisiert. Datendekoder für Daten mit fester Geschwindigkeit erfordern keine regulär auftretenden kodierten Datensprünge zur Aufrechterhaltung der erforderlichen Synchronisation. Bei der erfindungsgemäßen Schaltungsanordnung für mit variabler Geschwindigkeit übertragene Daten können jedoch die nicht regelmäßig auftretenden Oatensprünge von Bi-Phase-Codes nicht als Datengeschwindigkeitsänderungen interpretiert werden. Um den Effekt von nicht regelmäßig auftretenden Datensprüngen zu vermeiden, wird synchron mit dem Datenwert in einem Bruchteil eines Bitzellenintervalls vor dem nächstfolgenden Bitzellenintervall ein Impuls eingeführt. Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist eine Schaltung zur Invertierung des Pegels des dekodierten Datensignals vorgesehen, wenn in den kodierten Daten ein Sprung in Zellenmitte nicht auftritt. Bei dieser Ausführungsform ist damit die gewünschte Synchronisation des eingefügten Impulses mit den kodierten Daten sichergestellt
Weitere Ausgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.
Die Erfindung wird im folgenden anhand eines in den Figuren der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt
so F i g. 1 ein Schaltbild einer erfindungsgemäßen Schaltungsanordnung und
Fig.2 ein Zeittaktdiagramm zur Erläuterung der Wirkungsweise der Schaltungsanordnung nach F i g. 1. Es wird nun zunächst auf das eine erfindungsgemäße Dekodier-Schaltungsanordnung zeigende Schaltbild nach F i g. 1 Bezug genommen. Die ankommenden Daten, welche nach den Regeln des Manchester-Codes, welcher auch als Bi-Phase-Code bekannt ist, kodiert sind, werden von einer Quelle 12 über eine Leitung 11 auf einen ersten von zwei Eingängen eines Exklusiv-ODER-Gatters 10 gegeben. Die Quelle 12 kann typischerweise durch ein magnetisches Speichermedium, wie beispielsweise ein Magnetband-Aufzeichnungs- und -Wiedergabegerät gebildet werden. Die nach den Regeln des Manchester-Codes kodierten Daten enthalten nicht nur die Daten, sondern auch Taktsignale für diese Daten. Der Zweck der erfindungsgemäßen Dekodier-Schaltungsanordnung ist daher die Dekodierung von
nach den Regeln des Manchester-Codes kodierten Daten, wobei diese kodierten Daten durch die Quelle 12 mit sich ändernden und verschiedenen Geschwindigkeiten geliefert werden können. Es ist weiterhin Zweck dieser Dekodier-Schaltungsanordnung die den ankommenden kodierten Daten zugeordneten Taktsignale zu dekodieren.
Der Ausgang des Exklusiv-ODER-Gatters 10 ist auf einen -rsten von zwei Eingängen eines weiteren Exklusiv-ODER-Gatters 14, an eine Klemme eines Widerstandes R 10 sowie auf einen invertierenden Eingang eines NAND-Gatters 16 gekoppelt. Die andere Klemme des Widerstandes R 10 ist auf einen zweiten Eingang eines Gatters 14, an eine Klemme eines Kondensators C 10 sowie an einen Eingang eines Inverters 18 gekoppelt. Der Ausgang des Gatters 14 ist auf einen von zwei Eingängen einer Phasenvergleichsstufe 20 gekoppelt. Die zweite Klemme des Kondensators ClO liegt an Bezugspotential (Erde), während der Ausgang des Inverters 18 ?.n den zweiten invertinrendfin F.ingang des NAND-Gatters 16 gekoppelt ist.
Der Widerstand R 10 und der Kondensator ClO bilden einen Integrationskreis zur kurzen Verzögerung der Signalsprünge am Ausgang des Gatters 10, wobei die verzögerten Signalsprünge in den zweiten Eingang des Gatters 14 eingespeist werden. Die Kombination des verzögerten und des unverzögerten Ausgangssignals des Gatters 10, welche zusammen in die beiden Eingänge des Gatters 14 eingespeist werden, erzeugen an dessen Ausgang kurze Impulse. Diese kurzen Impulse, welche für jeden Signalsprung am Ausgang des Gatters !) erzeugt werden, treten mit dem doppelten Wert der Frequenz der kodierten Daten auf, was im folgenden noch genauer erläutert wird.
Gemäß dem Zeittaktdiagramm nach Fig. 2 für die Wirkungsweise der Schaltungsanordnung nach Fig. 1 repräsentiert ein Signal 22 die nach den Regeln des Manchester-Codes kodierten ankommenden Daten, wobei die Bitzellengrenzen und der Zustand der einzelnen Datenbits oberhalb dieses Signals angegeben sind. Unter der Annahme, daß das Signal 22 ein nach dem Bi-Phase-Mark-Code kodiertes Signal ist, ist für ein »0«-Datenbit kein Sprung in Zellenmitte und für ein »!«-Datenbit ein einziger Sprung in Zellenmitte vorhanden. Das Gegenteil ist der Fall, wenn das Signal 22 ein nach dem Bi-Phase-Space-Code kodiertes Signal ist. Ist das Signal 22 ein nach dem Bi-Phase-Split-Code kodiertes Signal, so sind die kodierten Ziffern gleich 11000111010.
Ein Signal 24 ist das als Funktion des Signals 22 sowie eines weiteren auf den zweiten Eingang des Exklusiv-ODER-Gatters 10 gegebenen Signals auftretende Ausgangssignal an diesem Exklusiv-ODER-Gatter 10; das angesprochene auf den zweiten Eingang gegebene weitere Signal wird im folgenden noch genauer erläutert. Bei einem Signal 26 handelt es sich um die am Ausgang des Exklusiv-ODER-Gatters 14 auftretenden Impulse, welche gemäß dem Diagramm für jede über dem Signal 22 angegebene Datenbitzelle doppelt auftreten. Das bedeutet, daß die durch das Signal 26 gegebenen Impulse eine Frequenz mit dem doppelten Wert der einfachen Frequenz der kodierten Daten besitzen.
Wie F i g. 1 weiterhin zeigt, ist ein erster Ausgang der Phasenvergleichsstufe 20 über ein Paar von in Serie geschalteten Widerständen R 12 und R 14 an einen Eingang eines spannungsgesteuerten Oszillators 28 angekoppelt. Dem Widerstand R 14 liegt eine Diode D10 parallel, während der Eingang des spannungsgesteuerten Oszillators 28 weiterhin über ein aus einem Widerstand R 16 und einem Kondensator C12 gebildetes Serien-RC-Netzwerk an Bezugspotential (Erde) gekoppelt ist. Das durch die Widerstände R 12, R 14 und R 16, die Diode DlO sowie den Kondensator C12 gebildete Netzwerk stellt ein Tiefpaßfilter dar, welches das Ausgangssignal der Phasenvergleichsstufe 20 integriert.
Die Phasenvergleichsstufe 20 und der spannungsgesteuerte Oszillator 28 können typischerweise durch einen einzigen integrierten Schaltkreis gebildet werden, wie er beispielsweise von der Firma Motorola Semiconductor Products, Inc. unter der Typenbezeichnung 14046 geliefert wird. Weitere Einzelheiten über derartige Schaltkreise mit phasenstarrer Schleife können einem von der Firma Motorola herausgegebenen Handbuch mit dem Titel »McMOS Integrated Circuits«, Vol. 5, Series A, 1975, Seiten 7—124 und ff., entnommen werden. Das Tiefpaßfilter wird dem integrierten Schaltkreis außen zugeschaltet. Die Wahl der Werte für die einzelnen Komponenten wird im folgenden noch beschrieben. Bei den Pin-Ziffern für den integrierten Schaltkreis handelt es sich um Industrienormen für einen derartigen Schaltkreis mit phasenstarrer Schleife, wobei diese Ziffern in Fig. 1 für die Phasenvergleichsstufe 20 und den spannungsgesteuerten Oszillator 28 lediglich als Bezugszeichen angegeben sind.
Bei der dargestellten Ausführungsform der Erfindung ist zwischen Pin 6 und 7 des spannungsgesteuerten Oszillators ein Kondensator C14, zwischen Pin 11 des spannungsgesteuerten Oszillators und Bezugspotentials (Erde) ein Widerstand R 18 und Pin 5 direkt an Bezugspotential geschaltet. Ein Ausgangs-Pin 4 des spannungsgesteuerten Oszillators ist auf einen zweiten Eingang (Pin 3) der Phasenvergleichsstufe und auf den Eingang eines Inverters 30 gekoppelt. Die Phasenvergleichsstufe 20 vergleicht die Auftrittszeitpunkte der an ihren beiden Eingängen 3 und 14 aufgenommenen Impulse, erfaßt Phasendifferenzen dieser Impulse und erzeugt diesen Vergleich repräsentierende Ausgangssignale. Eilen speziell die in den Eingang 14 eingespeisten Impulse den in den Eingang 3 der Phasenvergleichsstufe eingespeisten Impulse in der Phase vor, so wird am Ausgang 13 ein Signal bzw. ein Impuls mit hohem Pegel und am Ausgang 1 ein Signal bzw. ein Impuls mit tiefem Pegel geliefert. Eilen andererseits die in den Eingang 3 eingespeisten Impulse den in den Eingang 14 der Phasenvergleichsstufe eingespeisten Impulse in der Phase vor, so werden an beiden Ausgängen 1 und 13 Signale mit tiefem Pegel geliefert. Sind die Eingangsimpulse in Phase
so (d. h. treten sie gleichzeitig auf), so wird am Ausgang 13 der Phasenvergleichsstufe kein Ausgangssignal und am Ausgang 1 ein Signal mit hohem Pegel geliefert.
Hin Signal mit hohem Pegel am Ausgang 13 der Phasenvergleichsstufe 20 erzeugt eine ansteigende Spannung am Eingang 9 des spannungsgesteuerten Oszillators 28, wodurch die Schwingfrequenz des spannungsgesteuerten Oszillators erhöht und damit ein exakter Phasenzusammenhang zwischen den beiden verglichenen Impulsen festgelegt wird. Im Gegensatz dazu erzeugt ein Signal mit tiefem Pegel am Ausgang 13 der Phasenvergleichsstufe eine abnehmende Spannung am Eingang 9 des spannungsgesteuerten Oszillators, wodurch dessen Schwingfrequenz herabgesetzt wird. Liefert schließlich der Ausgang 13 der Phasenvergleichsstufe kein Ausgangssignal, wenn die Impulse in Phase sind, so wird die Schwingfrequenz des spannungsgesteuerten Oszillators 28 nicht geändert Ersichtlich hält also der Phasenzusammenhang der Impulse vom spannungs-
gesteuerten Oszillator Schritt mit der Phase der in den Eingang 4 der Phasenvergleichsstufe 20 eingespeisten Impulse.
Der Ausgang 1 der Phasenvergleichsstufe 20 ist an einen Dateneingang D eines Flip-Flops 32 angekoppelt, während der Ausgang des Inverters 30 an einen Takteingang C des gleichen Flip-Flops angekoppelt ist. Ein Ausgang Q des Flip-Flops 32 stellt den Datenausgang der Dekodier-Schaitungsanordnung dar, welcher an eine Nutzstufe, wie beispielsweise ein Schieberegister 34 angekoppelt ist. Der genannte Ausgang des Flip-Flops 32 liefert die dekodierten Daten, wenn die Daten von der Quelle 10 nach den Regeln des Bi-Phase-Mark-Codes kodiert sind, während ein Ausgang Q dieses Flip-Flops die dekodierten Daten liefert, wenn die Daten von der Quelle 12 nach den Regeln des Bi-Phase-Space-Codes kodiert sind.
Der Ausgang des NAND-Gatters 16, welcher das Taktausgangssignal der Dekoder-Schaltungsanordnung der dekodierten, nach dem Manchester Code kodierten Daten führt, ist auf einen Takteingang Cdes Schieberegisters 34 gekoppelt. Anstelle einer Nutzstufe in Form eines Schieberegisters können natürlich auch andere Arten von Nutzstufen in Verbindung mit der erfindungsgemäßen Dekoder-Schaltungsanordnung verwendet werden. Die Zuschaltung der Widerstände R 12 und R 14 mit der dem Widerstand R 14 parallelliegenden Diode D14 bewirkt eine kurze Hochziehzeit des Eingangs 9 des spannungsgesteuerten Oszillators, wenn der Ausgang 13 der Phasenvcrgleichsstufe einen Sprung nach oben ausführt, sowie eine lange Hochzichzcit, wenn der Ausgang 13 einen Sprung nach unien ausführi. !•!in festgestellter Phasenfehler ;ni den Ausgingen der Phasenvergleichsstufc bewirkt daher lediglich eine geringe Änderung in der Wirkung des spannungsgestcuerten Oszillators, wahrend das Fchlersignal um Ausgang 1 der Phasenvergleichsstufe ein dekodiertes »0«-Datenbit anzeigt.
Der Ausgang Q des Flip-Fiops 32 ist auf einem Takteingang Ceines weiteren Flip-Flops 36 gekoppelt. Ein Ausgang Q des Flip-Flops 36 ist auf den zweiten Eingang des Exklusiv-ODER-Gatters 10 gekoppelt, während ein Dateneingang i!^des gleichen Flip-Flops an die Eingangsleitung 12 angekoppelt ist. Jede Umschaltung des Flip-Flops_32 in den rückgesetzten Zustand (d. h„ der Ausgang Q dieses Flip-Flops 32 nimmt einen hohen Signalpegel an) taktet daher den Augenblickswert auf der Leitung 11 in das Flip-Flop 36. Wenn die von der Quelle 12 gelieferte digitale Information nach den Regeln des Bi-Phase-Split-Codes kodiert ist, so wird die dekodierte Form dieser Information am Ausgang Q des Flip-Flops 36 geliefert. Weiterhin bewirkt eine Änderung im Schaltzustand des Flip-Flops 36 eine Pegelinversion der kodierten Daten durch das Exklusiv-ODER-Gatter 10, was im folgenden noch genauer erläutert wird.
Ein Signal 38 im Zeittaktdiagramm nach F i g. 2 repräsentiert das am Ausgang 4 des spannungsgesteuerten Oszillators 28 gelieferte Signal. Ein Signal 40 repräsentiert das am Ausgang 1 der Phasenvergleichsstufe gelieferte Signal, während ein Signal 42 das am Ausgang Q des Flip-Flops 32 gelieferte Datenausgangssignal repräsentiert. Bei dem Signal 42 handelt es sich um ein NRZ-Datenformat, das durch die erfindungsgemäße Dekoder-Schaltungsanordnung aus nach dem Bi-Phase-Mark-Code kodierten, von der Quelle 12 gelieferten Daten dekodiert wird. Ein Signal 44 repräsentiert das am Ausgang Q des Flip-Flops 36 auftretende Signal, während ein Signal 46 das am Ausgang des NAND-Gaiters 16 auftretende Signal repräsentiert. Bei dem letztgenannten Signal handelt es sich um das den nach dem Bi-Phase-Code kodierten ankommenden Daten zugc-5 ordnete Taktsignal, das durch die erfindungsgemäße Schaltungsanordnung dekodiert ist.
Die Dekoder-Schaltungsanordnung nach F i g. 1 liefert ein Signal mit hohem Pegel am Ausgang Q des Flip-Flops 32 für ein dekodiertes »0«-Datcnbit, wenn die ankommenden Daten nach den Regeln des Bi-Phase-Mark-Codes kodiert sind. Zur Dekodierung eines »1«-Datenbits liefert der Ausgang 1 der Phasenvergleichsstufe ein Signal mit hohem Pegel zum Dateneingang D des Flip-Flops 32, das durch das vom Ausgang 4 des spannungsgesteuerten Oszillators 28 (Signal 38) über den Inverter 30 kommende Signal in dieses Flip-Flop getaktet wird. Die Dekodierung eines »O«-Datc.nbits wird jedoch durch die Phasenvergleichsstufe bewirkt, welche durch das Fehlen eines Eingangsimpulses am Eingang «4 (Signal 25) verglichen mit einem positiven Sprung des Ausgangssignals des spannungsgesteuerten Oszillators (Signal 38) eine Fehlerbedingung anzeigt. Speziell ist an einer Flanke 38a des Signals 38 keine entsprechende Flanke der Impulse des Signals 26 vorhanden, da es sich dabei um ein »0«-Datenbit der nach dem Bi-Phase-Mark-Code kodierten Daten handelt. In diesem Fall fällt das Signal am Ausgang 1 der Phasenvergleichsstufe 20 auf einen durch eine Flanke 40,·) des Signals 40 festgelegten tiefen Pegel, wobei beim nächstfolgenden negativen Sprung des Signals 38 η η einer Fhinke 38b eins Signal am Ausgang Q des llip-Flops 32 mit einer Wanke 42,·; auf einen liefen Pegel fällt. Damit entsteht am Ausgang der Dekoder-Schaltungsanordnung ein NRZ-»O«-Dn(enbit.(;icich/.eiiigmiulem Abfüllen des Signals am Ausgang Q des Flip-Flops 32 auf einen tiefen Pegel an der Kaule 42.;, steigt dessen Ausgang Q auf einen hohen Pegel. Dieser Sprung auf einen hohen Pegel am Ausgang Q des Flip-Flops 32 taktet den Augenblickswert des kodierten Signals (Signal 22) in das Flip-Flop 36 (Flanke 44a des Signals 44), wodurch der Pegel am zweiten Eingang des Exklusiv-ODER-Gatiers 10 geändert wird, wodurt.i wiederum die Pegel des am Ausgang dieses Gatters auftretenden Signals invertiert werden. Diese Pegelinversion bewirkt einen positiven Sprung am Ausgang des Gatters 10 an einer Flanke 24a des Signals 24, wodurch wiederum am Ausgang des Gatters 14 ein Impuls 27 mit einer Vorderflanke 26a erzeugt wird. Ein Sprung von einem hohen zu einem tiefen Pegel am Ausgang des Exklusiv-ODER-Gatters 10 (Flanke 246 des Signals 24) ändert das Ausgangssignal des NAND-Gatters 16, wodurch ein Ausgangstaktimpuls 47 im richtigen Zeitpunkt dekodiert wird. Der Impuls 27 erfüllt wiederum die Betriebsbedingung der Phasenvergleichsstufe 20 in der Weise, daß das Signal am Ausgang 1 mit einer Flanke 406 auf einen hohen Pegel zurückkehrt.
Die vorbeschriebene Operationssequenz ist im rechten Teil von Fig.2 durch die Richtung der Sequenz anzeigenden Pfeile sowie durch Sequenz-Schrittzahlen zusammengefaßt Es ist darauf hinzuweisen, daß zwischen den einzelnen Schritten der Sequenz eine Ausbreitungszeitverzögerung in der Schaltung vorhanden ist, welche aus Übersichtlichkeitsgründen in der Zeichnung nicht dargestellt ist
Wie oben bereits ausgeführt, ist bei einem nach dem Bi-Phase-Mark-Code kodierten Signa! für ein »!«-Datenbit ein Sprung in Zellenmitte und für ein »0«-Datenbit kein Sprung in Zellenmitte vorhanden. Um festzu-
stellen, ob in einer speziellen Zelle ein »!«- oder ein »O«-Datenbit vorhanden ist, muß in einem bestimmten Zeitpunkt hinter dem Zellenmittelpunkt (gewöhnlich in einem Punkt bei 3Λ der Zelle) eine Tastung durchgeführt werden. Dies ist auch zur Dekodierung von nach dem Bi-Phase-Space- und dem Bi-Phase-Split-Code kodierten Daten erforderlich. Es ist festzuhalten, daß für ein »O«-Datenbit ein einziger Sprung pro Bitzelle (an der Zellengrenze) und für ein »1 «-Datenbit zwei Sprünge pro Bitzelle vorhanden sind. Weiterhin ist festzuhalten, daß im Signal 38 vier Sprünge pro Bitzelle am Ausgang des spannungsgesteuerten Oszillators 28 vorhanden sind. Der dritte Sprung des Ausgangssignals des spannungsgesteuerten Oszillators (beispielsweise Flanke 386 des Signals 38) liegt in einem Zeitpunkt von 3A der Zelle. In diesem Zeitpunkt wird das Signal am Ausgang der Phasenvergleichsstufe 20 in das Flip-Flop 32 getastet (das ist der Tastzeitpunkt).
Wie bereits oben ausgeführt, arbeitet die erfindungsgemäße Dekoder-Schaltungsanordnung für verschiedene und sich ändernde Geschwindigkeiten der über einen Datenkanal übertragenen kodierten Daten. Zu diesem Zweck werden die Werte der einzelnen Komponenten folgendermaßen gewählt:
R 12 =
«14 =
RlS =
1 KOhm
30 KOhm
120 KOhm
1,8 KOhm
10 KOhm
ClO = 22OpF
C12 = 0,10 μΡ
C14 = 22OpF
Der Bereich der Arbeitsgeschwindigkeit wird primär durch die Geschwindigkeit des spannungsgesteuerten Oszillators 28 im integrierten Schaltkreis mit phasenfester Schleife bestimmt. Beispielsweise bei Verwendung eines CMOS-Schaltkreises mit phasenfester Schleift, wie beispielsweise dem Schaltkreis mit der Typenbezeichnung MC 14046 der Firma Motorola können Daten von etwa 300 χ 103 Baud (Bits pro s) bis hinunter zu etwa 0,10 Baud dekodiert werden. Wird beispielsweise ein integrierter Schaltkreis mit der Typenlezeichnung MC 14046B AL verwendet, so wird die obere Bereichsgrenze auf etwa 500 χ 103 Baud erweitert, wobei die untere Bereichsgrenze gleich bleibt. Diese Betriebsbereiehe werden mit einer Betriebsspannung von 10 Volt für den integrierten CMOS-Schaltkreis realisiert. Wird allerdings die Betriebsspannung auf 15 Volt erhöht, so wird die obere Bereichsgrenze auf etwa 700 χ 103 Baud erweitert, während die untere Bereichsgrenze gleich oleibt. Die obere Bereichsgrenze kann bei Verwendung eines TTL-Schaltkreises auf etwa 7,5 χ 106 Baud und bei Verwendung eines ECL-Schaltkreises auf etwa 4OxIO6 Baud erweitert werden.
Die vorstehend beschriebene Dekoder-Schaltungsan-Ordnung eignet sich zur Dekodierung von über einen Informationskanal übertragenen Daten, welche insbesondere nach den Regeln des Manchester-Codes kodiert sind. Die erfindungsgemäße Schaltungsanordnung besitzt dabei die wesentliche Eigenschaft, daß sie kodierte Daten kodieren kann, welche mit verschiedenen und sich ändernden Geschwindigkeiten über einen Informationskanal übertragen werden. Die kodierten Daten werden bevorzugt in einem Zeitpunkt von 3A der Zelle durch eine mit den Daten phasenstarr gekoppelte Schleife getastet, welche einen integrierenden Bestandteil der Dekoder-Schaltungsanordnung bildet. Darüber hinaus werden durch die erfindungsgemäße Schaltungsanordnung auch den kodierten Daten zugeordnete Taktimpulse dekodiert.
Hierzu 1 Blatt Zeichnungen

Claims (1)

  1. Patentansprüche:
    1. Dekoder-Schaltungsanordnung zur Dekodierung eines digitalen Informationssignals, das Digitaldaten in einer Sequenz von mit einer Datenzellen-Folgerate auftretenden Datenzellen enthält und nach Kodierungsregeln kodiert ist, bei denen die Digitaldaten durch das Vorhandensein und Fehlen von Signalpegelsprüngen an zwei Stellen in den entsprechenden Datenzellen repräsentiert werden,
    mit einer das digitale Informationssignal aufnehmenden Eingangsschaltung,
    mit einem Oszillator zur Erzeugung eines Taktsignals mit einer Rate gleich der doppelten Rate der υ Datenzellen-Folgerate,
    mit einer an die Eingangsschaltung und den Oszillator angekoppelten Synchronisationsschaltung zur Erhaltung des Taktsignals und des digitalen Informationssigca!s in festem Phasen- und Frequenzsynchronisnuis und
    mit einer an den Oszillator und die Eingangsschaltung angekoppelten sowh auf das Taktsignal und das digitale Informationssignal ansprechende Schaltung zur Abgabe von dekodierten Daten, gekennzeichnet durch eine zwischen die Synchronisationsschaltung (20, R12, Ä14, DlO, Ä16, C12) und die Eingangsschaltung (10, 11, 12, R 10, ClO, 14) gekoppelte and auf das Fehlen eines Signalpegelsprungs an einer der Datenzellenstellen ansprechende Schaltung (32, 36) zur Invertierung des Pegels des digitalen Informationssignals vor dem Auftreten der Signalpegel-Sprung-Stelle, welche auf die Stelle folgt, in weicher der Signalpegelsprung fehlt.
    2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
    daß die Synchronisationsschaltung (20, R 12, R 14, D10, R 16, C12) eine das Taktsignal vom Oszillator (28) und das digitale Informationssignai aufnehmende Phasenvergleichsstufe (20) zur Erzeugung eines das Fehlen des Signalpegelsprungs anzeigenden Ausgangsergebnissignals enthält und
    daß die auf das Fehlen eines Signalpegelsprungs ansprechende Schaltung (32, 36) auf das Ausgangsergebnissignal anspricht, um vor dem Ende des Datenzeilenintervalls, in dem der Sprung fehlt, eine Signalpegelinversion in dem auf den Eingang der Phasenvergleichsstufe (20) gekoppelten digitalen Informationssignai zu erzeugen.
    3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die auf das Fehlen eines Signalpegelsprungs ansprechende Schaltung (32, 36) die Signalpegelinversion hält, bis ein nachfolgendes Fehlen eines Sprungs in einem Zellenintervall festgestellt wird.
    4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
    daß die Eingangsschaltung (10,11,12, R 10, ClO, 14) eine Impulse aus den Sprüngen des kodierten Signals erzeugende Schaltung (10, R lö, CiO, 14) mit einem ersten, das digitale Informationssignal aufnehmenden Eingang (11), einem zweiten Eingang sowie einem ersten und einem zweiten Ausgang zur Ausgabe von Impulsen aufweist, daß die Synchronisationsschaltung (20, R 12, R 14, D 10, R 16, C12) eine Schaltung (R 12, R 14, D 10, R 16, C12) zur Erfassung von Phasenänderungen der Impulse mit einem ersten, an den ersten Ausgang der die Impulse erzeugenden Schaltung (10, R 10, ClO, 14) angekoppelten Eingang mit einem zweiten an den Oszillator (28) angekoppelten Eingang und mit einem Ausgang, über den ein den Phasenzusammenhang zwischen den Impulsen und dem Taktsignal repräsentierendes Ergebnissignal abgegeben wird, aufweist,
    daß die zwischen die Synchronisationsschaltung (20, R 12, R 14, D10, R 16, C12) und die Eingangsschaltung (10, 11,12, R 10, ClO, 14) gekoppelte Schaltung (32,36) eine erste Speicherstufe (32) und eine Stufe (36) zur Invertierung des Pegels des digitalen Informationssignals bei Dekodierung einer Ziffer einer ersten Art aus dem Signal enthält,
    daß die erste Speicherstufe (32) einen an den Ausgang der Phasenänderungs-Erfassungsschaltung (20, R 12, R 14, D 10, R 16, C12) angekoppelten Dateneingang und einen an den Oszillator (28) angekoppelten das Taktsignal aufnehmenden Takteingang sowie einen dekodierten Daten liefernden Ausgang aufweist und
    daß die invertierende Stufe (36) zwischen den Ausgang der ersten Speicherstufe (32) und den zweiten Eingang der Impulse erzeugenden Schaltung (10, R10, ClO, 14) gekoppelt ist.
    5. Schaltungtanordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch einen zweiten Ausgang der Impulse erzeugenden Schaltung (10, R\0, ClO, 14) und durch ein Gatter (16), das mit einem Eingang an den zweiten Ausgang der Impulse erzeugenden Schaltung (10, R 10, ClO, 14) angekoppelt ist und dessen Ausgang dem digitalen Informationssignal zugeordnete dekodierte Taktsignale liefert.
    6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Phasenänderungs-Erfassungsschaltung (20, R 12, R 14, D 10, R 16, C12) eine Schaltung mit^hasenstarrer Schleife ist und die Phasenvergleichsstufe (20) enthält, deren erster Ausgang (13) ein resultierendes Phasenvergleichs-Ergebnissignal liefert und deren zweiter Ausgang den zweiten Ausgang (1) der Phasenänderungs-Erfassungsschaltung bildet.
    7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Oszillator (28) ein spannungsgesteuerter Oszillator ist, dessen Eingang (9) an den ersten Ausgang (13) der Phasenvergleichsstufe (20) angekoppelt ist und dessen Ausgang das Taktsignal liefert.
    8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, gekennzeichnet durch ein zwischen den ersten Ausgang (13) der Phasenvergleichsstufe (20) und den Eingang (9) des spannungsgesteuerten Oszillators (28) gekoppeltes Filter (R 12, R 14, D 10, «16, C12).
    9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die invertierende Stufe (36) eine zweite, zwischen die erste Speicherstufe (32) und die Impulse erzeugende Schaltung (10, R 10, ClO, 14) gekoppelte Speicherstufe enthält, wodurch das digitale Informationssignal auf einem ersten Pegel liegt, wenn die zweite Speicherstufe (36) in einem ersten Schaltzustand steht, und auf einem zweiten Pegel liegt, wenn die zweite Speicherstufe als Funktion der Dekodierung einer Ziffer der ersten Art aus dem digitalen Informationssignai in einen zweiten Schaltzustand ge-
    setzt wird.
    10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die zweite Speicherstufe (36) einen an einen zweiten Ausgang der ersten Speicherstufe (32) gekoppelten Takteingang und einen an den zweiten Eingang der Impulse erzeugenden Schaltung (iO, R10, C10,14) angekoppelten Ausgang aufweist.
    11. Schaltungsanordnung zur Feststellung des Fehlens von Signalpegelsprüngen eines informationssignals, welches durch eine Sequenz von mit einer Datenzellen-Folgerate aufeinanderfolgender Datenzellen gebildet ist wobei die Information der Datenzellen durch das Vorhandensein und das Fehlen der Signaipegelsprünge an vorbestimmten Stellen in den jeweiligen Datenzellen repräsentiert wird, mit einer das Informationssignal aufnehmenden Eingangs-Schaitung,
    mit einem ein Taktsignal erzeugenden, steuerbaren Oszillator und
    mit einer an die Eingangsschaltung und den Oszillator angekoppelten, das Taktsignal mit der Datenzeilen-Folgerate des Informationssignals in festem Phasen- und Frequenzzusammenhang haltenden Synchronisationsschaltung,
    dadurch gekennzeichnet, daß zwischen die Eingangsschaltung (10, 11, 12, RIO, ClO, 14) und die Synchronisationsschaltung (20, R12, R14, D10, R 16, C12) eine auf das Fehlen eines Signalpegelsprungs an einer der Signalpegelsprungsttllen der Datenzellen ansprechende Schaltung (32,36) gekoppelt ist, welche ein den fehlenden Signalpegelsprung repräsentierendes Signal erzeugt und vor dem Auftreten der Signalpegelsprungstelle, welche auf die Stelle des fehlenden Signalpegelsprungs folgt, einen zusätzlichen Signalpegelsprung in das der Synchro-Signalpegelsprungs erzeugenden Signals aufweist.
    14. Schaltungsanordnung nach einem der Ansprüche 12 oder 13, dadurch gekennzeichnet, daß die Signalgeneratorschaltung (32) einen an die Synchronisationsschaltung (20, R 12, R 14, Z>10, R 16, C12) und den Oszillator (28) angekoppelten Speicher (32) zur Speicherung der Signalpegelbedingung des Ergebnissignals als Funktion des Auftretens des vorgegebenen Signalpegelsprungs des Taktsignals enthält, der zur Erzeugung des einen fehlenden Signalpegelsprung anzeigenden Signals an den Signalpegelinverter (36) angekoppelt ist
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HK (1) HK6987A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3728655A1 (de) * 1987-08-27 1989-03-09 Thomson Brandt Gmbh Verfahren und/oder einrichtung zum demodulieren eines biphasesignales

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4297729A (en) * 1977-11-24 1981-10-27 Emi Limited Encoding and decoding of digital recordings
CH638357A5 (de) * 1979-07-06 1983-09-15 Siemens Ag Albis Schaltungsanordnung zur automatischen bitratenerkennung an einem flankencodierten informationssignal.
US4260952A (en) * 1979-07-17 1981-04-07 Teletype Corporation Circuit for decoding a diphase signal
US4287596A (en) * 1979-11-26 1981-09-01 Ncr Corporation Data recovery system for use with a high speed serial link between two subsystems in a data processing system
US4267595A (en) * 1980-02-04 1981-05-12 International Telephone And Telegraph Corporation AMI Decoder apparatus
US4302845A (en) * 1980-02-07 1981-11-24 Motorola, Inc. Phase-encoded data signal demodulator
US4317211A (en) * 1980-06-02 1982-02-23 The United States Of America As Represented By The Secretary Of The Navy Manchester code decoding apparatus
US4363002A (en) * 1980-11-13 1982-12-07 Fuller Robert M Clock recovery apparatus for phase shift keyed encoded data
US4344041A (en) * 1981-02-27 1982-08-10 Sperry Corporation Biphase detector
US4390980A (en) * 1981-07-27 1983-06-28 Control Data Corporation Demultiplexing plural data streams
US4475212A (en) * 1981-09-11 1984-10-02 Digital Equipment Corporation Frequency-independent, self-clocking encoding technique and apparatus for digital communications
US4441193A (en) * 1982-05-03 1984-04-03 Burroughs Corporation Frequency-encoding circuit for reducing distortion
US4592072B1 (en) * 1982-05-07 1994-02-15 Digital Equipment Corporation Decoder for self-clocking serial data communications
US4450572A (en) * 1982-05-07 1984-05-22 Digital Equipment Corporation Interface for serial data communications link
US4603322A (en) * 1982-09-27 1986-07-29 Cubic Corporation High-speed sequential serial Manchester decoder
GB2147477B (en) * 1983-09-28 1987-07-08 Philips Electronic Associated Data transmitter data receiver and data transmission system
NL8401310A (nl) * 1984-04-24 1985-11-18 Philips Nv Inrichting voor het opwekken van een kloksignaal.
JPS6117273A (ja) * 1984-07-04 1986-01-25 Nec Corp 回転形磁気記録装置
US4584719A (en) * 1984-08-24 1986-04-22 System Development Corp. Fiber optic workstation datalink interface
JPS6187446A (ja) * 1984-09-28 1986-05-02 Sanyo Electric Co Ltd クロツク同期方式
GB8506100D0 (en) * 1985-03-08 1985-04-11 Int Computers Ltd Decoder
US4805197A (en) * 1986-12-18 1989-02-14 Lecroy Corporation Method and apparatus for recovering clock information from a received digital signal and for synchronizing that signal
IT1199815B (it) * 1986-12-19 1989-01-05 Rai Radiotelevisione Italiana Procedimento per la radiodiffusione di segnali digitali,particolarmente di programmi e dati per elaboratori,e procedimento e apparato per la ricezione di tali segnali
US4868569A (en) * 1987-12-15 1989-09-19 Schlumberger Well Services Biphase digital look-ahead demodulating method and apparatus
US5023891A (en) * 1989-07-25 1991-06-11 Sf2 Corporation Method and circuit for decoding a Manchester code signal
US4992790A (en) * 1989-09-19 1991-02-12 Schlumberger Technology Corporation Digital phase-locked loop biphase demodulating method and apparatus
US5999576A (en) * 1997-07-14 1999-12-07 Realtek Semiconductor Corp. Delay-locked loop for data recovery
US7760835B2 (en) * 2002-10-02 2010-07-20 Battelle Memorial Institute Wireless communications devices, methods of processing a wireless communication signal, wireless communication synchronization methods and a radio frequency identification device communication method
US7440515B2 (en) * 2004-10-25 2008-10-21 Atmel Corporation System and method for controlling modulation
CN109150190A (zh) * 2018-07-31 2019-01-04 江门市蒙德电气股份有限公司 一种用于模数转换器的传输匹配系统
CN109120271A (zh) * 2018-07-31 2019-01-01 江门市蒙德电气股份有限公司 一种基于模数转换器的高速数据传输方法及装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3108261A (en) * 1960-04-11 1963-10-22 Ampex Recording and/or reproducing system
US3699554A (en) * 1970-07-02 1972-10-17 Honeywell Inf Systems Method and apparatus for detecting binary data by integrated signal polarity comparison
US3794987A (en) * 1972-11-01 1974-02-26 Burroughs Corp Mfm readout with assymetrical data window
CA1063719A (en) * 1975-04-28 1979-10-02 Control Data Corporation Phase locked loop decoder
US4012786A (en) * 1976-02-05 1977-03-15 Trw Inc. Magnetic data decoder
US4027335A (en) * 1976-03-19 1977-05-31 Ampex Corporation DC free encoding for data transmission system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3728655A1 (de) * 1987-08-27 1989-03-09 Thomson Brandt Gmbh Verfahren und/oder einrichtung zum demodulieren eines biphasesignales

Also Published As

Publication number Publication date
GB2043404A (en) 1980-10-01
JPH0213501B2 (de) 1990-04-04
GB2017457A (en) 1979-10-03
JPS54128643A (en) 1979-10-05
HK6987A (en) 1987-01-23
DE2912268A1 (de) 1979-10-04
GB2017457B (en) 1982-09-29
US4167760A (en) 1979-09-11

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