JPS6187446A - クロツク同期方式 - Google Patents
クロツク同期方式Info
- Publication number
- JPS6187446A JPS6187446A JP59204731A JP20473184A JPS6187446A JP S6187446 A JPS6187446 A JP S6187446A JP 59204731 A JP59204731 A JP 59204731A JP 20473184 A JP20473184 A JP 20473184A JP S6187446 A JPS6187446 A JP S6187446A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- signal
- code
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明はデジタルデータ伝送に用いられる受信１′：二
の同ＪＩ、ＩＪ方式に関する。
の同ＪＩ、ＩＪ方式に関する。
［ｊ）従来の技術
従来、送イ１機から送られてくるデジタル（Ｆ３号と受
イ、１１点のクロック信号の同期を抹るに際し、例えば
ｔｊｓ、： Ｆ３＋］昭５８−２２５９４４−号のよう
に両信号１田の位相のずれの方向と大きさを検出して、
適当な補正を掛ける方式や、位■ずれの方向のみを検出
して一定量の補正を適当な方向にかける方式が−あ机 ハ）発明が解決しようとする問題点 然し乍ら、前者の位相ずわの方向と大きさを検出して適
当な補正をかける方式では回路規模が非常に大きくなり
発揚回路の安定ｊ生がある程度確保されているシステム
の出合初Ｋ１１同期の速やかさを除けば後者に対して、
極端に１ルれている斉はないと考えられる。すなわちロ
賄Ｊ９．模が大きい割に大した性能はｊＡＩられないの
である。
イ、１１点のクロック信号の同期を抹るに際し、例えば
ｔｊｓ、： Ｆ３＋］昭５８−２２５９４４−号のよう
に両信号１田の位相のずれの方向と大きさを検出して、
適当な補正を掛ける方式や、位■ずれの方向のみを検出
して一定量の補正を適当な方向にかける方式が−あ机 ハ）発明が解決しようとする問題点 然し乍ら、前者の位相ずわの方向と大きさを検出して適
当な補正をかける方式では回路規模が非常に大きくなり
発揚回路の安定ｊ生がある程度確保されているシステム
の出合初Ｋ１１同期の速やかさを除けば後者に対して、
極端に１ルれている斉はないと考えられる。すなわちロ
賄Ｊ９．模が大きい割に大した性能はｊＡＩられないの
である。
一方、位相のずれの方向のみを検出する方式では、回路
＋；、・１成は簡トＬ′になるが回ＪｊｉＩの安定性を
考えた場合、補正Ｉｄを大きくとる弔はできない。この
ため受イ旧幾での受イ５開始時（で大きく位相がずれて
いると、初ＪｔＪＪ同３９１が採れるまでに非常ｔこ時
ｊ１コが枡り伝送効廊が思゛、（なると云’ｑ ｆｉ、
ｉｌ ＰＡがあった。
＋；、・１成は簡トＬ′になるが回ＪｊｉＩの安定性を
考えた場合、補正Ｉｄを大きくとる弔はできない。この
ため受イ旧幾での受イ５開始時（で大きく位相がずれて
いると、初ＪｔＪＪ同３９１が採れるまでに非常ｔこ時
ｊ１コが枡り伝送効廊が思゛、（なると云’ｑ ｆｉ、
ｉｌ ＰＡがあった。
二）問題点を解決するための手段
本発明は１４期的な符号規則を有した符号を用いてデー
タ伝送を行い、受信側には、クロック発生回路と、この
クロック発生回路からのクロック信号及び送信側からの
データ信号によってデータ信号内の符号違反を検出する
符号違反検出回路と、ヲ設は受信開始時この符号違反検
出回路で符号違反が検出されたとき上記クロック発生回
路のクロック信号発生状態を変化させる。
タ伝送を行い、受信側には、クロック発生回路と、この
クロック発生回路からのクロック信号及び送信側からの
データ信号によってデータ信号内の符号違反を検出する
符号違反検出回路と、ヲ設は受信開始時この符号違反検
出回路で符号違反が検出されたとき上記クロック発生回
路のクロック信号発生状態を変化させる。
ポ）作 用
′又イ３開始時、符号違反検出回路で符号違反が検出さ
れたときクロック発生回路のクロック信号光生状Ｄｉ二
を変化させているので新たな初期同期回路を用いること
なく初期同期が行なえる。
れたときクロック発生回路のクロック信号光生状Ｄｉ二
を変化させているので新たな初期同期回路を用いること
なく初期同期が行なえる。
へ）実施例
第１図は本発明クロック同期方式に用いられる受信機の
要部概略図であって、（１１は用期的な符号規則を有し
た符号例えばバー７工イズ符号を用わ 反検出回路（１１からの出力によりクロック信号の発生
周期を大きく変化させるクロック発生回路であって、そ
の出力は上記符号違反検出回路（１１へ与えられている
。（３１は上記データ信号とクロック信号の位相を比較
して、これ等の信号が同期するようクロック発生回路（
２）のクロック（５）期を微調整する。
要部概略図であって、（１１は用期的な符号規則を有し
た符号例えばバー７工イズ符号を用わ 反検出回路（１１からの出力によりクロック信号の発生
周期を大きく変化させるクロック発生回路であって、そ
の出力は上記符号違反検出回路（１１へ与えられている
。（３１は上記データ信号とクロック信号の位相を比較
して、これ等の信号が同期するようクロック発生回路（
２）のクロック（５）期を微調整する。
第２図に上記バーフェイズ符号によるデータ信号りの波
形を示し、このバー７工イズ符号では各ビット期間端部
で信号の“Ｈ＃、ｔ′Ｌ“の変化があり、さらに灸を表
わすビット期間では信号レベルの変化が缶く、１を表わ
すビット期間中央部では１Ｈ“、′Ｌ″の信号レベルの
変化がある。このため、通常、各ビット期間の前半部の
値を検出するクロックψ１と各ビット区間の後半部の値
を□ 検出するタイミングを与えるクロックψ２により
て各ビット区可の前半の値と後半の値を比較してデータ
を読み取る方式が採られる。
形を示し、このバー７工イズ符号では各ビット期間端部
で信号の“Ｈ＃、ｔ′Ｌ“の変化があり、さらに灸を表
わすビット期間では信号レベルの変化が缶く、１を表わ
すビット期間中央部では１Ｈ“、′Ｌ″の信号レベルの
変化がある。このため、通常、各ビット期間の前半部の
値を検出するクロックψ１と各ビット区間の後半部の値
を□ 検出するタイミングを与えるクロックψ２により
て各ビット区可の前半の値と後半の値を比較してデータ
を読み取る方式が採られる。
こうしたデータ伝送方式において第３図のようにデータ
信号りとクロック信号ψ１、ψ２の同期が採られている
ときはψ２時のデータ信号りの検出値と次の９１時のデ
ータ信号りの検出値は必ず異なる。これに対し、全て炎
のデータが送られているとき、このデータ信号りとクロ
ック信号ψ１、ψ２の位相が大きくずれた場合、第４図
の如く、ψ２時のデータ信号りの検出値と次の９１時の
データイ；１号りの検出値は同じになる０本発明ではこ
うしたＩｒ、ｉ Ｊ！ｕ を用いて、データ（ｎ号受イ
Δ初期時の同期を採る。
信号りとクロック信号ψ１、ψ２の同期が採られている
ときはψ２時のデータ信号りの検出値と次の９１時のデ
ータ信号りの検出値は必ず異なる。これに対し、全て炎
のデータが送られているとき、このデータ信号りとクロ
ック信号ψ１、ψ２の位相が大きくずれた場合、第４図
の如く、ψ２時のデータ信号りの検出値と次の９１時の
データイ；１号りの検出値は同じになる０本発明ではこ
うしたＩｒ、ｉ Ｊ！ｕ を用いて、データ（ｎ号受イ
Δ初期時の同期を採る。
第５図は上記第１図の詳糺回路図であって、上記原理に
よって初期同期を採るよう構成されている。また同図に
おいて、第１図と同一部分には同−石）−ン」が７、■
シである。同図において（４Ｈ５１はデータ１１号Ｄ？
ドライブ端子ＣＤ＋に受けるフリップフロップ回Ｆｌ’
１％ （ｆｉｌはこれ等のフリップフロップ回路１．１
ｌｆ５１のＱ出力の排他的論理和を採るデー） 、＋７
１はこのゲート（６）出力をドライブ端子の１で受ける
フリップフロップ回路、（８）は基本クロック発生回路
を内蔵した可藏分周器を示しＯＡＣ入力端子信号が与え
られているとき１５分周、ＯＢ入力端子に信号が与えら
れているとき１７分周、ａＣ入力端子に信号が与えられ
ているときＯＡ、ＣＢ入力端子への（１号に拘らず２４
分周を行う。尚、この可変分周器（８）に使用される基
本クロックは１６パルス時間が伝送され工くる伝送デー
タＤの１ビット期間長に略対応するよう設定されている
。また、上記ＣＣ入力端子には上記フリップフロップ回
路（７）のＱ出力が与えられている。 （９１は上記分
周器（８１の出力をデコードするデコーダであって、上
記分周器（８）の出力値が夫々本、８，１２．１４に対
応して夫々信号ψ２、ψｂ、ψ１、ψａが出力されてお
りこのψ１、ψ２、ψａは夫々フリップフロップ回路（
５）（４１（７１のクロック端子（ＯＬＫ ）に与えら
れる。
よって初期同期を採るよう構成されている。また同図に
おいて、第１図と同一部分には同−石）−ン」が７、■
シである。同図において（４Ｈ５１はデータ１１号Ｄ？
ドライブ端子ＣＤ＋に受けるフリップフロップ回Ｆｌ’
１％ （ｆｉｌはこれ等のフリップフロップ回路１．１
ｌｆ５１のＱ出力の排他的論理和を採るデー） 、＋７
１はこのゲート（６）出力をドライブ端子の１で受ける
フリップフロップ回路、（８）は基本クロック発生回路
を内蔵した可藏分周器を示しＯＡＣ入力端子信号が与え
られているとき１５分周、ＯＢ入力端子に信号が与えら
れているとき１７分周、ａＣ入力端子に信号が与えられ
ているときＯＡ、ＣＢ入力端子への（１号に拘らず２４
分周を行う。尚、この可変分周器（８）に使用される基
本クロックは１６パルス時間が伝送され工くる伝送デー
タＤの１ビット期間長に略対応するよう設定されている
。また、上記ＣＣ入力端子には上記フリップフロップ回
路（７）のＱ出力が与えられている。 （９１は上記分
周器（８１の出力をデコードするデコーダであって、上
記分周器（８）の出力値が夫々本、８，１２．１４に対
応して夫々信号ψ２、ψｂ、ψ１、ψａが出力されてお
りこのψ１、ψ２、ψａは夫々フリップフロップ回路（
５）（４１（７１のクロック端子（ＯＬＫ ）に与えら
れる。
また位相比較回路（３）はデータ信号りと上記デコーダ
（９）からの信号ψ２、ψｂ２受け、ψ！タイミング時
のデータ信号りの値とψｂタイミング時のデータ信号り
の値を比較して異っているとき上記可変分周器（８）の
ＯＡ端子へ信号を与え、異っていないとき、上記可変分
局器（８）のＯＢ端子へ信号を与える。
（９）からの信号ψ２、ψｂ２受け、ψ！タイミング時
のデータ信号りの値とψｂタイミング時のデータ信号り
の値を比較して異っているとき上記可変分周器（８）の
ＯＡ端子へ信号を与え、異っていないとき、上記可変分
局器（８）のＯＢ端子へ信号を与える。
こうした構成の回路において、データ伝送開始時べを表
わすデータ信号Ｄ７５＋辻シ′ザ３的に送られてくる、
このとき、第６図のように、このデータ（Ｍ号りと復−
号用の信号ψ１、ψ２の位相がずれていて、データ信号
りの各ビットの前半にψ２のタイミンクがＪＪす、各ビ
ットの後半に９パ１のタイミングがちるとすると、フリ
ップ・フロップ回路ｆ！”１１４１に上り検出されるタ
イミングψ２のときのデータ（符号ＤＯ（ｌｉ′ｉと次
のタイミングψ１のときのデータ信号りの値は等しく、
ゲート（６）からフリップフロップ回路（７）にり、″
信号が与えられる。可変分周器（Ｒ１が１４カウントを
したときデコーダ（９）からψａがこのフリップフロッ
プ回路（７）のクロック端子（ＣＬＫ）に与えられるた
め、このフリップフロップ回路（７）の０出力は０Ｈ＃
となって可変分周器（８）のＣＣ入力端子に“ＨＬＪ倍
信号与えられる。これに応じてこの分周器（８）は２４
分周状態になり、次のψ２の発生ρ〈゛５４周期遅らさ
れる。これにより、イ３弓ψ１、ψ２が夫々各ピット期
間の前半及び後半に対応したタイミングになる。その後
ψ２と次のψ１の間にビット端が存在するため、ψ２と
このψ２の次のψ１のタイミングにおいてデータ信号り
のイ直が異なり、ゲート（６）でノ」ト他的−理和が採
れるようになる。このため、上記ψ１に絣くψａのタイ
ミングでフリップフロップ回路（７）の°６出力は１Ｌ
“となって、可変分周器１８）の分周Ｉｔｉ力は位相比
較回路（３１の出力により″ｃ制御きれる。
わすデータ信号Ｄ７５＋辻シ′ザ３的に送られてくる、
このとき、第６図のように、このデータ（Ｍ号りと復−
号用の信号ψ１、ψ２の位相がずれていて、データ信号
りの各ビットの前半にψ２のタイミンクがＪＪす、各ビ
ットの後半に９パ１のタイミングがちるとすると、フリ
ップ・フロップ回路ｆ！”１１４１に上り検出されるタ
イミングψ２のときのデータ（符号ＤＯ（ｌｉ′ｉと次
のタイミングψ１のときのデータ信号りの値は等しく、
ゲート（６）からフリップフロップ回路（７）にり、″
信号が与えられる。可変分周器（Ｒ１が１４カウントを
したときデコーダ（９）からψａがこのフリップフロッ
プ回路（７）のクロック端子（ＣＬＫ）に与えられるた
め、このフリップフロップ回路（７）の０出力は０Ｈ＃
となって可変分周器（８）のＣＣ入力端子に“ＨＬＪ倍
信号与えられる。これに応じてこの分周器（８）は２４
分周状態になり、次のψ２の発生ρ〈゛５４周期遅らさ
れる。これにより、イ３弓ψ１、ψ２が夫々各ピット期
間の前半及び後半に対応したタイミングになる。その後
ψ２と次のψ１の間にビット端が存在するため、ψ２と
このψ２の次のψ１のタイミングにおいてデータ信号り
のイ直が異なり、ゲート（６）でノ」ト他的−理和が採
れるようになる。このため、上記ψ１に絣くψａのタイ
ミングでフリップフロップ回路（７）の°６出力は１Ｌ
“となって、可変分周器１８）の分周Ｉｔｉ力は位相比
較回路（３１の出力により″ｃ制御きれる。
即ち、位相比較回路（３）はψ２のタイミングに２ける
データ信号りの値とこのψ２の次のψｂのタイピングに
おけるデータ（３号りの値ゲ比イ）交し、これ等の値が
等しければ、データ信号りに対し、クロック信号ψ１、
ψ２が少し進んでいると判断して可変分局器（８）のＣ
Ｂ入力端子に４７３号を与え、可変分局器１８）は１７
分周状態になってクロック信号ψ１、ψ意の位相’ｉ
’％１６周期遅らされる。これに対し、上記ψ２のタイ
ミングと、このψ２の次のψｂのタイミングで検出され
るデータイ５号りの値が等しくないときは、データ信号
りに対してクロック信号ψ１、ψ２が少し進んでいると
判断され、可変分周器（８）のＯＡ入力端子に信号が与
えられる。
データ信号りの値とこのψ２の次のψｂのタイピングに
おけるデータ（３号りの値ゲ比イ）交し、これ等の値が
等しければ、データ信号りに対し、クロック信号ψ１、
ψ２が少し進んでいると判断して可変分局器（８）のＣ
Ｂ入力端子に４７３号を与え、可変分局器１８）は１７
分周状態になってクロック信号ψ１、ψ意の位相’ｉ
’％１６周期遅らされる。これに対し、上記ψ２のタイ
ミングと、このψ２の次のψｂのタイミングで検出され
るデータイ５号りの値が等しくないときは、データ信号
りに対してクロック信号ψ１、ψ２が少し進んでいると
判断され、可変分周器（８）のＯＡ入力端子に信号が与
えられる。
これにより、可変分局器（８）は１５分周状態になって
クロック信号ψ１、ψ２の位相を’Ａ ６周期１）セる
。つ１す、この位相比較回路（３）ではデータ信号りの
各ビット期間端部にψｂが略同期するよう上、；ピ可変
分周３ｙ（８）の分周状態を切り換えて徹調整力躯され
る。こうし上第５図の回路の動作波形を ゛第６図に示
す。
クロック信号ψ１、ψ２の位相を’Ａ ６周期１）セる
。つ１す、この位相比較回路（３）ではデータ信号りの
各ビット期間端部にψｂが略同期するよう上、；ピ可変
分周３ｙ（８）の分周状態を切り換えて徹調整力躯され
る。こうし上第５図の回路の動作波形を ゛第６図に示
す。
また、こうしたバーフェイズ符号によるデータ信号りの
伝送中、ノイズ等がこのデータ信号りに１ｉ：っ工符号
規則違反が発生すると、上述と同じ動作でフリップフロ
ップ回路（’？）のτ出力からゝ用“信号を受４：５機
のｊｌｌ：御回路（図示せず）へ伝え、符号ＥＪ、ｌ、
則違反を検出した旨を知らせる。
伝送中、ノイズ等がこのデータ信号りに１ｉ：っ工符号
規則違反が発生すると、上述と同じ動作でフリップフロ
ップ回路（’？）のτ出力からゝ用“信号を受４：５機
のｊｌｌ：御回路（図示せず）へ伝え、符号ＥＪ、ｌ、
則違反を検出した旨を知らせる。
ト）発明の効果
以上述べた如く、本発明クロック同期方式は、周１す１
的な符号規則を有した符号を用いてデータ伝送を行い、
受信側にはクロック発生回路と、このクロック発生回路
からのクロック信号及び送信側からのデータ信号によっ
てこのデータ信号内の符号僅反を検出する符号違反検出
回路と？設け、受！月１ｉＭ ｔμり戊 １小恰Ｘ巳
；着ｑ４仝山贋■脅−弓へ三′口ばニア［６出されたと
き、上記クロック発生回路のクロック（３号発生状態を
変化させているので、新たな初期同期回路な設けること
なく大まかな初期同期が行え、その後、位相比較回路を
使った位相の微調整に移行することが出来、位相比較回
路のみを使用していた従来のものに比して初期同期に用
する時間が少くなり、この種、クロック同期方式を用い
た伝送システムの伝送効率が高くなる。
的な符号規則を有した符号を用いてデータ伝送を行い、
受信側にはクロック発生回路と、このクロック発生回路
からのクロック信号及び送信側からのデータ信号によっ
てこのデータ信号内の符号僅反を検出する符号違反検出
回路と？設け、受！月１ｉＭ ｔμり戊 １小恰Ｘ巳
；着ｑ４仝山贋■脅−弓へ三′口ばニア［６出されたと
き、上記クロック発生回路のクロック（３号発生状態を
変化させているので、新たな初期同期回路な設けること
なく大まかな初期同期が行え、その後、位相比較回路を
使った位相の微調整に移行することが出来、位相比較回
路のみを使用していた従来のものに比して初期同期に用
する時間が少くなり、この種、クロック同期方式を用い
た伝送システムの伝送効率が高くなる。
第１図は本発明クロック同期方式に用いられる受信機の
要部概略ブロック図、第２図乃至第４図は本発明の動作
原理を説明するための波形図、第５図は第１図の詳細ブ
ロック回路図、第６図は第５図の動作波形図である。 ＋１１・・・符号規則違反検出回路、 （２１・・・ク
ロック発生回路、（３）・・・位相比較回路、 （４Ｈ
５１（６１・・・フリップフロップ回路、 （８）−・
・可変分局器、 （９）・・・デコーダ。
要部概略ブロック図、第２図乃至第４図は本発明の動作
原理を説明するための波形図、第５図は第１図の詳細ブ
ロック回路図、第６図は第５図の動作波形図である。 ＋１１・・・符号規則違反検出回路、 （２１・・・ク
ロック発生回路、（３）・・・位相比較回路、 （４Ｈ
５１（６１・・・フリップフロップ回路、 （８）−・
・可変分局器、 （９）・・・デコーダ。
Claims (1)
- １）周期的な符号規則を有した符号を用いてデータ伝送
を行うデータ伝送システムに於いて、受信側には、クロ
ック発生回路とこのクロック発生回路からのクロック信
号及び送信側からのデータ信号によってデータ信号内の
符号違反を検出する符号違反検出回路と、を設け、受信
開始時この符号違反検出回路で符号違反が検出されたと
さ上記クロック発生回路のクロック信号発生状態を変化
させることを特徴としたクロック同期方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204731A JPS6187446A (ja) | 1984-09-28 | 1984-09-28 | クロツク同期方式 |
| US06/775,565 US4689785A (en) | 1984-09-14 | 1985-09-13 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204731A JPS6187446A (ja) | 1984-09-28 | 1984-09-28 | クロツク同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6187446A true JPS6187446A (ja) | 1986-05-02 |
| JPH0325101B2 JPH0325101B2 (ja) | 1991-04-05 |
Family
ID=16495377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204731A Granted JPS6187446A (ja) | 1984-09-14 | 1984-09-28 | クロツク同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187446A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128643A (en) * | 1978-03-28 | 1979-10-05 | Ampex | Improved biphase decoder system |
| JPS55124343A (en) * | 1979-03-20 | 1980-09-25 | Hitachi Ltd | Clock signal extracting system |
-
1984
- 1984-09-28 JP JP59204731A patent/JPS6187446A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128643A (en) * | 1978-03-28 | 1979-10-05 | Ampex | Improved biphase decoder system |
| JPS55124343A (en) * | 1979-03-20 | 1980-09-25 | Hitachi Ltd | Clock signal extracting system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325101B2 (ja) | 1991-04-05 |
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