JPH0157539B2 - - Google Patents
Info
- Publication number
- JPH0157539B2 JPH0157539B2 JP55182620A JP18262080A JPH0157539B2 JP H0157539 B2 JPH0157539 B2 JP H0157539B2 JP 55182620 A JP55182620 A JP 55182620A JP 18262080 A JP18262080 A JP 18262080A JP H0157539 B2 JPH0157539 B2 JP H0157539B2
- Authority
- JP
- Japan
- Prior art keywords
- received data
- frequency divider
- variable frequency
- bit
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000005070 sampling Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims 1
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Description
【発明の詳細な説明】
本発明はデジタルデータ伝送において、受信デ
ータ信号の位相に追従したクロツクを発生させる
ためにクロツクの位相を遂次マイコンによるプロ
グラムで制御するビツト同期方式に関する。
ータ信号の位相に追従したクロツクを発生させる
ためにクロツクの位相を遂次マイコンによるプロ
グラムで制御するビツト同期方式に関する。
一般に従来のビツト同期方式は固定のハードウ
エアのみで構成されていたので、同期引き込み範
囲、同期引き込み時間並びに同期引き込み後の位
相修正幅等の変更が容易でなかつた。またややも
すれば回路を構成する部品点数が多くなり回路の
信頼性を劣化させていた。
エアのみで構成されていたので、同期引き込み範
囲、同期引き込み時間並びに同期引き込み後の位
相修正幅等の変更が容易でなかつた。またややも
すれば回路を構成する部品点数が多くなり回路の
信頼性を劣化させていた。
本発明はこれらの欠点を除去するため、ハード
ウエアをマイコンによるプログラムで制御するよ
うにしたもので、以下図面により詳細に説明す
る。
ウエアをマイコンによるプログラムで制御するよ
うにしたもので、以下図面により詳細に説明す
る。
第１図は本発明の実施例で、１は第１の入力端
子、２は信号変化点検出回路、３はMPU（マイク
ロプロセツサーユニツト）、４は第２の入力端子、
５は可変分周器、６は受信データのとり込み用の
シフトレジスタである。
子、２は信号変化点検出回路、３はMPU（マイク
ロプロセツサーユニツト）、４は第２の入力端子、
５は可変分周器、６は受信データのとり込み用の
シフトレジスタである。
次に上記回路構成の動作について第２図を併せ
て参照して説明する。まず最初、第１の入力端子
１に第２図Ａのようなデジタル受信データ信号が
入力されると信号変化点検出回路２ではこの信号
の立下がり点、すなわち信号が“１”レベルから
“０”レベルに変化する時、第２図Ｂのようなパ
ルスを出力し、MPU３にこのパルスが入力され、
MPUの割込信号となる。
て参照して説明する。まず最初、第１の入力端子
１に第２図Ａのようなデジタル受信データ信号が
入力されると信号変化点検出回路２ではこの信号
の立下がり点、すなわち信号が“１”レベルから
“０”レベルに変化する時、第２図Ｂのようなパ
ルスを出力し、MPU３にこのパルスが入力され、
MPUの割込信号となる。
一方、第２の入力端子４には基準クロツクが入
力されていて、可変分周器５はこの基準クロツク
をMPU３より出力された分周比情報で分周する。
第２図Ｄは基準クロツクで、Ｅは可変分周器５の
出力のクロツクである。この可変分周器５は分周
比をプログラムすることができるので、MPU３
より仮りに分周比Ｍが与えられると、「０」から
「Ｍ」まで繰返しカウントし、周期Ｔの分周器と
して動作し、また分周比がＭ−ｎ、Ｍ＋ｎとして
与えられたときは、それぞれ周期はＴ−Δt、Ｔ
＋Δtとなる。可変分周器５は第２図Ｃのような
受信データサンプリング用クロツクを発生させ、
シフトレジスタ６に入力する。ここで可変分周器
５のサンプリングパルスの周期をＴとしたとき、
これを分周器で例えば「０」から「Ｍ」まで繰り
返しカウントしている。ここで「Ｍ」は周期Ｔに
相応するカウント値である。さらに前述の割込パ
ルスが発生したとき、MPU３はその時点のカウ
ント値を読み込み、その値が例えば「１／２Ｍ」で あつたとすれば、可変分周器５の出力であるサン
プリングパルスは受信データＡに対して中央にく
ることになり、これによりサンプリングするもの
とする。従つて、基準クロツク周期と分周比がき
まり、分周器出力であるサンプリングパルス周期
Ｔが決まれば、MPU３のメモリにまずサンプリ
ングの基準値として、例えば「１／２Ｍ」の値をセ ツトしておく。これによりMPU３は第２図Ｂの
パルスにより割込みがかけられると、その時点で
の分周器５のカウント値を読み込む。仮に今、可
変分周器５のカウントがその出力クロツクの立上
りから常に開始されるようになつているものとす
ると、第２図Ｃでカウント値が「０」からカウン
トされカウント終了時点すなわち次のカウント開
始時点までのカウント値は「Ｍ」までとなり、
MPU３が可変分周器５からカウント値を読み込
んだ時点までの時間Δt1が１／２Ｔより短かい時間 であれば、サンプリング用クロツクの位相は受信
データ信号の位相に較べ遅れていると判断し、
MPU３は可変分周器５に対してＭより小さい値
Ｍ−ｎの分周比情報を送る。ここで「ｎ」は時間
Δtに対応するカウント値である。そして、可変
分周器５はMPU３からその分周比情報が与えら
れた時点で、すぐにそれまでのカウントの周期Ｔ
を変えることはないが、「Ｍ」までカウントし終
わると、次のカウントはこの分周比情報のＭ−ｎ
の分周比で動作を開始する。この結果、可変分周
器５の出力の受信データサンプリング用クロツク
は次のカウントを終了する時間がΔt時間だけ早
まり、位相が以前より進み、サンプリング用クロ
ツクの周期Ｔ−Δtとなる。
力されていて、可変分周器５はこの基準クロツク
をMPU３より出力された分周比情報で分周する。
第２図Ｄは基準クロツクで、Ｅは可変分周器５の
出力のクロツクである。この可変分周器５は分周
比をプログラムすることができるので、MPU３
より仮りに分周比Ｍが与えられると、「０」から
「Ｍ」まで繰返しカウントし、周期Ｔの分周器と
して動作し、また分周比がＭ−ｎ、Ｍ＋ｎとして
与えられたときは、それぞれ周期はＴ−Δt、Ｔ
＋Δtとなる。可変分周器５は第２図Ｃのような
受信データサンプリング用クロツクを発生させ、
シフトレジスタ６に入力する。ここで可変分周器
５のサンプリングパルスの周期をＴとしたとき、
これを分周器で例えば「０」から「Ｍ」まで繰り
返しカウントしている。ここで「Ｍ」は周期Ｔに
相応するカウント値である。さらに前述の割込パ
ルスが発生したとき、MPU３はその時点のカウ
ント値を読み込み、その値が例えば「１／２Ｍ」で あつたとすれば、可変分周器５の出力であるサン
プリングパルスは受信データＡに対して中央にく
ることになり、これによりサンプリングするもの
とする。従つて、基準クロツク周期と分周比がき
まり、分周器出力であるサンプリングパルス周期
Ｔが決まれば、MPU３のメモリにまずサンプリ
ングの基準値として、例えば「１／２Ｍ」の値をセ ツトしておく。これによりMPU３は第２図Ｂの
パルスにより割込みがかけられると、その時点で
の分周器５のカウント値を読み込む。仮に今、可
変分周器５のカウントがその出力クロツクの立上
りから常に開始されるようになつているものとす
ると、第２図Ｃでカウント値が「０」からカウン
トされカウント終了時点すなわち次のカウント開
始時点までのカウント値は「Ｍ」までとなり、
MPU３が可変分周器５からカウント値を読み込
んだ時点までの時間Δt1が１／２Ｔより短かい時間 であれば、サンプリング用クロツクの位相は受信
データ信号の位相に較べ遅れていると判断し、
MPU３は可変分周器５に対してＭより小さい値
Ｍ−ｎの分周比情報を送る。ここで「ｎ」は時間
Δtに対応するカウント値である。そして、可変
分周器５はMPU３からその分周比情報が与えら
れた時点で、すぐにそれまでのカウントの周期Ｔ
を変えることはないが、「Ｍ」までカウントし終
わると、次のカウントはこの分周比情報のＭ−ｎ
の分周比で動作を開始する。この結果、可変分周
器５の出力の受信データサンプリング用クロツク
は次のカウントを終了する時間がΔt時間だけ早
まり、位相が以前より進み、サンプリング用クロ
ツクの周期Ｔ−Δtとなる。
反対にMPU３が可変分周器５から読み込んで
来た時点までの時間がΔt2のような１／２Ｔより長 い時間であれば、サンプリング用クロツクの位相
は受信データ信号の位相に較べ進んでいると判断
し、MPU３は可変分周器５に対してＭより大き
い値Ｍ＋ｎの分周比情報を送り、この結果分周器
５の出力の受信データサンプリング用クロツクは
次のカウントを終了する時間がΔt時間だけ遅く
なり、位相が以前より遅れ、サンプリング用クロ
ツクの周期はＴ＋Δtとなる。
来た時点までの時間がΔt2のような１／２Ｔより長 い時間であれば、サンプリング用クロツクの位相
は受信データ信号の位相に較べ進んでいると判断
し、MPU３は可変分周器５に対してＭより大き
い値Ｍ＋ｎの分周比情報を送り、この結果分周器
５の出力の受信データサンプリング用クロツクは
次のカウントを終了する時間がΔt時間だけ遅く
なり、位相が以前より遅れ、サンプリング用クロ
ツクの周期はＴ＋Δtとなる。
このように第２図Ｃの受信データサンプリング
用クロツクの位相を遂次修正することにより、ビ
ツト同期をとり、このクロツクの立上り点を同図
Ａの受信データ信号の各ビツトの中央付近に引き
込むことができ、ビツト同期期間中は第１図のシ
フトレジスタ６をこのクロツク立上り点で受信デ
ータビツトを取り込むようにすれば常に正しく受
信データをサンプリングすることができる。
用クロツクの位相を遂次修正することにより、ビ
ツト同期をとり、このクロツクの立上り点を同図
Ａの受信データ信号の各ビツトの中央付近に引き
込むことができ、ビツト同期期間中は第１図のシ
フトレジスタ６をこのクロツク立上り点で受信デ
ータビツトを取り込むようにすれば常に正しく受
信データをサンプリングすることができる。
ところでMPU３が分周器５に送出している分
周比情報Ｍ−ｎあるいはＭ＋ｎなどの値はMPU
でプログラムされているので容易にこれを変更
し、同期引き込み時間、あるいは位相修正幅が変
えられる。
周比情報Ｍ−ｎあるいはＭ＋ｎなどの値はMPU
でプログラムされているので容易にこれを変更
し、同期引き込み時間、あるいは位相修正幅が変
えられる。
また、分周器５から読込んで来たカウント値に
範囲を設けることができ、例えば「１／４Ｍ」＜（カ ウント値）＜「３／４Ｍ」という範囲を設けたならば、 この範囲以外の値に対しては同期引き込みをしな
いこともプログラムで可能である。
範囲を設けることができ、例えば「１／４Ｍ」＜（カ ウント値）＜「３／４Ｍ」という範囲を設けたならば、 この範囲以外の値に対しては同期引き込みをしな
いこともプログラムで可能である。
以上の実施例ではMPUへの割込みとして、受
信データ信号の立下り点を用いたが、立上り点あ
るいは両方の点を用いたビツト同期もプログラム
と信号変化点検出回路の変更で可能である。
信データ信号の立下り点を用いたが、立上り点あ
るいは両方の点を用いたビツト同期もプログラム
と信号変化点検出回路の変更で可能である。
以上説明したようにMPUの周辺のハードウエ
アをプログラムで制御しているので、ハードウエ
アの変更なしに、同期引き込み範囲、同期引き込
み時間並びに同期引き込み後の位相修正幅等を容
易に変更できる利点がある。またプログラムで制
御することにより回路の信頼性を向上できる利点
もある。
アをプログラムで制御しているので、ハードウエ
アの変更なしに、同期引き込み範囲、同期引き込
み時間並びに同期引き込み後の位相修正幅等を容
易に変更できる利点がある。またプログラムで制
御することにより回路の信頼性を向上できる利点
もある。
第１図は本発明の一実施例で、第２図は第１図
の各部の波形を示す波形図である。 １…入力端子、２…信号変化点検出回路、３…
MPU（マイクロプロセツサーユニツト）、４…入
力端子、５…分周器、６…シフトレジスタ。
の各部の波形を示す波形図である。 １…入力端子、２…信号変化点検出回路、３…
MPU（マイクロプロセツサーユニツト）、４…入
力端子、５…分周器、６…シフトレジスタ。
Claims (1)
- １ 受信信号を受け受信データのビツト変換点を
検出して割込みをかける信号変化点検出回路と、
受信データのビツト同期をとるための基準値を設
定記憶するマイクロプロセツサと、基準クロツク
パルスを分周して受信データのサンプリングパル
スを発生する可変分周器と、受信データのビツト
変化点の検出による割込みがかかつたとき前記可
変分周器から基準クロツクパルスのカウンタ情報
を読み込み、これと前記ビツト同期のための前記
基準値とを比較し、両者の差が一定の値になるま
で前記可変分周器に対して分周比を変える情報を
送給する前記マイクロプロセツサとを備え、サン
プリングパルスの位相を修正して受信データとビ
ツト同期をとることを特徴とするビツト同期方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182620A JPS57106255A (en) | 1980-12-23 | 1980-12-23 | Bit synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182620A JPS57106255A (en) | 1980-12-23 | 1980-12-23 | Bit synchronizing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106255A JPS57106255A (en) | 1982-07-02 |
| JPH0157539B2 true JPH0157539B2 (ja) | 1989-12-06 |
Family
ID=16121466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182620A Granted JPS57106255A (en) | 1980-12-23 | 1980-12-23 | Bit synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106255A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6163127A (ja) * | 1984-09-04 | 1986-04-01 | Fujitsu Ltd | 時分割多重変換装置 |
| CA1279909C (en) * | 1986-12-15 | 1991-02-05 | Scott Marshall | Apparatus and method for synchronizing a communication system |
| JPH0666770B2 (ja) * | 1986-12-19 | 1994-08-24 | 三洋電機株式会社 | クロツク信号再生回路 |
| JPH07183881A (ja) * | 1993-12-22 | 1995-07-21 | Daiden Co Ltd | クロック再生装置 |
| JP2008187071A (ja) * | 2007-01-31 | 2008-08-14 | Nippon Seiki Co Ltd | プリント基板 |
-
1980
- 1980-12-23 JP JP55182620A patent/JPS57106255A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106255A (en) | 1982-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4227251A (en) | Clock pulse regenerator | |
| US6351165B1 (en) | Digital jitter attenuator using an accumulated count of phase differences | |
| US3602828A (en) | Self-clocking detection system | |
| JPH024172B2 (ja) | ||
| US4730347A (en) | Method and apparatus for reducing jitter in a synchronous digital train for the purpose of recovering its bit rate | |
| JPH0157539B2 (ja) | ||
| JPS6320051B2 (ja) | ||
| JPH04268841A (ja) | 相互同期装置 | |
| JP2538604B2 (ja) | タイミング再生回路 | |
| SU1758846A1 (ru) | Генератор опорной частоты | |
| RU2074512C1 (ru) | Формирователь импульсной последовательности | |
| JPH0983354A (ja) | Ｄｐｌｌ回路 | |
| SU869074A1 (ru) | Устройство тактовой синхронизации | |
| JP2765417B2 (ja) | クロック抽出回路 | |
| JP3177394B2 (ja) | ディジタルｐｌｌ回路 | |
| SU1107314A1 (ru) | Устройство синхронизации | |
| SU1040616A1 (ru) | Устройство поэлементного фазировани приемников дискретных сигналов | |
| SU1675943A1 (ru) | Устройство дл синхронизации и выделени данных | |
| SU928665A1 (ru) | Устройство поэлементного фазировани | |
| JPH07118929B2 (ja) | 同期検出装置 | |
| JPS6038067B2 (ja) | 垂直同期回路 | |
| JPS58129864A (ja) | 位相変調信号の復調装置 | |
| JPS5819055A (ja) | クロツク再生回路 | |
| JPH0256853B2 (ja) | ||
| JPS6138663B2 (ja) |