JP2538604B2 - タイミング再生回路 - Google Patents
タイミング再生回路Info
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- JP2538604B2 JP2538604B2 JP62196343A JP19634387A JP2538604B2 JP 2538604 B2 JP2538604 B2 JP 2538604B2 JP 62196343 A JP62196343 A JP 62196343A JP 19634387 A JP19634387 A JP 19634387A JP 2538604 B2 JP2538604 B2 JP 2538604B2
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Description
【発明の詳細な説明】 〔概要〕 動作開始時に受信信号と再生クロックとの位相比較結
果の連続的な位相反転の繰返しで最初の収束判定を行
い、任意自走開始時点において位相比較結果の位相反転
で自走開始判定をし、受信信号の再引込み後の位相比較
結果の位相反転により収束判定する双方向デジタル伝送
装置のタイミング再生回路である。
果の連続的な位相反転の繰返しで最初の収束判定を行
い、任意自走開始時点において位相比較結果の位相反転
で自走開始判定をし、受信信号の再引込み後の位相比較
結果の位相反転により収束判定する双方向デジタル伝送
装置のタイミング再生回路である。
本発明はデジタル総合通信網等の加入者伝送に用いる
双方向デジタル伝送装置のタイミング再生回路の改良に
関する。
双方向デジタル伝送装置のタイミング再生回路の改良に
関する。
双方向デジタル伝送装置は動作開始時には線路等化器
のトレーニングの為に数フレームのトレーニングパター
ンを流し、互いに伝送装置のタイミング調整を行うよう
にしている。
のトレーニングの為に数フレームのトレーニングパター
ンを流し、互いに伝送装置のタイミング調整を行うよう
にしている。
この双方向デジタル伝送装置において、最初に相手側
のマスタクロックとの周波数誤差を検出し、以後は強制
的にこの周波数誤差を低減する方向に制御し、且つ受信
信号系列中に周期的に配置されたタイミングパルスにて
位相差の補正を行うようにしたタイミング再生回路の周
波数誤差検出は検出誤りの少ないものが望ましい。その
ため収束判定回路による正確なシーケンスに則した収束
判定が必要になる。
のマスタクロックとの周波数誤差を検出し、以後は強制
的にこの周波数誤差を低減する方向に制御し、且つ受信
信号系列中に周期的に配置されたタイミングパルスにて
位相差の補正を行うようにしたタイミング再生回路の周
波数誤差検出は検出誤りの少ないものが望ましい。その
ため収束判定回路による正確なシーケンスに則した収束
判定が必要になる。
第５図は従来のタイミング再生回路のブロック図、第
６図は第５図の動作を示すタイムチャートで、線路等化
器出力EO,コンパレータ出力CO,フレーム検出器出力FC,
クロックウインドウパルスCW,フレームカウンタよりの
位相補正位置指示パルスCP,入力パルス制御器の出力A,
スタート信号ST,収束判定回路からの引き込み開始信号C
S,収束判定器からの収束信号RDはそれぞれ第５図中の同
信号に対応している。
６図は第５図の動作を示すタイムチャートで、線路等化
器出力EO,コンパレータ出力CO,フレーム検出器出力FC,
クロックウインドウパルスCW,フレームカウンタよりの
位相補正位置指示パルスCP,入力パルス制御器の出力A,
スタート信号ST,収束判定回路からの引き込み開始信号C
S,収束判定器からの収束信号RDはそれぞれ第５図中の同
信号に対応している。
第５図において、１は線路等化器、４はDPLL回路、５
はマスタクロック発生器、6,10は1/2分周器、７はセレ
クタ、８は補正回路、９は1/N分周器、11は位相比較
器、12は微分回路、13はコンパレータ、14は入力パルス
制御器、15はフレーム検出器、16は収束判定回路、17は
フレームカウンタ、18は周波数誤差検出カウンタを示し
ており、以後全図を通じて同一符号は同一機能のものを
示すものとする。
はマスタクロック発生器、6,10は1/2分周器、７はセレ
クタ、８は補正回路、９は1/N分周器、11は位相比較
器、12は微分回路、13はコンパレータ、14は入力パルス
制御器、15はフレーム検出器、16は収束判定回路、17は
フレームカウンタ、18は周波数誤差検出カウンタを示し
ており、以後全図を通じて同一符号は同一機能のものを
示すものとする。
第５図において、最初に数フレーム分送られるトレー
ニングパルスは、線路等化器１にて等化され、第６図の
EOに示すバイポーラパルスでコンパレータ13に入力し、
COに示すユニポーラパルスに変換され、入力パルス制御
器14及びフレーム検出器15に入力する。
ニングパルスは、線路等化器１にて等化され、第６図の
EOに示すバイポーラパルスでコンパレータ13に入力し、
COに示すユニポーラパルスに変換され、入力パルス制御
器14及びフレーム検出器15に入力する。
フレーム検出器15では前記パルスCOからフレームを検
出し、FCで示すフレーム検出信号をフレームカウンタ17
及び収束判定回路16に送る。
出し、FCで示すフレーム検出信号をフレームカウンタ17
及び収束判定回路16に送る。
入力パルス制御器14には収束判定器回路16よりのクロ
ックウインドウパルスCWが送られており、このパルスCW
がローレベル“L"の時はコンパレータ13の出力COが禁止
されるようになっている。即ち、第６図にTPで示すタイ
ミングパルスは、トレーニングパルス及びフレームパル
スがこのウインドウ（窓）を通ることにより作られる。
またフレームカウンタ17より１フレームの中で位相補正
する位置を示すCPで示すパルスが前記入力パルス制御器
14に送られており、このパルスCPは前記パルスTPと前記
入力パルス制御器14内で合成され、Ａで示す合成パルス
がDPLL回路４に入力する。
ックウインドウパルスCWが送られており、このパルスCW
がローレベル“L"の時はコンパレータ13の出力COが禁止
されるようになっている。即ち、第６図にTPで示すタイ
ミングパルスは、トレーニングパルス及びフレームパル
スがこのウインドウ（窓）を通ることにより作られる。
またフレームカウンタ17より１フレームの中で位相補正
する位置を示すCPで示すパルスが前記入力パルス制御器
14に送られており、このパルスCPは前記パルスTPと前記
入力パルス制御器14内で合成され、Ａで示す合成パルス
がDPLL回路４に入力する。
DPLL回路４はSTで示すスタート信号で動作が開始さ
れ、第６図のΦで示す位相信号に符号イで示す如く、入
力するタイミングパルスと1/N分周器９からの再生クロ
ックとの位相を、収束判定器16及び位相比較器11にて比
較補正し、収束すれば収束判定回路にてｃで示す収束信
号を発して入力パルス制御器に入力し、このフレームの
最後まで位相補正を続け（第６図に示すT1,T2期間）、
この時フレーム最後のタイミングパルスにより補正が完
了すると自走開始となる。この次のフレーム（第６図に
期間T3，波形Ｂで示す自走期間）はDPLL回路４には入力
が無いので、位相補正はされず、従ってマスタクロック
の周波数誤差により第６図の位相信号Φにθで示す位相
誤差がこのフレームの最後に発生する。次のフレーム
（第６図に示すT4期間）において引き込みを開始し、タ
イミングパルスにて位相誤差θを補正する補正が行われ
る（第６図に示すN1の期間）。
れ、第６図のΦで示す位相信号に符号イで示す如く、入
力するタイミングパルスと1/N分周器９からの再生クロ
ックとの位相を、収束判定器16及び位相比較器11にて比
較補正し、収束すれば収束判定回路にてｃで示す収束信
号を発して入力パルス制御器に入力し、このフレームの
最後まで位相補正を続け（第６図に示すT1,T2期間）、
この時フレーム最後のタイミングパルスにより補正が完
了すると自走開始となる。この次のフレーム（第６図に
期間T3，波形Ｂで示す自走期間）はDPLL回路４には入力
が無いので、位相補正はされず、従ってマスタクロック
の周波数誤差により第６図の位相信号Φにθで示す位相
誤差がこのフレームの最後に発生する。次のフレーム
（第６図に示すT4期間）において引き込みを開始し、タ
イミングパルスにて位相誤差θを補正する補正が行われ
る（第６図に示すN1の期間）。
この引き込み開始時には、収束判定回路16よりCSで示
す引き込み開始信号が周波数誤差検出カウンタ18に送ら
れ、また、収束時にはRDで示す収束信号が周波数誤差検
出カウンタ18及びフレームカウンタ17に送られる。
す引き込み開始信号が周波数誤差検出カウンタ18に送ら
れ、また、収束時にはRDで示す収束信号が周波数誤差検
出カウンタ18及びフレームカウンタ17に送られる。
周波数誤差検出カウンタ18では、これにより位相誤差
θを補正するのに必要なパルス数N1がカウントされる。
これが例えば４つであったとすると、この値をフレーム
をカウントしているフレームカウンタ17に送る。以下の
フレーム（第６図に示すT4,T5…の期間）では前記合成
パルスＡに1,2,3,4で示すような１フレームを約（４＋
１）等分した位置でフレームカウンタ17が位相補正位置
信号パルスCPを位相比較器11及び入力パルス制御器14に
送り、強制的に収束判定回路16よりの進ませるか遅らせ
るかの信号PLに従い、第６図の位相信号Φに示す如く、
４回に分けて位相誤差を補正する方向で位相補正が行わ
れる。（第６図ロの部分） なお、コンパレータ13より入力パルス制御器14に送ら
れるコンパレータ出力COは、クロックウインドパルスCW
によって検出され、微分回路12を経て位相比較器11で位
相を比較し、この結果を補正回路８に入力することによ
り、受信信号を基準とした位相補正が行われる。
θを補正するのに必要なパルス数N1がカウントされる。
これが例えば４つであったとすると、この値をフレーム
をカウントしているフレームカウンタ17に送る。以下の
フレーム（第６図に示すT4,T5…の期間）では前記合成
パルスＡに1,2,3,4で示すような１フレームを約（４＋
１）等分した位置でフレームカウンタ17が位相補正位置
信号パルスCPを位相比較器11及び入力パルス制御器14に
送り、強制的に収束判定回路16よりの進ませるか遅らせ
るかの信号PLに従い、第６図の位相信号Φに示す如く、
４回に分けて位相誤差を補正する方向で位相補正が行わ
れる。（第６図ロの部分） なお、コンパレータ13より入力パルス制御器14に送ら
れるコンパレータ出力COは、クロックウインドパルスCW
によって検出され、微分回路12を経て位相比較器11で位
相を比較し、この結果を補正回路８に入力することによ
り、受信信号を基準とした位相補正が行われる。
第７図は従来の収束判定回路16の構造を示すものであ
り、第８図はその動作のタイムチャートを示すものであ
る。図中の位相比較器11は受信信号パルスより作ったタ
イミングパルスTPと再生クロックRCの位相比較を、収束
判定開始信号がハイレベルになる時刻t0から行ない、位
相比較結果Ａを収束判定回路16に渡す。従来の収束判定
回路16には収束判定部41と周波数誤差検出収束判定部42
の２つの判定部がある。
り、第８図はその動作のタイムチャートを示すものであ
る。図中の位相比較器11は受信信号パルスより作ったタ
イミングパルスTPと再生クロックRCの位相比較を、収束
判定開始信号がハイレベルになる時刻t0から行ない、位
相比較結果Ａを収束判定回路16に渡す。従来の収束判定
回路16には収束判定部41と周波数誤差検出収束判定部42
の２つの判定部がある。
位相比較結果Ａが＋（ハイレベル）の時は位相信号Φ
が−側に補正され、位相比較結果Ａが−（ハイレベル）
の時は位相信号Φが＋側に補正される。第８図の位相信
号Φの波形に示す・が位相比較時点を示し、矢印が位相
補正の方向を示している。
が−側に補正され、位相比較結果Ａが−（ハイレベル）
の時は位相信号Φが＋側に補正される。第８図の位相信
号Φの波形に示す・が位相比較時点を示し、矢印が位相
補正の方向を示している。
収束判定部41は収束判定を位相比較結果Ａの位相差方
向の反転で行う構成になっている。即ち、第８図におい
ては、位相信号Φが＋側から−側に反転した時刻t1に
て、収束判定部41は出力を非収束から収束にする。
向の反転で行う構成になっている。即ち、第８図におい
ては、位相信号Φが＋側から−側に反転した時刻t1に
て、収束判定部41は出力を非収束から収束にする。
また、周波数誤差検出収束判定部42は、時刻t1の後の
時刻t2からt3までの自走期間の後の引き込みにより、位
相比較結果Ａの位相信号Φに位相反転が起きた時に収束
判定を行う構成になっている。即ち、第８図において
は、位相信号Φが＋側から−側に位相反転した時刻t4に
て周波数誤差検出収束判定部42は出力を非収束から収
束にし、トレーニングシーケンスが完了する。
時刻t2からt3までの自走期間の後の引き込みにより、位
相比較結果Ａの位相信号Φに位相反転が起きた時に収束
判定を行う構成になっている。即ち、第８図において
は、位相信号Φが＋側から−側に位相反転した時刻t4に
て周波数誤差検出収束判定部42は出力を非収束から収
束にし、トレーニングシーケンスが完了する。
ところが、従来の技術では収束判定部41の収束判定
（出力）と周波数誤差検出収束判定部42の収束判定
（出力）は、それぞれ位相比較結果Ａの位相信号Φに
位相反転が起きた時に正確に行われていたが、時刻t2に
おける自走開始については、収束判定部41が最初の収束
判定を行った時刻t1の後の任意時点において自走開始を
行うように構成されているものであり、自走開始時点の
位相状態は考慮されていない。そのため、自走開始点の
位相基準にバラツキを生じ易く、時刻t3以後の収束判定
に要するタイミングパルスの引き込み回数に誤差が生じ
るという問題があった。
（出力）と周波数誤差検出収束判定部42の収束判定
（出力）は、それぞれ位相比較結果Ａの位相信号Φに
位相反転が起きた時に正確に行われていたが、時刻t2に
おける自走開始については、収束判定部41が最初の収束
判定を行った時刻t1の後の任意時点において自走開始を
行うように構成されているものであり、自走開始時点の
位相状態は考慮されていない。そのため、自走開始点の
位相基準にバラツキを生じ易く、時刻t3以後の収束判定
に要するタイミングパルスの引き込み回数に誤差が生じ
るという問題があった。
即ち、第４図（Ａ），（Ｂ）に示すように、時刻t2に
おける自走開始点の位相信号Φ２とその直前の位相比較
時点での位相信号Φ１とが同位相の場合と異なる位相の
場合とでは、自走開始点に大きな違いが生じ、時刻t3か
ら時刻t4の間に引き込むパルス数に相違が生じてしまう
という問題点が生じてしまうのである。
おける自走開始点の位相信号Φ２とその直前の位相比較
時点での位相信号Φ１とが同位相の場合と異なる位相の
場合とでは、自走開始点に大きな違いが生じ、時刻t3か
ら時刻t4の間に引き込むパルス数に相違が生じてしまう
という問題点が生じてしまうのである。
本発明は前記問題点を解消し、最初の収束判定を行う
時期を確定し、その後の自走期間開始時点の開始条件を
設定することにより、正確な周波数誤差を検出し、かつ
トレーニング時間の延長を抑えることができるタイミン
グ再生回路を提供することを目的としている。
時期を確定し、その後の自走期間開始時点の開始条件を
設定することにより、正確な周波数誤差を検出し、かつ
トレーニング時間の延長を抑えることができるタイミン
グ再生回路を提供することを目的としている。
前記問題点を解決する本発明のタイミング再生原の原
理ブロック図が第１図に示される。
理ブロック図が第１図に示される。
図中44は受信信号の引込みにより再生クロックRCの位
相を受信信号に合わせるように補正し、その位相比較結
果Ａの連続的な位相反転の繰り返しで初期収束と判定す
る初期収束判定手段、45は前記初期収束状態での自走開
始判定任意時点において、前記位相比較結果Ａの最初の
位相反転で自走開始と判する自走開始判定手段、46は所
定時間の自走後の前記受信信号の再引込みにより、前記
位相比較結果Ａが位相反転した時点で収束判定を行う周
波数誤差検出の収束判定手段である。
相を受信信号に合わせるように補正し、その位相比較結
果Ａの連続的な位相反転の繰り返しで初期収束と判定す
る初期収束判定手段、45は前記初期収束状態での自走開
始判定任意時点において、前記位相比較結果Ａの最初の
位相反転で自走開始と判する自走開始判定手段、46は所
定時間の自走後の前記受信信号の再引込みにより、前記
位相比較結果Ａが位相反転した時点で収束判定を行う周
波数誤差検出の収束判定手段である。
初期収束判定手段44は受信信号の引込みにより再生ク
ロックRCの位相を受信信号に合わせるように補正し、そ
の位相比較結果Ａの連続的な位相反転の繰り返しで初期
収束と判定する。初期収束後の自走開始判定任意時点で
の自走開始判定手段は受信信号による前記位相比較結果
Ａの最初の位相反転で自走開始と判定する。そして、収
束判定手段は所定時間の自走後の前記受信信号の再引込
みにより、前記位相比較結果Ａが位相反転した時点で収
束判定を行う。
ロックRCの位相を受信信号に合わせるように補正し、そ
の位相比較結果Ａの連続的な位相反転の繰り返しで初期
収束と判定する。初期収束後の自走開始判定任意時点で
の自走開始判定手段は受信信号による前記位相比較結果
Ａの最初の位相反転で自走開始と判定する。そして、収
束判定手段は所定時間の自走後の前記受信信号の再引込
みにより、前記位相比較結果Ａが位相反転した時点で収
束判定を行う。
この結果、シーケンスに則した収束判定が行なわれ、
周波数誤差検出期間の収束判定で正確な周波数誤差検出
が行える。
周波数誤差検出期間の収束判定で正確な周波数誤差検出
が行える。
以下添付図面を用いて本発明の実施例を詳細に説明す
る。
る。
第２図は本発明のタイミング再生回路の収束判定回路
16の回路構成図である。第３図は第２図のタイムチャー
トでST,FC,RD,CW,RC,TC,PL,a,b,c,d,eは第２図の同記号
に対応しており、それぞれ以下の信号波形を示してい
る。
16の回路構成図である。第３図は第２図のタイムチャー
トでST,FC,RD,CW,RC,TC,PL,a,b,c,d,eは第２図の同記号
に対応しており、それぞれ以下の信号波形を示してい
る。
ST:スタート信号 FC:フレーム検出パルス RD:収束信号 CW:クロックウインドウパルス RC:再生クロック TC:微分回路12の出力 a :FF22の出力 b :FF23の出力 c :FF29の出力 d :FF39の出力 e :排他的論理和回路24の出力 図中22,23,25,26,27,29,31,32,37,39はFF（フリップ
フロップ）、24は排他的論理和回路、30,33,35,40はAND
回路、28,34,38はOR回路、36はNOT回路を示している。
フロップ）、24は排他的論理和回路、30,33,35,40はAND
回路、28,34,38はOR回路、36はNOT回路を示している。
第２図の収束判定器16の各部には第３図に示したスタ
ート信号ST、フレーム回路パルスFC、再生クロックRC、
及び微分回路12の出力TCが入力している。
ート信号ST、フレーム回路パルスFC、再生クロックRC、
及び微分回路12の出力TCが入力している。
再生クロックRCはFF22に入力し、微分回路12の出力TC
にたたかれ、その出力ａは第３図（Ｂ）に示すように再
生クロックRCより微分回路12の出力TCが進むとハイレベ
ル“H"となり、また、遅れるとローレベル“L"となり、
FF23及び排他的論理和回路24に入力し、FF24で１ステッ
プ遅れた出力信号ｂとなり、排他的論理和回路24に入力
して排他的論理和がとられ、符号が異なる時ハイレベル
“H"となり、FF25,37,OR回路38及びAND回路40に入力す
る。
にたたかれ、その出力ａは第３図（Ｂ）に示すように再
生クロックRCより微分回路12の出力TCが進むとハイレベ
ル“H"となり、また、遅れるとローレベル“L"となり、
FF23及び排他的論理和回路24に入力し、FF24で１ステッ
プ遅れた出力信号ｂとなり、排他的論理和回路24に入力
して排他的論理和がとられ、符号が異なる時ハイレベル
“H"となり、FF25,37,OR回路38及びAND回路40に入力す
る。
FF25では、この信号を微分回路12の出力TCでたたき、
FF26とAND回路40に入力し、FF26も同様に微分回路12の
出力TCでたたき、AND回路40に入力する。AND回路40では
排他的論理和回路24、FF25,26,27の出力結果が全てハイ
レベル“H"であれば出力もハイレベル“H"となり、第３
図に示すFF29の出力ｃが引き込み収束信号を発し、FF3
1,39に入力する。このように、FF29の出力ｃの信号がFF
22の出力ａがハイレベル“H"からローレベル“L"または
ローレベル“L"からハイレベル“H"に変わることを連続
的に繰り返してハイレベル“H"となる。
FF26とAND回路40に入力し、FF26も同様に微分回路12の
出力TCでたたき、AND回路40に入力する。AND回路40では
排他的論理和回路24、FF25,26,27の出力結果が全てハイ
レベル“H"であれば出力もハイレベル“H"となり、第３
図に示すFF29の出力ｃが引き込み収束信号を発し、FF3
1,39に入力する。このように、FF29の出力ｃの信号がFF
22の出力ａがハイレベル“H"からローレベル“L"または
ローレベル“L"からハイレベル“H"に変わることを連続
的に繰り返してハイレベル“H"となる。
FF29の出力ｃはFF39にクリア信号として入力されてお
り、引き込み収束後にしか作動しないFF29の出力ｃがハ
イレベル“H"になるとFF39は第３図（Ｃ）に示すように
フレーム検出パルスFCの立ち上がり時点に排他的論理和
回路24の出力ｅがハイレベル“H"であれば次のフレーム
検出パルスFCの立ち上がり時点に排他的論理和回路の出
力ｅがハイレベル“H"になるまで自走開始信号であるFF
39の出力ｄをローレベル“L"にしておき、自走開始を行
わない。
り、引き込み収束後にしか作動しないFF29の出力ｃがハ
イレベル“H"になるとFF39は第３図（Ｃ）に示すように
フレーム検出パルスFCの立ち上がり時点に排他的論理和
回路24の出力ｅがハイレベル“H"であれば次のフレーム
検出パルスFCの立ち上がり時点に排他的論理和回路の出
力ｅがハイレベル“H"になるまで自走開始信号であるFF
39の出力ｄをローレベル“L"にしておき、自走開始を行
わない。
FF39の出力ｄがハイレベル“H"となると、FF31のクリ
アは解除され、次のフレーム検出パルスFCの立ち下がり
時点で第３図（Ａ）に示すクロックウインドウパルスCW
がローレベル“L"になり、第５図に示す入力パルス制御
器14により微分回路12の出力TCを出力禁止にし、自走さ
せる。
アは解除され、次のフレーム検出パルスFCの立ち下がり
時点で第３図（Ａ）に示すクロックウインドウパルスCW
がローレベル“L"になり、第５図に示す入力パルス制御
器14により微分回路12の出力TCを出力禁止にし、自走さ
せる。
FF31の出力はFF32に入力され、フレーム検出パルスFC
により第３図（Ａ）に示す自走開始の次のフレーム検出
パルスFCが立ち下がり（第３図ハ点）で、第５図に示す
周波数誤差検出カウンタ18にカウンタスタート信号CSが
出力される。この時クロックウインドウパルスCWはハイ
レベル“H"になり、入力パルス制御器14の出力禁止を解
除し、次の収束信号RDがハイレベル“H"になるまで微分
回路12の出力TCを出力する。
により第３図（Ａ）に示す自走開始の次のフレーム検出
パルスFCが立ち下がり（第３図ハ点）で、第５図に示す
周波数誤差検出カウンタ18にカウンタスタート信号CSが
出力される。この時クロックウインドウパルスCWはハイ
レベル“H"になり、入力パルス制御器14の出力禁止を解
除し、次の収束信号RDがハイレベル“H"になるまで微分
回路12の出力TCを出力する。
カウンタスタート信号CSがハイレベル“H"になると、
第５図の周波数誤差検出カウンタ18がスタートする。ま
た、FF37のクリアが解除される。FF37はクリアが解除さ
れた後、排他的論理和回路24の出力ｅがハイレベル“H"
になり、微分回路12の出力TCの立ち下がりでうたれて、
収束信号RDを出力する。また、収束信号RDの反転信号が
AND回路33に入力しているため、収束信号RDを出力する
とクロックウインドウパルスCWはローレベル“L"とな
り、入力パルス制御器14によりフレーム検出パルスFCの
ハイレベル“H"以外は微分回路12の出力TCを禁止し、収
束信号RDは第５図の周波数誤差検出カウンタ18に出力
し、カウントを止める。
第５図の周波数誤差検出カウンタ18がスタートする。ま
た、FF37のクリアが解除される。FF37はクリアが解除さ
れた後、排他的論理和回路24の出力ｅがハイレベル“H"
になり、微分回路12の出力TCの立ち下がりでうたれて、
収束信号RDを出力する。また、収束信号RDの反転信号が
AND回路33に入力しているため、収束信号RDを出力する
とクロックウインドウパルスCWはローレベル“L"とな
り、入力パルス制御器14によりフレーム検出パルスFCの
ハイレベル“H"以外は微分回路12の出力TCを禁止し、収
束信号RDは第５図の周波数誤差検出カウンタ18に出力
し、カウントを止める。
この場合、第２図のFF22の出力ａ、即ち、信号PLは再
生クロックRCが遅れている間はローレベル“L"で、進む
とハイレベル“H"となるので、このPL信号を用いて自主
制御をする時位相を進ませるか遅らせるかの指示とす
る。
生クロックRCが遅れている間はローレベル“L"で、進む
とハイレベル“H"となるので、このPL信号を用いて自主
制御をする時位相を進ませるか遅らせるかの指示とす
る。
このように本発明のタイミング再生回路の収束判定回
路によれば、第４図に示すように、自走開始点時刻t2に
おける位相信号Φ２の位相とその直前の位相信号Φ１と
の位相が同じ符号である場合（第４図（Ｂ））は自走開
始を行わず、自走開始点時刻t2における位相信号Φ２の
位相とその直前の位相信号Φ１との位相が異なる符号で
ある場合（第４図（Ｂ））のみ自走開始を行なうので、
自走開始時刻t2における自走開始点の位相基準がある範
囲内に抑えられる。よって、この自走期間の後に引き込
みが開始され、トレーニングパルスにて位相誤差θを補
正する補正が行われる時に、前記周波数誤差検出カウン
タ18により位相誤差θを補正するのに必要なパルス数N1
のカウント値も常に正しい値となる。
路によれば、第４図に示すように、自走開始点時刻t2に
おける位相信号Φ２の位相とその直前の位相信号Φ１と
の位相が同じ符号である場合（第４図（Ｂ））は自走開
始を行わず、自走開始点時刻t2における位相信号Φ２の
位相とその直前の位相信号Φ１との位相が異なる符号で
ある場合（第４図（Ｂ））のみ自走開始を行なうので、
自走開始時刻t2における自走開始点の位相基準がある範
囲内に抑えられる。よって、この自走期間の後に引き込
みが開始され、トレーニングパルスにて位相誤差θを補
正する補正が行われる時に、前記周波数誤差検出カウン
タ18により位相誤差θを補正するのに必要なパルス数N1
のカウント値も常に正しい値となる。
なお、自走開始点時刻t2における位相信号Φ２の位相
とその直前の位相信号Φ１との位相が同じ符号である場
合（第４図（Ｂ））は自走開始を行わず、１フレーム後
に同様の比較を行ない、比較時刻における位相信号Φ２
の位相とその直前の位相信号Φ１との位相が異なる符号
である場合に自走開始を行なう。
とその直前の位相信号Φ１との位相が同じ符号である場
合（第４図（Ｂ））は自走開始を行わず、１フレーム後
に同様の比較を行ない、比較時刻における位相信号Φ２
の位相とその直前の位相信号Φ１との位相が異なる符号
である場合に自走開始を行なう。
この後の周波数誤差の補正方法は従来と同じであり、
前記パルス数N1が例えば４つであったとすると、この値
をフレームをカウントしているフレームカウンタ17に送
り、以下のフレーム（第６図に示すT4,T5…の期間）で
は位相比較結果Ａに1,2,3,4で示すような１フレームを
約（４＋１）等分した位置でCPに示す信号を位相比較器
11及び入力パルス制御器14に送り、強制的に収束判定器
16よりの進ませるか遅らせるかの信号PLに従い、第６図
に位相信号Φで示す如く、４回に分けて位相誤差を補正
する方向で位相補正が行われる。
前記パルス数N1が例えば４つであったとすると、この値
をフレームをカウントしているフレームカウンタ17に送
り、以下のフレーム（第６図に示すT4,T5…の期間）で
は位相比較結果Ａに1,2,3,4で示すような１フレームを
約（４＋１）等分した位置でCPに示す信号を位相比較器
11及び入力パルス制御器14に送り、強制的に収束判定器
16よりの進ませるか遅らせるかの信号PLに従い、第６図
に位相信号Φで示す如く、４回に分けて位相誤差を補正
する方向で位相補正が行われる。
本発明によれば、最初に十分な初期引き込みを行い、
収束したことを確認し、その後の自走開始時点の収束判
定で周波数誤差検出の初期設定を行い、検出基準を設
け、シーケンスに即した収束判定を行うことにより、周
波数誤差検出期間の収束判定で正確な周波数誤差検出が
行えるという効果がある。また、本発明で規定した自走
判定条件により、トレーニング時間の延長も抑えられる
という利点がある。
収束したことを確認し、その後の自走開始時点の収束判
定で周波数誤差検出の初期設定を行い、検出基準を設
け、シーケンスに即した収束判定を行うことにより、周
波数誤差検出期間の収束判定で正確な周波数誤差検出が
行えるという効果がある。また、本発明で規定した自走
判定条件により、トレーニング時間の延長も抑えられる
という利点がある。
第１図は本発明の原理ブロック図、第２図は本発明のタ
イミング再生回路の一実施例の回路の構成を示すブロッ
ク図、第３図（Ａ）〜（Ｄ）は第２図の動作を示すタイ
ムチャート、第４図（Ａ），（Ｂ）は自走開始時点を説
明する説明図、第５図は従来のタイミング再生回路の構
成を示すブロック図、第６図は第５図の動作を示すタイ
ムチャート、第７図は従来の収束判定器の一実施例のブ
ロック図、第８図は第７図の従来例の動作を示すタイム
チャートである。 １……線路等化器、４……DPLL回路、５……マスタクロ
ック発生器、11……位相比較器、12……微分回路、14…
…入力パルス制御器、15……フレーム検出器、16……収
束判定器、17……フレームカウンタ、18……周波数誤差
検出カウンタ。
イミング再生回路の一実施例の回路の構成を示すブロッ
ク図、第３図（Ａ）〜（Ｄ）は第２図の動作を示すタイ
ムチャート、第４図（Ａ），（Ｂ）は自走開始時点を説
明する説明図、第５図は従来のタイミング再生回路の構
成を示すブロック図、第６図は第５図の動作を示すタイ
ムチャート、第７図は従来の収束判定器の一実施例のブ
ロック図、第８図は第７図の従来例の動作を示すタイム
チャートである。 １……線路等化器、４……DPLL回路、５……マスタクロ
ック発生器、11……位相比較器、12……微分回路、14…
…入力パルス制御器、15……フレーム検出器、16……収
束判定器、17……フレームカウンタ、18……周波数誤差
検出カウンタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 雲崎 清美 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内
Claims (1)
- 【請求項１】対向する双方向デジタル伝送装置のマスタ
クロック信号を受信し、これと再生クロックとの周波数
誤差を検出し、この周波数誤差を低減する方向に制御
し、且つ受信信号系列中に周期的に配置されたパルスに
て位相差の補正を行うようにしたタイミング再生回路で
あって、 受信信号の引込みにより再生クロック（RC）の位相を受
信信号に合わせるように補正し、その位相比較結果
（Ａ）の連続的な位相反転の繰り返しで初期収束と判定
する初期収束判定手段（44）と、 前記初期収束状態における自走開始任意時点の、前記位
相比較結果（Ａ）の最初の位相反転で自走開始と判定す
る自走開始判定手段（45）と、 所定時間の自走後の前記受信信号の再引込みにより、前
記位相比較結果（Ａ）が位相反転した時点で収束判定を
行う周波数誤差検出の収束判定手段（46）とを備たタイ
ミング再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196343A JP2538604B2 (ja) | 1987-08-07 | 1987-08-07 | タイミング再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196343A JP2538604B2 (ja) | 1987-08-07 | 1987-08-07 | タイミング再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441343A JPS6441343A (en) | 1989-02-13 |
| JP2538604B2 true JP2538604B2 (ja) | 1996-09-25 |
Family
ID=16356254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196343A Expired - Fee Related JP2538604B2 (ja) | 1987-08-07 | 1987-08-07 | タイミング再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538604B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2505582B2 (ja) * | 1989-06-15 | 1996-06-12 | 三菱電機株式会社 | 静止画テレビ電話装置 |
| US6763474B1 (en) | 2000-08-03 | 2004-07-13 | International Business Machines Corporation | System for synchronizing nodes in a heterogeneous computer system by using multistage frequency synthesizer to dynamically adjust clock frequency of the nodes |
-
1987
- 1987-08-07 JP JP62196343A patent/JP2538604B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441343A (en) | 1989-02-13 |
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Legal Events
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|---|---|---|---|
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