JP3177394B2 - ディジタルｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、ＩＳＤＮ基本
ユーザ・網インタフェース参照点Ｓ／Ｔにおける通信イ
ンタフェース回路等に組込み、受信信号に含まれるクロ
ック信号を抽出するディジタルＰＬＬ回路の動作に関す
るものである。

【０００２】

【従来の技術】図３は従来のディジタルＰＬＬ回路のブ
ロック構成図である。

【０００３】一般に、ディジタルＰＬＬ回路は図３に示
すように構成されている。即ち、入力信号と再生クロッ
ク信号との位相差を位相差検出回路２１で検出し、その
位相差信号をループフィルタ２２で平滑化する。平滑化
した位相差信号は可変分周器２３で、平滑化した信号の
値に応じて分周比を制御して基準クロックを分周し、そ
の基準クロックを分周した信号によって、入力信号に同
期した再生クロック信号を生成している。

【０００４】この種の技術はタイミング位相を同期させ
る引込み時間が大きいことから、特開昭６２−１２２２
５号公報に掲載のように、再生クロック信号を生成する
可変分周器２３をカウンタ回路とし、そのカウンタ値を
補正する方法が提案されている。

【０００５】この提案方式では、位相の補正をカウンタ
値に加算または減算するカウンタ値「±１」で行うもの
であり、更に、より急峻な補正を行いたいときには、一
度に補正できるカウンタ値を大きくするものである。

【０００６】

【発明が解決しようとする課題】前述の提案方式では、
位相の補正をカウンタ値「±１」で行っているが、より
急峻な補正を行いたいときには、一度に補正するカウン
タ値の補正値を大きくしている。ところが、このとき、
補正を行うタイミングによっては図４に示すように再生
クロック信号にパルス状のクロックが乗り、後段の回路
に悪影響を与える可能性がある。次に、この再生クロッ
ク信号にパルス状のクロックが乗る現象について説明す
る。

【０００７】図４は従来のディジタルＰＬＬ方式に６ビ
ットカウンタ回路を使用した場合の事例で、カウンタ回
路の最上位ビットを再生クロック信号として出力する場
合を示している。

【０００８】図において、ａは受信信号のクロック成分
である受信クロック信号で、図３の入力信号に相当す
る。ｂはディジタルＰＬＬ回路を構成するカウンタ回路
の動作クロックである。ｃは受信信号ａの立下がり変化
点を示す信号であり、動作クロックの立上がりで読込ん
でいる。ｄはカウンタ回路のカウンタ値、ｇはカウンタ
回路の再上位ビットの信号である。

【０００９】ここで、受信信号のクロック信号ａの立下
がり変化点を示す信号ｃでカウンタ値「−２」の位相補
正が行われるとき、カウンタ値が「１」であるときに
「−２」の補正が行われ、カウンタ回路にカウンタ値
「６３」が書込まれ（ロードされ）、その６ビットカウ
ンタ回路のカウンタ値が「６３」から「０」でその出力
が変化するため、カウンタ値「−１」よりも小さい値で
補正すると、図のようにパルス状のクロックが発生する
ことになる。

【００１０】このように、従来の技術を用いてより急峻
な補正を行うとき、補正を行うタイミングによっては、
再生クロック信号にパルス状のクロックが発生し、後段
の回路を誤動作させたりするなどの悪影響を与える可能
性がある。

【００１１】そこで、本発明は、これらの点を解決し、
再生クロックの位相を補正するときに不要なパルス状の
クロックを発生させることのないディジタルＰＬＬ回路
の提供を課題とするものである。

【００１２】

【課題を解決するための手段】請求項１にかかるディジ
タルＰＬＬ回路は、受信信号に含まれる受信クロック信
号と同じ周期で再生クロック信号を発生させるカウンタ
回路からなる再生クロック生成部と、前記再生クロック
生成部で生成した再生クロック信号の位相を監視する補
正タイミング調整部と、前記再生クロック生成部からの
再生クロック信号と受信信号に含まれる受信クロック信
号とを比較して位相差信号を出力する位相比較部と、前
記位相差信号から前記再生クロック生成部のカウンタ回
路に設定する補正位相値を生成する補正位相値生成部
と、前記位相比較部の出力により位相差が一定値以上に
なったとき、前記補正タイミング調整部によって検出さ
れた所定位相値のタイミングで再生クロック生成部のカ
ウンタ回路の値を書替えて位相補正を行うカウンタ初期
化部とを具備し、前記位相補正を行うタイミングを、再
生クロック信号の周期を基準とし、位相差を検出するタ
イミングから一定位相進んだタイミングとしたものであ
る。

【００１３】請求項２にかかるディジタルＰＬＬ回路
は、前記位相補正を行うタイミングを、再生クロック信
号の周期を基準として、再生クロック信号の変化点のう
ち位相比較を行うタイミングから最も位相差が大きくな
るタイミングとしたものである。

【００１４】請求項３にかかるディジタルＰＬＬ回路
は、前記位相比較を行うタイミングが受信信号に含まれ
るクロック信号の立下がり変化点であるとき、前記位相
補正を行うタイミングを、再生クロック信号の立上がり
変化点としたものである。

【００１５】請求項４にかかるディジタルＰＬＬ回路
は、前記位相比較を行うタイミングが受信信号に含まれ
るクロック信号の立上がり変化点であるとき、前記位相
補正を行うタイミングを、再生クロック信号の立下がり
変化点としたものである。

【００１６】

【作用】請求項１においては、再生クロック生成部で生
成する再生クロック信号と受信信号に含まれるクロック
信号とを位相比較部で比較し、位相差が一定値以上にな
った場合に、補正位相値生成部から再生クロック生成部
のカウンタ回路に設定する補正位相値をカウンタ初期化
部に出力する。この位相補正を行うタイミングは、再生
クロック信号の周期を基準とし、位相差を検出するタイ
ミングから一定位相進んだタイミングとし、位相補正を
行っても、そのカウンタ値によって再生クロック信号が
変化しない。即ち、補正タイミング調整部で再生クロッ
ク信号の位相を監視し、位相比較部で位相差を検出する
タイミングから一定時間（位相）進んだタイミングで再
生クロック生成部のカウンタ回路の値を補正位相値に書
替えることにより、そのカウンタ値によって再生クロッ
ク信号が変化しないようにしている。

【００１７】請求項２においては、前記位相補正を行う
タイミングを、再生クロック信号の周期を基準として、
再生クロック信号の変化点のうち位相比較を行うタイミ
ングから最も位相差が大きくなるタイミングとし、カウ
ンタ値の変化によって再生クロック信号が変化しない。

【００１８】請求項３または請求項４においては、前記
位相比較を行うタイミングが受信信号に含まれるクロッ
ク信号の立下がり変化点であるとき、前記位相補正を行
うタイミングを、再生クロック信号の立上がり変化点ま
たは立下がり変化点とし、再生クロック生成部のカウン
タ回路の値を補正位相値に書替えても、そのカウンタ値
によって再生クロック信号が変化しないようにする。

【００１９】

【実施例】図１は本発明の一実施例のディジタルＰＬＬ
回路のブロック構成図である。

【００２０】図１において、１は受信信号に含まれるク
ロック信号と同じ周期でクロック信号を発生させる６ビ
ットのカウンタ回路を有する再生クロック生成部、２は
再生クロック生成部１で生成する再生クロック信号の位
相を監視する補正タイミング調整部、３は再生クロック
信号と受信信号に含まれるクロック信号とを比較し位相
差信号を出力する位相比較部、４は位相比較部３から出
力される位相差信号の微小な変動分を除去するディジタ
ルループフィルタ、５は位相差信号から再生クロック生
成部１のカウンタ回路に設定する補正位相値を生成する
補正位相値生成部、６は位相差が一定値以上になったと
き、補正タイミング調整部２により検出された所定位相
値のタイミングで再生クロック生成部１のカウンタ回路
の値を書替えることにより位相補正を行うカウンタ初期
化部である。

【００２１】図２は本発明の一実施例のディジタルＰＬ
Ｌ回路における信号のタイミング図である。特に、図２
は図４と比較するために同条件で動作させた場合を示し
たものである。

【００２２】即ち、図１は再生クロック信号を生成する
再生クロック生成部１として６ビットのカウンタ回路を
使用した場合の事例で、そのカウンタ回路の最上位ビッ
トを再生クロック信号として出力する場合を示してい
る。カウンタ回路の動作クロックは再生クロック信号の
６４倍の周波数を使用している。

【００２３】図２において、ａは受信信号のクロック成
分である受信クロック信号、ｂは再生クロック生成部１
のカウンタ回路の動作クロック、ｃは受信信号の立下が
り変化点を示す信号、ｄは再生クロック生成部１のカウ
ンタ回路のカウンタ値、ｅは補正位相値生成部５で生成
する補正位相値、ｆは補正タイミング調整部２で決定さ
れた位相補正タイミング信号、ｇは再生クロック生成部
１のカウンタ回路の最上位ビットの信号、即ち、再生ク
ロック信号である。

【００２４】なお、本実施例では、再生クロック信号ｇ
をデューティ５０％の矩形波、位相比較のタイミングを
受信クロック信号ａの立下がり変化点としている。

【００２５】図２（ａ）は、受信信号の受信クロック信
号ａと再生クロック信号ｇの同期がとれている場合を示
す。同期がとれているとき、位相比較を行うタイミング
では、両信号の立下がり変化点の信号ｃがほぼ一致す
る。この場合、位相補正を行うタイミングを、再生クロ
ック信号ｇの周期を基準として、再生クロック信号ｇの
変化点のうち位相比較を行うタイミングから最も位相差
が大きくなるタイミング、即ち、立上がり変化点とす
る。

【００２６】図２（ｂ）は図１の場合と同様に、カウン
タ値「−２」の補正が行われる場合を示している。

【００２７】受信信号の立ち下がり変化点の信号ｃで位
相比較を行った結果、カウンタ値「−２」の補正を行う
とき、補正タイミング調整部２では１８０度位相の進ん
だ時刻でカウンタ回路に設定する補正位相値を計算す
る。１８０度位相の進んだ時刻ではカウンタの値が「３
２」となるところを「−２」の補正を加えることになる
ため、３２＋（−２）＝３０が補正位相値となる（図２
ｅ参照）。補正タイミング調整部２で決定された位相補
正タイミング信号ｆの立上がりの位相補正タイミング
（図２ｆの丸印参照）で、算出した補正位相値３０がカ
ウンタ回路にセットされる。このように、再生クロック
信号ｇの波形から明らかなように、「−２」の補正を行
っても再生クロック信号ｇにはパルス状のクロックが発
生しないことがわかる。

【００２８】このように、本実施例のディジタルＰＬＬ
回路は、受信信号に含まれる受信クロック信号ａと同じ
周期で再生クロック信号ｇを発生させるカウンタ回路か
らなる再生クロック生成部１と、再生クロック生成部１
で生成した再生クロック信号ｇの位相を監視する補正タ
イミング調整部２と、再生クロック生成部１からの再生
クロック信号ｇと受信信号に含まれる受信クロック信号
ａとを比較して位相差信号を出力する位相比較部３と、
位相差信号から再生クロック生成部１のカウンタ回路に
設定する補正位相値を生成する補正位相値生成部５と、
位相比較部３の出力により位相差が一定値以上になった
とき、補正タイミング調整部２によって検出された所定
位相値のタイミングで再生クロック生成部１のカウンタ
回路の値を書替えて位相補正を行うカウンタ初期化部６
とを具備し、位相補正を行うタイミングを再生クロック
信号ｇの周期を基準とし、位相差を検出するタイミング
から一定位相進んだタイミングとしたものであり、これ
を請求項１の実施例とすることができる。

【００２９】したがって、再生クロック生成部１で生成
する再生クロック信号ｇと受信信号に含まれるクロック
信号ａとを位相比較部３で比較し、位相差が一定値以上
になった場合に、補正位相値生成部５から再生クロック
生成部１のカウンタ回路に設定する補正位相値をカウン
タ初期化部６に出力する。カウンタ初期化部６は補正タ
イミング調整部２で検出したタイミングに従って再生ク
ロック生成部１のカウンタ回路のカウンタ値を補正位相
値に書替えることにより位相補正を行う。この位相補正
を行うタイミングを、再生クロック信号ｇの周期を基準
として、再生クロック信号ｇの変化点のうち位相比較を
行うタイミングから最も位相差が大きくなるタイミング
とすることにより、補正カウンタ値の増減値を最大とす
ることができる。また、本実施例のディジタルＰＬＬ回
路では、不要なパルス状のクロックを発生することなく
急峻な位相補正を行えるため、クロック同期をとるまで
の時間（引込み時間）を高速化することができる。

【００３０】そして、本実施例のディジタルＰＬＬ回路
は、位相補正を行うタイミングを、再生クロック信号の
周期を基準として、再生クロック信号の変化点のうち位
相比較を行うタイミングから最も位相差が大きくなるタ
イミングとすれば、カウンタ値の加算または減算が最大
変化させることができ、これを請求項２の実施例とする
ことができる。

【００３１】更に、上記実施例の位相比較を行うタイミ
ングが受信信号に含まれるクロック信号の立下がり変化
点であるとき、位相補正を行うタイミングを、再生クロ
ック信号の立上がり変化点とすることができ、これを請
求項３の実施例とすることができる。この位相補正を行
うカウンタ値はカウンタの初期値をロードする際にロー
ドする値として補正でき、かつ、最大値を加算しても、
不要なパルス状のクロックを発生することなく急峻な位
相補正を行えるため、クロック同期の引込み時間を高速
化することができる。

【００３２】更にまた、上記実施例の位相比較を行うタ
イミングが受信信号に含まれるクロック信号の立上がり
変化点であるとき、位相補正を行うタイミングを、再生
クロック信号の立下がり変化点とすることができ、これ
を請求項４の実施例とすることができる。この位相補正
を行うカウンタ値はカウンタの初期値をロードする際に
ロードする値として補正でき、かつ、この位相補正を行
うカウンタ値は最大値を減算しても、不要なパルス状の
クロックを発生することなく急峻な位相補正を行えるた
め、クロック同期の引込み時間を高速化することができ
る。

【００３３】ところで、上記実施例では再生クロック信
号をデューティ５０％の矩形波としているため、補正タ
イミング調整部２で決定する位相補正タイミングを、再
生クロック信号の周期を基準として、位相比較を行うタ
イミングから１８０度位相の進んだ時刻（即ち、立上が
り変化点）としたが、位相補正タイミングは再生クロッ
ク信号のデューティー比に合わせて変更することによ
り、本発明の回路は任意の再生クロック波形に対応する
ことができる。

【００３４】また、本発明を実施する場合に、ある程度
の効果を期待するだけであれば、位相補正を行うタイミ
ングを、再生クロック信号の周期を基準として、位相差
を検出するタイミングから一定位相進んだタイミングと
するだけでもよい。そして、位相比較を行うタイミング
も、受信クロック信号の立ち下がりである必要もない。
ただし、位相補正を行うタイミングとの位相差が小さい
とパルス状の不要なクロックが発生する可能性が高くな
るので、できるだけ位相差を大きくとることが望まし
い。

【００３５】そして、本実施例のカウンタ回路は６ビッ
トカウンタを用いて説明したが、カウンタのビット数は
ディジタルＰＬＬ回路の精度に応じて決定すればよい。

【００３６】

【発明の効果】以上説明したように、請求項１のディジ
タルＰＬＬ回路においては、再生クロック生成部で生成
する再生クロック信号と受信信号に含まれるクロック信
号とを位相比較部で比較し、位相差が一定値以上になっ
た場合に、補正位相値生成部から再生クロック生成部の
カウンタ回路に設定する補正位相値をカウンタ初期化部
に出力し、この位相補正を行うタイミングは、再生クロ
ック信号の周期を基準とし、位相差を検出するタイミン
グから一定位相進んだタイミングとしているから、位相
補正を行っても、そのカウンタ値によって再生クロック
信号が変化しないから、不要なパルス状のクロックを発
生することなく急峻な位相補正を行えるため、クロック
同期の引込み時間を高速化することができる。故に、急
峻な位相補正を行っても、再生クロック信号に不要なパ
ルス状のクロックを発生させることがなく、後段の回路
に悪影響を与えることがない。

【００３７】請求項２のディジタルＰＬＬ回路において
は、前記位相補正を行うタイミングを、再生クロック信
号の周期を基準として、再生クロック信号の変化点のう
ち位相比較を行うタイミングから最も位相差が大きくな
るタイミングとするものであるから、補正カウンタ値の
増減値を最大とすることができる。また、本実施例のデ
ィジタルＰＬＬ回路では、不要なパルス状のクロックを
発生することなく急峻な位相補正を行えるため、クロッ
ク同期の引込み時間を高速化することができる。

【００３８】請求項３または請求項４においては、前記
位相比較を行うタイミングが受信信号に含まれるクロッ
ク信号の立下がり変化点であるとき、前記位相補正を行
うタイミングを、再生クロック信号の立上がり変化点ま
たは立下がり変化点とし、この位相補正を行うカウンタ
値はカウンタの初期値をロードする際にロードする値を
補正して、再生クロック生成部のカウンタ回路の値を補
正位相値に書替えても、そのカウンタ値によって再生ク
ロック信号が変化しないようにする。故に、不要なパル
ス状のクロックを発生することなく急峻な位相補正を行
えるため、クロック同期の引込み時間を高速化すること
ができ、後段の回路に悪影響を与えることがない。

【図面の簡単な説明】

【図１】 図１は本発明の一実施例のディジタルＰＬＬ
回路の構成を示すブロック図である。

【図２】 図２は本発明の一実施例のディジタルＰＬＬ
回路におけるタイミング図である。

【図３】 図３は従来のディジタルＰＬＬ回路のブロッ
ク構成図である。

【図４】 図４は従来のディジタルＰＬＬ方式による信
号タイミング図である。

【符号の説明】

１ 再生クロック生成部 ２ 補正タイミング調整部 ３ 位相比較部 ４ ディジタルループフィルタ ５ 補正位相値生成部 ６ カウンタ初期化部

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 受信信号に含まれる受信クロック信号と
   同じ周期で再生クロック信号を発生させるカウンタ回路
   からなる再生クロック生成部と、 前記再生クロック生成部で生成した再生クロック信号の
   位相を監視する補正タイミング調整部と、 前記再生クロック生成部からの再生クロック信号と受信
   信号に含まれる受信クロック信号とを比較して位相差信
   号を出力する位相比較部と、 前記位相差信号から前記再生クロック生成部のカウンタ
   回路に設定する補正位相値を生成する補正位相値生成部
   と、 前記位相比較部の出力により位相差が一定値以上になっ
   たとき、前記補正タイミング調整部によって検出された
   所定位相値のタイミングで再生クロック生成部のカウン
   タ回路の値を書替えて位相補正を行うカウンタ初期化部
   とを具備し、 前記位相補正を行うタイミングを、再生クロック信号の
   周期を基準とし、位相差を検出するタイミングから一定
   位相進んだタイミングとしたことを特徴とするディジタ
   ルＰＬＬ回路。
2. 【請求項２】 前記位相補正を行うタイミングを、再生
   クロック信号の周期を基準として、再生クロック信号の
   変化点のうち位相比較を行うタイミングから最も位相差
   が大きくなるタイミングとしたことを特徴とする請求項
   １に記載のディジタルＰＬＬ回路。
3. 【請求項３】 前記位相比較を行うタイミングが受信信
   号に含まれるクロック信号の立下がり変化点であると
   き、前記位相補正を行うタイミングを、再生クロック信
   号の立上がり変化点としたことを特徴とする請求項１に
   記載のディジタルＰＬＬ回路。
4. 【請求項４】 前記位相比較を行うタイミングが受信信
   号に含まれるクロック信号の立上がり変化点であると
   き、前記位相補正を行うタイミングを、再生クロック信
   号の立下がり変化点としたことを特徴とする請求項１に
   記載のディジタルＰＬＬ回路。