JP3060970B2 - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
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- JP3060970B2 JP3060970B2 JP8302283A JP30228396A JP3060970B2 JP 3060970 B2 JP3060970 B2 JP 3060970B2 JP 8302283 A JP8302283 A JP 8302283A JP 30228396 A JP30228396 A JP 30228396A JP 3060970 B2 JP3060970 B2 JP 3060970B2
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Description
【０００１】
【発明の属する技術分野】本発明は、所定幅のパルス信
号を生成するパルス幅変調回路に関する。
号を生成するパルス幅変調回路に関する。
【０００２】
【従来の技術】従来、所定のディジタル信号に対してパ
ルス幅変調を行うパルス幅変調回路としては、例えば、
特開平６−１７７７２３号公報に示すようなパルス幅変
調回路がある。図９は、従来のパルス幅変調回路の要部
構成を示す図である。図９に示すパルス幅変調回路５１
は、大別して、クロック遅延回路５２と、クロックレベ
ル検出回路５３と、クロック遅延量検出回路５４と、乗
算回路５５と、選択回路５６と、パルス発生回路５７と
から構成されている。
ルス幅変調を行うパルス幅変調回路としては、例えば、
特開平６−１７７７２３号公報に示すようなパルス幅変
調回路がある。図９は、従来のパルス幅変調回路の要部
構成を示す図である。図９に示すパルス幅変調回路５１
は、大別して、クロック遅延回路５２と、クロックレベ
ル検出回路５３と、クロック遅延量検出回路５４と、乗
算回路５５と、選択回路５６と、パルス発生回路５７と
から構成されている。
【０００３】クロック遅延回路５２は、各々縦続接続さ
れる２５６個のバッファ回路ＢＵＦ1〜ＢＵＦ256からな
り、入力端子ＩＮから入力されたクロック信号ＣＬＫ0
から遅延クロック信号ＣＬＫ1〜ＣＬＫ256を生成する。
クロックレベル検出回路５３は、バッファ回路ＢＵＦ1
〜ＢＵＦ256に対応する２５６個のフリップフロップ回
路ＦＦ1〜ＦＦ256からなり、各フリップフロップ回路Ｆ
Ｆ1〜ＦＦ256は遅延クロック信号ＣＬＫ1〜ＣＬＫ256の
立ち上がりで入力端子ＩＮからのクロック信号ＣＬＫ0
のレベルを取り込んでクロック遅延量検出回路５４に出
力する。
れる２５６個のバッファ回路ＢＵＦ1〜ＢＵＦ256からな
り、入力端子ＩＮから入力されたクロック信号ＣＬＫ0
から遅延クロック信号ＣＬＫ1〜ＣＬＫ256を生成する。
クロックレベル検出回路５３は、バッファ回路ＢＵＦ1
〜ＢＵＦ256に対応する２５６個のフリップフロップ回
路ＦＦ1〜ＦＦ256からなり、各フリップフロップ回路Ｆ
Ｆ1〜ＦＦ256は遅延クロック信号ＣＬＫ1〜ＣＬＫ256の
立ち上がりで入力端子ＩＮからのクロック信号ＣＬＫ0
のレベルを取り込んでクロック遅延量検出回路５４に出
力する。
【０００４】クロック遅延量検出回路５４は、フリップ
フロップ回路ＦＦ1 〜ＦＦ255 の出力とこれらフリップ
フロップ回路ＦＦ1 〜ＦＦ255 に隣り合う次段のフリッ
プフロップ回路ＦＦ2 〜ＦＦ256 の出力との排他的論理
和をとるエクスクルーシブオアゲートＥＸＯＲ1 〜ＥＸ
ＯＲ255 と、エクスクルーシブオアゲートＥＸＯＲ1〜
ＥＸＯＲ255 からの各出力値を８ビットのデータに変換
するエンコーダＥＮＣとから構成されている。乗算回路
５５は、エンコーダＥＮＣからの８ビットデータと予め
設定されたディジタルデータＤＳとの乗算を行い、その
演算結果を８ビットデータとして出力する。
フロップ回路ＦＦ1 〜ＦＦ255 の出力とこれらフリップ
フロップ回路ＦＦ1 〜ＦＦ255 に隣り合う次段のフリッ
プフロップ回路ＦＦ2 〜ＦＦ256 の出力との排他的論理
和をとるエクスクルーシブオアゲートＥＸＯＲ1 〜ＥＸ
ＯＲ255 と、エクスクルーシブオアゲートＥＸＯＲ1〜
ＥＸＯＲ255 からの各出力値を８ビットのデータに変換
するエンコーダＥＮＣとから構成されている。乗算回路
５５は、エンコーダＥＮＣからの８ビットデータと予め
設定されたディジタルデータＤＳとの乗算を行い、その
演算結果を８ビットデータとして出力する。
【０００５】選択回路５６は、乗算回路５５から出力さ
れる８ビットデータを２５６ビットのデータに変換する
デコーダＤＥＣと、デコーダＤＥＣからの出力データを
制御信号とし、バッファ回路ＢＵＦ1 〜ＢＵＦ256 に対
応する２５６個のトライステートバッファ回路ＴＲ1 〜
ＴＲ256 と、プルアップ抵抗Ｒとから構成されている。
なお、トライステートバッファ回路ＴＲ1 〜ＴＲ
256 は、制御信号がハイレベル（以下、“Ｈ”）のと
き、バッファ回路ＢＵＦ1 〜ＢＵＦ256 からの出力信号
をそのまま出力し、制御信号がローレベル（以下、
“Ｌ”）のとき、ハイインピーダンス（以下、“Ｚ”）
となる。また、プルアップ抵抗Ｒは、トライステートバ
ッファ回路ＴＲ1 〜ＴＲ256 の出力端が互いに接続され
ていることから、トライステートバッファ回路ＴＲ1 〜
ＴＲ256 の状態が“Ｚ”となったときの出力を確定させ
る目的で設けられている。
れる８ビットデータを２５６ビットのデータに変換する
デコーダＤＥＣと、デコーダＤＥＣからの出力データを
制御信号とし、バッファ回路ＢＵＦ1 〜ＢＵＦ256 に対
応する２５６個のトライステートバッファ回路ＴＲ1 〜
ＴＲ256 と、プルアップ抵抗Ｒとから構成されている。
なお、トライステートバッファ回路ＴＲ1 〜ＴＲ
256 は、制御信号がハイレベル（以下、“Ｈ”）のと
き、バッファ回路ＢＵＦ1 〜ＢＵＦ256 からの出力信号
をそのまま出力し、制御信号がローレベル（以下、
“Ｌ”）のとき、ハイインピーダンス（以下、“Ｚ”）
となる。また、プルアップ抵抗Ｒは、トライステートバ
ッファ回路ＴＲ1 〜ＴＲ256 の出力端が互いに接続され
ていることから、トライステートバッファ回路ＴＲ1 〜
ＴＲ256 の状態が“Ｚ”となったときの出力を確定させ
る目的で設けられている。
【０００６】パルス発生回路５７は、リセット機能を有
するＤ型フリップフロップ回路ＦＦと、インバータＩＮ
Ｖとからなり、Ｄ型フリップフロップ回路ＦＦはバッフ
ァ回路３からの遅延クロック信号ＣＬＫが“Ｌ”から
“Ｈ”に変化するタイミングで入力端子ＩＮから入力さ
れるクロック信号ＣＬＫ0 を取り込み、そのレベルを出
力端子ＯＵＴから出力する。インバータＩＮＶは、トラ
イステートバッファ回路ＴＲ1 〜ＴＲ256 からの出力信
号を反転するためのものであり、その出力をＤ型フリッ
プフロップ回路ＦＦのリセット端子Ｒ￣（以下、Ｘ￣は
Ｘの反転信号を示す）に入力する。すなわち、リセット
端子Ｒ￣に“Ｌ”が入力されると、出力端子ＯＵＴから
の出力信号は無条件に“Ｌ”となる。
するＤ型フリップフロップ回路ＦＦと、インバータＩＮ
Ｖとからなり、Ｄ型フリップフロップ回路ＦＦはバッフ
ァ回路３からの遅延クロック信号ＣＬＫが“Ｌ”から
“Ｈ”に変化するタイミングで入力端子ＩＮから入力さ
れるクロック信号ＣＬＫ0 を取り込み、そのレベルを出
力端子ＯＵＴから出力する。インバータＩＮＶは、トラ
イステートバッファ回路ＴＲ1 〜ＴＲ256 からの出力信
号を反転するためのものであり、その出力をＤ型フリッ
プフロップ回路ＦＦのリセット端子Ｒ￣（以下、Ｘ￣は
Ｘの反転信号を示す）に入力する。すなわち、リセット
端子Ｒ￣に“Ｌ”が入力されると、出力端子ＯＵＴから
の出力信号は無条件に“Ｌ”となる。
【０００７】したがって、上記従来のパルス幅変調回路
５１は、バッファ回路ＢＵＦ1 〜ＢＵＦ256 のクロック
遅延量検出回路５４によって遅延量を検出して選択すべ
きクロック信号補正を行う。例えば、ディジタルデータ
ＤＳが“１２５”の場合において、バッファ回路ＢＵＦ
1 〜ＢＵＦ256 の遅延時間が最小１．５ｎｓｅｃから最
大５．０９ｎｓｅｃまで変化する場合であっても、その
パルス幅は１２１．５ｎｓｅｃから１２２．１６ｎｓｅ
ｃまでの０．６６ｎｓｅｃしか変化せず、素子の特性や
動作環境に依存しない安定した動作を得ることができ
る。また、他の公知例として、入力クロック信号を細か
いパルスに変化させた後に遅延回路を通過させることに
より、遅延回路における遅延量を制御し、回路の安定化
を図ろうとしたパルス幅変調回路も提案されている。
５１は、バッファ回路ＢＵＦ1 〜ＢＵＦ256 のクロック
遅延量検出回路５４によって遅延量を検出して選択すべ
きクロック信号補正を行う。例えば、ディジタルデータ
ＤＳが“１２５”の場合において、バッファ回路ＢＵＦ
1 〜ＢＵＦ256 の遅延時間が最小１．５ｎｓｅｃから最
大５．０９ｎｓｅｃまで変化する場合であっても、その
パルス幅は１２１．５ｎｓｅｃから１２２．１６ｎｓｅ
ｃまでの０．６６ｎｓｅｃしか変化せず、素子の特性や
動作環境に依存しない安定した動作を得ることができ
る。また、他の公知例として、入力クロック信号を細か
いパルスに変化させた後に遅延回路を通過させることに
より、遅延回路における遅延量を制御し、回路の安定化
を図ろうとしたパルス幅変調回路も提案されている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のパルス幅変調回路５１にあっては、各バッフ
ァ回路ＢＵＦ1 〜ＢＵＦ256 のクロック遅延量の変化に
対しては有効に働くものの、入力されるクロック信号Ｃ
ＬＫ0 のデューティの変化に伴って出力パルス幅が変化
してしまうという問題点があった。
うな従来のパルス幅変調回路５１にあっては、各バッフ
ァ回路ＢＵＦ1 〜ＢＵＦ256 のクロック遅延量の変化に
対しては有効に働くものの、入力されるクロック信号Ｃ
ＬＫ0 のデューティの変化に伴って出力パルス幅が変化
してしまうという問題点があった。
【０００９】すなわち、パルス幅変調回路５１における
出力パルスのデューティは、クロック遅延回路５２に入
力するクロック信号ＣＬＫ0 のデューティに依存するた
め、クロックレベル検出回路５３、クロック遅延量検出
回路５４、選択回路５６等の信号が通過する回路におい
ては、信号波形の立ち上がり、あるいは、立ち下がり時
における伝播遅延時間が正確に等しくなければ、通過す
る信号のデューティは、これらの回路を通過するたびに
変動してしまう。さらに、回路特性は、電源電圧の変動
や周囲温度に依存して変化するため、入力されるクロッ
ク信号のデューティを保証することは極めて困難であ
る。
出力パルスのデューティは、クロック遅延回路５２に入
力するクロック信号ＣＬＫ0 のデューティに依存するた
め、クロックレベル検出回路５３、クロック遅延量検出
回路５４、選択回路５６等の信号が通過する回路におい
ては、信号波形の立ち上がり、あるいは、立ち下がり時
における伝播遅延時間が正確に等しくなければ、通過す
る信号のデューティは、これらの回路を通過するたびに
変動してしまう。さらに、回路特性は、電源電圧の変動
や周囲温度に依存して変化するため、入力されるクロッ
ク信号のデューティを保証することは極めて困難であ
る。
【００１０】また、入力クロック信号をパルスシェイパ
回路等を用いて細かいパルス幅の信号に変化させた後に
遅延回路を通過させるパルス幅変調回路にあっては、遅
延回路においてパルス幅が減少する方向に変化した場
合、例えば、Ｒ−Ｓフリップフロップ回路等に印加する
セット信号，リセット信号として最小限必要なパルス幅
の信号を得られなくなるおそれがあり、最悪の場合はこ
れらの信号が消滅する危険性がある。一方、遅延回路に
おいてパルス幅が増加する方向に変化した場合、Ｒ−Ｓ
フリップフロップ回路等に印加するセット信号，リセッ
ト信号の幅が大きくなってしまうため、セット信号およ
びリセット信号が同時に入力される危険性があり、誤動
作の原因となるという問題点があった。
回路等を用いて細かいパルス幅の信号に変化させた後に
遅延回路を通過させるパルス幅変調回路にあっては、遅
延回路においてパルス幅が減少する方向に変化した場
合、例えば、Ｒ−Ｓフリップフロップ回路等に印加する
セット信号，リセット信号として最小限必要なパルス幅
の信号を得られなくなるおそれがあり、最悪の場合はこ
れらの信号が消滅する危険性がある。一方、遅延回路に
おいてパルス幅が増加する方向に変化した場合、Ｒ−Ｓ
フリップフロップ回路等に印加するセット信号，リセッ
ト信号の幅が大きくなってしまうため、セット信号およ
びリセット信号が同時に入力される危険性があり、誤動
作の原因となるという問題点があった。
【００１１】本発明の目的は、上記問題点を解決するた
め、入力クロック信号のデューティ変化に依存すること
なく、安定したパルス変調を行うパルス幅変調回路を提
供することにある。
め、入力クロック信号のデューティ変化に依存すること
なく、安定したパルス変調を行うパルス幅変調回路を提
供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）入力される基準クロック信号を、基準クロッ
ク信号の２倍周期のクロック信号に分周するクロック分
周手段と、（ロ）クロック分周手段からの出力信号を段
階的に遅延させた複数の遅延信号を生成する信号遅延手
段と、（ハ）クロック分周手段における出力信号レベル
の変化時から信号遅延手段によって遅延した時間後に出
力される複数の遅延信号出力レベルが変化するまでの時
間のパルス幅を有する複数のパルス信号を生成するパル
ス生成手段と、（ニ）パルス生成手段によって生成され
た各パルス信号の出力信号レベルを基準クロック信号の
立ち上がりタイミングで取り込み次の基準クロック信号
の立ち上がりタイミングまで保持し、保持した各信号レ
ベルを比較して保持した各信号のレベルが変化する位置
を判定し、変化する位置に基づいて基準クロックの周期
時間に発生する信号遅延手段の遅延量を検出する遅延量
検出手段と、（ホ）遅延量検出手段により検出されたパ
ルス信号の遅延量に基づいて予め設定された設定値に対
する補正値を演算する演算手段と、（へ）演算手段によ
り求められた補正値に基づいてパルス生成手段で生成さ
れる複数のパルス信号から所望のパルス信号を選択する
選択手段とをパルス幅変調回路に具備させる。すなわ
ち、本パルス幅変調回路では、その動作基準となるタイ
ミングを基準クロック信号のデューティではなく周期タ
イミングとすることにより、出力パルス信号のデューテ
ィは基準クロック信号のデューティ変化に依存すること
がない。
は、（イ）入力される基準クロック信号を、基準クロッ
ク信号の２倍周期のクロック信号に分周するクロック分
周手段と、（ロ）クロック分周手段からの出力信号を段
階的に遅延させた複数の遅延信号を生成する信号遅延手
段と、（ハ）クロック分周手段における出力信号レベル
の変化時から信号遅延手段によって遅延した時間後に出
力される複数の遅延信号出力レベルが変化するまでの時
間のパルス幅を有する複数のパルス信号を生成するパル
ス生成手段と、（ニ）パルス生成手段によって生成され
た各パルス信号の出力信号レベルを基準クロック信号の
立ち上がりタイミングで取り込み次の基準クロック信号
の立ち上がりタイミングまで保持し、保持した各信号レ
ベルを比較して保持した各信号のレベルが変化する位置
を判定し、変化する位置に基づいて基準クロックの周期
時間に発生する信号遅延手段の遅延量を検出する遅延量
検出手段と、（ホ）遅延量検出手段により検出されたパ
ルス信号の遅延量に基づいて予め設定された設定値に対
する補正値を演算する演算手段と、（へ）演算手段によ
り求められた補正値に基づいてパルス生成手段で生成さ
れる複数のパルス信号から所望のパルス信号を選択する
選択手段とをパルス幅変調回路に具備させる。すなわ
ち、本パルス幅変調回路では、その動作基準となるタイ
ミングを基準クロック信号のデューティではなく周期タ
イミングとすることにより、出力パルス信号のデューテ
ィは基準クロック信号のデューティ変化に依存すること
がない。
【００１３】請求項２記載の発明では、（イ）入力され
る基準クロック信号を、基準クロック信号の２倍周期の
クロック信号に分周するクロック分周手段と、（ロ）ク
ロック分周手段からの出力信号を段階的に遅延させた複
数の遅延信号を生成する信号遅延手段と、（ハ）クロッ
ク分周手段における出力信号レベルの変化時から信号遅
延手段によって遅延した時間後に出力される複数の遅延
信号出力レベルが変化するまでの時間のパルス幅を有す
る複数のパルス信号を生成するパルス生成手段と、
（ニ）パルス生成手段によって生成された各パルス信号
の出力信号レベルを基準クロック信号の立ち上がりタイ
ミングで取り込み次の基準クロック信号の立ち上がりタ
イミングまで保持し、保持した各信号レベルを比較して
保持した各信号のレベルが変化する位置を判定し、変化
する位置に基づいて基準クロックの周期時間に発生する
信号遅延手段の遅延量を検出する遅延量検出手段と、
（ホ）遅延量検出手段により検出されたパルス信号の遅
延量に基づいて予め設定された設定値に対する補正値を
演算する演算手段と、（へ）演算手段により求められた
補正値の出力タイミングを所定時間だけ遅延させて出力
する遅延手段と、（ト）遅延手段により遅延出力される
補正値に基づいてパルス生成手段で生成される複数のパ
ルス信号から所望のパルス信号を選択する選択手段とを
パルス幅変調回路に具備させる。
る基準クロック信号を、基準クロック信号の２倍周期の
クロック信号に分周するクロック分周手段と、（ロ）ク
ロック分周手段からの出力信号を段階的に遅延させた複
数の遅延信号を生成する信号遅延手段と、（ハ）クロッ
ク分周手段における出力信号レベルの変化時から信号遅
延手段によって遅延した時間後に出力される複数の遅延
信号出力レベルが変化するまでの時間のパルス幅を有す
る複数のパルス信号を生成するパルス生成手段と、
（ニ）パルス生成手段によって生成された各パルス信号
の出力信号レベルを基準クロック信号の立ち上がりタイ
ミングで取り込み次の基準クロック信号の立ち上がりタ
イミングまで保持し、保持した各信号レベルを比較して
保持した各信号のレベルが変化する位置を判定し、変化
する位置に基づいて基準クロックの周期時間に発生する
信号遅延手段の遅延量を検出する遅延量検出手段と、
（ホ）遅延量検出手段により検出されたパルス信号の遅
延量に基づいて予め設定された設定値に対する補正値を
演算する演算手段と、（へ）演算手段により求められた
補正値の出力タイミングを所定時間だけ遅延させて出力
する遅延手段と、（ト）遅延手段により遅延出力される
補正値に基づいてパルス生成手段で生成される複数のパ
ルス信号から所望のパルス信号を選択する選択手段とを
パルス幅変調回路に具備させる。
【００１４】これによって、本パルス幅変調回路は、遅
延手段における遅延量を調整することにより、選択手段
における選択基準となる入力信号のタイミングを基準ク
ロック信号のパルス立ち上がりタイミングあるいはパル
ス立ち下がりタイミングに統一することができる。具体
的には、請求項３に記載するように、遅延手段による信
号の遅延時間を入力される基準クロック信号の１クロッ
ク周期時間とすることでタイミングの統一を実現するこ
とができる。
延手段における遅延量を調整することにより、選択手段
における選択基準となる入力信号のタイミングを基準ク
ロック信号のパルス立ち上がりタイミングあるいはパル
ス立ち下がりタイミングに統一することができる。具体
的には、請求項３に記載するように、遅延手段による信
号の遅延時間を入力される基準クロック信号の１クロッ
ク周期時間とすることでタイミングの統一を実現するこ
とができる。
【００１５】
【発明の実施の形態】以下、図示した一実施例に基づい
て本発明を詳細に説明する。図１および図２は、本実施
例におけるパルス幅変調回路１の全体構成を示す図であ
る。本実施例のパルス幅変調回路１は、クロック分周手
段となる分周器２と、信号遅延手段となる遅延回路３
と、パルス生成手段となるパルス生成回路４と、遅延量
検出手段となる遅延量検出回路５と、演算手段となる演
算回路６と、遅延手段となるディレイ回路７と、選択手
段となるセレクタ８とを備えている。
て本発明を詳細に説明する。図１および図２は、本実施
例におけるパルス幅変調回路１の全体構成を示す図であ
る。本実施例のパルス幅変調回路１は、クロック分周手
段となる分周器２と、信号遅延手段となる遅延回路３
と、パルス生成手段となるパルス生成回路４と、遅延量
検出手段となる遅延量検出回路５と、演算手段となる演
算回路６と、遅延手段となるディレイ回路７と、選択手
段となるセレクタ８とを備えている。
【００１６】分周器２は、Ｄ型フリップフロップ回路１
１により構成され、基準クロック信号ＣＬＫが入力され
る入力端子ＣＬＫinをクロック入力端子Ｃに接続すると
ともに、反転出力端子Ｑ￣を入力端子Ｄに接続すること
で、その出力端子Ｑからは基準クロック信号ＣＬＫを２
分周した分周クロック信号ＣＬＫ２を出力する。すなわ
ち、分周クロック信号ＣＬＫ２は、基準クロック信号Ｃ
ＬＫの周期に合せて“Ｈ”または“Ｌ”の信号レベルを
交互に繰り返す信号となる。そして、この出力変化は基
準クロック信号ＣＬＫにおける信号レベルの変化よりＤ
型フリップフロップ回路１１の有する遅延時間Ｔだけ遅
れる。一般にクロック信号は、デューティの精度は低く
（例えば、５０％±１０％程度）、周期の精度は高い
（例えば、交換機の回線系では±２０ｐｐｍ程度）。本
発明は、このようなクロック信号のもつ特性に目をつ
け、動作基準タイミングを基準クロック信号のデューテ
ィではなく、周期タイミングに基づいて行うことによ
り、パルス幅変調の絶対精度を高めている。
１により構成され、基準クロック信号ＣＬＫが入力され
る入力端子ＣＬＫinをクロック入力端子Ｃに接続すると
ともに、反転出力端子Ｑ￣を入力端子Ｄに接続すること
で、その出力端子Ｑからは基準クロック信号ＣＬＫを２
分周した分周クロック信号ＣＬＫ２を出力する。すなわ
ち、分周クロック信号ＣＬＫ２は、基準クロック信号Ｃ
ＬＫの周期に合せて“Ｈ”または“Ｌ”の信号レベルを
交互に繰り返す信号となる。そして、この出力変化は基
準クロック信号ＣＬＫにおける信号レベルの変化よりＤ
型フリップフロップ回路１１の有する遅延時間Ｔだけ遅
れる。一般にクロック信号は、デューティの精度は低く
（例えば、５０％±１０％程度）、周期の精度は高い
（例えば、交換機の回線系では±２０ｐｐｍ程度）。本
発明は、このようなクロック信号のもつ特性に目をつ
け、動作基準タイミングを基準クロック信号のデューテ
ィではなく、周期タイミングに基づいて行うことによ
り、パルス幅変調の絶対精度を高めている。
【００１７】遅延回路３は、直列接続されたｎ段（ｎは
２以上の整数）のバッファ回路Ｂ1〜Ｂn から構成され
ており、分周クロック信号ＣＬＫ２を、バッファ回路Ｂ
1 〜Ｂn がもつ個々の遅延時間分ずつ遅延させながら信
号を伝搬していく。すなわち、バッファ回路Ｂ1 〜Ｂn
を任意の遅延時間を有する遅延素子とみなし、各バッフ
ァ回路Ｂ1 〜Ｂn からの遅延信号Ｄ1 〜Ｄn を次段のパ
ルス生成回路４に出力する。パルス生成回路４は、各バ
ッファ回路Ｂ1 〜Ｂn に対応するｎ個のエクスクルーシ
ブオアゲートＥＸ1 〜ＥＸn から構成されており、一方
入力端に分周器２からの分周クロック信号ＣＬＫ２を入
力するとともに、他方入力端には対応するバッファ回路
Ｂ1 〜Ｂn からの遅延信号Ｄ1 〜Ｄn をそれぞれ入力し
ている。これによって、分周クロック信号ＣＬＫ２の出
力レベル変化点（例えば、パルス立ち上がりタイミン
グ）から各遅延信号Ｄ1 〜Ｄn の出力レベル変化点まで
の時間パルス幅をもったパルス信号Ｄ1 ’〜Ｄn ’を次
段の遅延量検出回路５に出力する。
２以上の整数）のバッファ回路Ｂ1〜Ｂn から構成され
ており、分周クロック信号ＣＬＫ２を、バッファ回路Ｂ
1 〜Ｂn がもつ個々の遅延時間分ずつ遅延させながら信
号を伝搬していく。すなわち、バッファ回路Ｂ1 〜Ｂn
を任意の遅延時間を有する遅延素子とみなし、各バッフ
ァ回路Ｂ1 〜Ｂn からの遅延信号Ｄ1 〜Ｄn を次段のパ
ルス生成回路４に出力する。パルス生成回路４は、各バ
ッファ回路Ｂ1 〜Ｂn に対応するｎ個のエクスクルーシ
ブオアゲートＥＸ1 〜ＥＸn から構成されており、一方
入力端に分周器２からの分周クロック信号ＣＬＫ２を入
力するとともに、他方入力端には対応するバッファ回路
Ｂ1 〜Ｂn からの遅延信号Ｄ1 〜Ｄn をそれぞれ入力し
ている。これによって、分周クロック信号ＣＬＫ２の出
力レベル変化点（例えば、パルス立ち上がりタイミン
グ）から各遅延信号Ｄ1 〜Ｄn の出力レベル変化点まで
の時間パルス幅をもったパルス信号Ｄ1 ’〜Ｄn ’を次
段の遅延量検出回路５に出力する。
【００１８】遅延量検出回路５は、各エクスクルーシブ
オアゲートＥＸ1 〜ＥＸn に対応するｎ個のフリップフ
ロップ回路Ｆ1 〜Ｆn とエンコーダ１２とから構成され
ている。フリップフロップ回路Ｆ1 〜Ｆn は、エクスク
ルーシブオアゲートＥＸ1 〜ＥＸn から出力されるパル
ス信号Ｄ1 ’〜Ｄn ’を基準クロック信号ＣＬＫの入力
タイミングで取り込み、基準クロック信号ＣＬＫの１周
期時間分だけ遅延させた後にその出力をエンコーダ１２
に出力することで、バッファ回路Ｂ1 〜Ｂn 内のどの位
置にまで分周クロック信号ＣＬＫ２が進んだかを知るた
めの情報信号Ｄ1 ”〜Ｄn ”をエンコーダ１２に出力す
る。これらフリップフロップ回路Ｆ1 〜Ｆn は、次段の
エンコーダ１２によってエンコードを行う前に、パルス
信号Ｄ1 ’〜Ｄn ’の出力レベル変化点の検出位置を確
定させるためのものであり、検出位置を確定させておく
ことで、エンコーダ１２からグレイコード（未確定値）
が出力されることを防止する。また、フリップフロップ
回路Ｆ1 〜Ｆn の出力信号である情報信号Ｄ1 ”〜
Ｄn ”を基準クロック信号ＣＬＫに同期させることで、
後段回路のクロック同期処理が行い易くなる。
オアゲートＥＸ1 〜ＥＸn に対応するｎ個のフリップフ
ロップ回路Ｆ1 〜Ｆn とエンコーダ１２とから構成され
ている。フリップフロップ回路Ｆ1 〜Ｆn は、エクスク
ルーシブオアゲートＥＸ1 〜ＥＸn から出力されるパル
ス信号Ｄ1 ’〜Ｄn ’を基準クロック信号ＣＬＫの入力
タイミングで取り込み、基準クロック信号ＣＬＫの１周
期時間分だけ遅延させた後にその出力をエンコーダ１２
に出力することで、バッファ回路Ｂ1 〜Ｂn 内のどの位
置にまで分周クロック信号ＣＬＫ２が進んだかを知るた
めの情報信号Ｄ1 ”〜Ｄn ”をエンコーダ１２に出力す
る。これらフリップフロップ回路Ｆ1 〜Ｆn は、次段の
エンコーダ１２によってエンコードを行う前に、パルス
信号Ｄ1 ’〜Ｄn ’の出力レベル変化点の検出位置を確
定させるためのものであり、検出位置を確定させておく
ことで、エンコーダ１２からグレイコード（未確定値）
が出力されることを防止する。また、フリップフロップ
回路Ｆ1 〜Ｆn の出力信号である情報信号Ｄ1 ”〜
Ｄn ”を基準クロック信号ＣＬＫに同期させることで、
後段回路のクロック同期処理が行い易くなる。
【００１９】図３は、図１におけるエンコーダ１２の構
成例を示す図である。エンコーダ１２は、図３に示すよ
うに、複数個のエクスクルーシブオアゲートＥＯＲ…
と、複数個のオアゲートＯＲ…とから構成され、フリッ
プフロップ回路Ｆ1 〜Ｆn から与えられる情報信号
Ｄ1 ”〜Ｄn ”に基づいて、この情報信号Ｄ 1 ”〜
Ｄn ”を遅延データとして数値データ化し、所定ビット
のデータＴを演算回路６に出力するものである。演算回
路６は、乗算器１３と、デコーダ１４とから構成され、
乗算器１３は、予め設定入力されるディジタルデータＤ
Ｓとエンコーダ１２から出力されるデータＴとを乗算す
ることにより、所望のパルス幅となる遅延位置を計算
し、この演算結果データＳ1 をデコーダ１４に出力す
る。
成例を示す図である。エンコーダ１２は、図３に示すよ
うに、複数個のエクスクルーシブオアゲートＥＯＲ…
と、複数個のオアゲートＯＲ…とから構成され、フリッ
プフロップ回路Ｆ1 〜Ｆn から与えられる情報信号
Ｄ1 ”〜Ｄn ”に基づいて、この情報信号Ｄ 1 ”〜
Ｄn ”を遅延データとして数値データ化し、所定ビット
のデータＴを演算回路６に出力するものである。演算回
路６は、乗算器１３と、デコーダ１４とから構成され、
乗算器１３は、予め設定入力されるディジタルデータＤ
Ｓとエンコーダ１２から出力されるデータＴとを乗算す
ることにより、所望のパルス幅となる遅延位置を計算
し、この演算結果データＳ1 をデコーダ１４に出力す
る。
【００２０】すなわち、Ｎ（Ｎは自然数）個分の遅延素
子に相当する遅延が存在し、基準クロック信号ＣＬＫの
１クロック周期時間での遅延がＭ（Ｍは自然数）個分の
遅延素子に相当する遅延であるとき、ディジタルデータ
ＤＳがＡ（０≦Ａ≦１）であれば、Ａ×Ｍによって求め
られる演算結果Ｙ（０≦Ｙ≦Ｍ，Ｙは整数）は、Ｍを１
００％のパルス幅とする、Ａ×１００％のパルス幅出力
を得るためのデータを得ることができる。
子に相当する遅延が存在し、基準クロック信号ＣＬＫの
１クロック周期時間での遅延がＭ（Ｍは自然数）個分の
遅延素子に相当する遅延であるとき、ディジタルデータ
ＤＳがＡ（０≦Ａ≦１）であれば、Ａ×Ｍによって求め
られる演算結果Ｙ（０≦Ｙ≦Ｍ，Ｙは整数）は、Ｍを１
００％のパルス幅とする、Ａ×１００％のパルス幅出力
を得るためのデータを得ることができる。
【００２１】図４は、図２におけるデコーダ１４および
ディレイ回路７の構成例を示す図である。デコーダ１４
は、図４に示すように、遅延素子となるバッファ回路Ｂ
1 〜Ｂnからの出力数と同数（すなわち、ｎ個）のアン
ドゲートＡＮＤ1 〜ＡＮＤn から構成され、乗算器１３
から得られたデータに基づいて後述するセレクタ８に対
する選択信号を生成するものである。このデコーダ１４
は、乗算器１３から入力される演算結果データＳ1 に基
づいて、演算結果データＳ1 に相当する位置に設けられ
たアンドゲートＡＮＤ1 〜ＡＮＤn の出力端子の信号レ
ベルだけを“Ｈ”とした選択信号Ｓ2 を出力する。具体
的には、乗算器１３から出力される演算結果データＳ1
のデータがＹであるとすると、Ｙ番目に位置するアンド
ゲートＡＮＤ 1 〜ＡＮＤn の出力端子だけが“Ｈ”とな
る。
ディレイ回路７の構成例を示す図である。デコーダ１４
は、図４に示すように、遅延素子となるバッファ回路Ｂ
1 〜Ｂnからの出力数と同数（すなわち、ｎ個）のアン
ドゲートＡＮＤ1 〜ＡＮＤn から構成され、乗算器１３
から得られたデータに基づいて後述するセレクタ８に対
する選択信号を生成するものである。このデコーダ１４
は、乗算器１３から入力される演算結果データＳ1 に基
づいて、演算結果データＳ1 に相当する位置に設けられ
たアンドゲートＡＮＤ1 〜ＡＮＤn の出力端子の信号レ
ベルだけを“Ｈ”とした選択信号Ｓ2 を出力する。具体
的には、乗算器１３から出力される演算結果データＳ1
のデータがＹであるとすると、Ｙ番目に位置するアンド
ゲートＡＮＤ 1 〜ＡＮＤn の出力端子だけが“Ｈ”とな
る。
【００２２】ディレイ回路７は、図４に示すように、デ
コーダ１４を構成するアンドゲートＡＮＤ1 〜ＡＮＤn
にそれぞれ１対１で対応するｎ個のＤ型フリップフロッ
プ回路ＤＦ1 〜ＤＦn から構成され、基準クロック信号
ＣＬＫの１クロック周期分だけアンドゲートＡＮＤ1 〜
ＡＮＤn からの出力である選択信号Ｓ2 を遅延させ、遅
延選択信号Ｓ3 として出力するために設けられている。
これは、各バッファ回路Ｂ1 〜Ｂn の伝播遅延時間およ
び立ち上がり時間または立ち下がり時間のバラツキ等が
要因となってバッファ回路Ｂ1 〜Ｂn によって得られる
遅延時間がパルス立ち上がりタイミングとパルス立ち下
がりタイミングとで大きくズレが生じることがあるため
の対策であり、パルス立ち上がりタイミング同士、ある
いは、パルス立ち下がりタイミング同士では遅延時間の
バラツキは小さいという特長を利用したものである。
コーダ１４を構成するアンドゲートＡＮＤ1 〜ＡＮＤn
にそれぞれ１対１で対応するｎ個のＤ型フリップフロッ
プ回路ＤＦ1 〜ＤＦn から構成され、基準クロック信号
ＣＬＫの１クロック周期分だけアンドゲートＡＮＤ1 〜
ＡＮＤn からの出力である選択信号Ｓ2 を遅延させ、遅
延選択信号Ｓ3 として出力するために設けられている。
これは、各バッファ回路Ｂ1 〜Ｂn の伝播遅延時間およ
び立ち上がり時間または立ち下がり時間のバラツキ等が
要因となってバッファ回路Ｂ1 〜Ｂn によって得られる
遅延時間がパルス立ち上がりタイミングとパルス立ち下
がりタイミングとで大きくズレが生じることがあるため
の対策であり、パルス立ち上がりタイミング同士、ある
いは、パルス立ち下がりタイミング同士では遅延時間の
バラツキは小さいという特長を利用したものである。
【００２３】すなわち、ディレイ回路７によって１クロ
ック周期分だけ選択信号Ｓ2 を遅延させることで、遅延
回路３においてパルス立ち上がりタイミングで得られた
遅延信号Ｄ1 〜Ｄn に対しては、演算回路６およびセレ
クタ８においてもパルス立ち上がりタイミングで演算処
理や所望の信号を選択するように構成されている。した
がって、逆にパルス立ち下がりタイミングが基準となる
場合には、パルス立ち下がりタイミングに基づいてセレ
クタ８による選択を行うように、時間調整すればよい。
ック周期分だけ選択信号Ｓ2 を遅延させることで、遅延
回路３においてパルス立ち上がりタイミングで得られた
遅延信号Ｄ1 〜Ｄn に対しては、演算回路６およびセレ
クタ８においてもパルス立ち上がりタイミングで演算処
理や所望の信号を選択するように構成されている。した
がって、逆にパルス立ち下がりタイミングが基準となる
場合には、パルス立ち下がりタイミングに基づいてセレ
クタ８による選択を行うように、時間調整すればよい。
【００２４】セレクタ８は、図２に示すように、パルス
生成回路４からの出力信号を入力とするｎ個のトライス
テートバッファ回路Ｔ1 〜Ｔn と、セレクタ８の出力値
が不定値となるのを防止するために設けられたプルダウ
ン用抵抗ｒと、出力すべきパルス信号を増幅するための
バッファ回路１５とから構成されている。ここで、トラ
イステートバッファ回路Ｔ1 〜Ｔn は、ディレイ回路７
からの遅延選択信号Ｓ3 に基づいて指示された１つのト
ライステートバッファ回路Ｔ1 〜Ｔn だけをイネーブル
状態とし、イネーブル状態となったトライステートバッ
ファ回路Ｔ1 〜Ｔn に入力されるパルス信号Ｄ1 ’〜Ｄ
n ’のいずれか１つを選択する。ここで選択されたパル
ス信号Ｄ1 ’〜Ｄn ’が演算回路６に設定したディジタ
ルデータＤＳに対応するパルス幅変調信号Ｐであり、バ
ッファ回路１５にて増幅した後、出力端子ＣＬＫout か
ら出力する。
生成回路４からの出力信号を入力とするｎ個のトライス
テートバッファ回路Ｔ1 〜Ｔn と、セレクタ８の出力値
が不定値となるのを防止するために設けられたプルダウ
ン用抵抗ｒと、出力すべきパルス信号を増幅するための
バッファ回路１５とから構成されている。ここで、トラ
イステートバッファ回路Ｔ1 〜Ｔn は、ディレイ回路７
からの遅延選択信号Ｓ3 に基づいて指示された１つのト
ライステートバッファ回路Ｔ1 〜Ｔn だけをイネーブル
状態とし、イネーブル状態となったトライステートバッ
ファ回路Ｔ1 〜Ｔn に入力されるパルス信号Ｄ1 ’〜Ｄ
n ’のいずれか１つを選択する。ここで選択されたパル
ス信号Ｄ1 ’〜Ｄn ’が演算回路６に設定したディジタ
ルデータＤＳに対応するパルス幅変調信号Ｐであり、バ
ッファ回路１５にて増幅した後、出力端子ＣＬＫout か
ら出力する。
【００２５】次に、上述の実施例の動作例を図５および
図６に基づいて説明する。図５および図６は、本実施例
におけるパルス幅変調回路１の動作を説明するための図
であり、図１および図２に示す各ブロックの出力波形を
示す。まず、分周器２に５ＭＨｚの基準クロック信号Ｃ
ＬＫを入力すると、分周器２は、２００ｎｓｅｃの周期
で“Ｈ”と“Ｌ”とを交互に出力する分周クロック信号
ＣＬＫ２を出力する。遅延回路３は、立ち上がり波形に
おいて０．４５ｎｓｅｃ〜０．６５ｎｓｅｃのバラツキ
をもち、代表値が０．５５ｎｓｅｃであり、一方、立ち
下がり波形において０．４ｎｓｅｃ〜０．６ｎｓｅｃの
バラツキをもち、代表値が０．５ｎｓｅｃとなる５１２
個のバッファ回路Ｂ1 〜Ｂ512 からなるものとすると、
立ち上がり波形での総遅延は代表値で０．５５×５１２
＝２８１．６ｎｓｅｃ、一方、立ち下がり波形での総遅
延は代表値で０．５×５１２＝２５６ｎｓｅｃとなる。
図６に基づいて説明する。図５および図６は、本実施例
におけるパルス幅変調回路１の動作を説明するための図
であり、図１および図２に示す各ブロックの出力波形を
示す。まず、分周器２に５ＭＨｚの基準クロック信号Ｃ
ＬＫを入力すると、分周器２は、２００ｎｓｅｃの周期
で“Ｈ”と“Ｌ”とを交互に出力する分周クロック信号
ＣＬＫ２を出力する。遅延回路３は、立ち上がり波形に
おいて０．４５ｎｓｅｃ〜０．６５ｎｓｅｃのバラツキ
をもち、代表値が０．５５ｎｓｅｃであり、一方、立ち
下がり波形において０．４ｎｓｅｃ〜０．６ｎｓｅｃの
バラツキをもち、代表値が０．５ｎｓｅｃとなる５１２
個のバッファ回路Ｂ1 〜Ｂ512 からなるものとすると、
立ち上がり波形での総遅延は代表値で０．５５×５１２
＝２８１．６ｎｓｅｃ、一方、立ち下がり波形での総遅
延は代表値で０．５×５１２＝２５６ｎｓｅｃとなる。
【００２６】このとき、基準クロック信号ＣＬＫの１ク
ロック周期時間においてバッファ回路Ｂ1 〜Ｂ512 を通
過する通過量は、立ち上がり波形で２００÷０．５５≒
３６３．６３より３６３個、立ち下がり波形で２００÷
０．５＝４００個となる。したがって、遅延量検出回路
５では、立ち上がり波形時の場合、１〜３６３個までの
フリップフロップ回路Ｆ1 〜Ｆ363 の出力は“Ｌ”とな
り、３６４〜５１２個までのフリップフロップ回路Ｆ
364 〜Ｆ512 の出力は“Ｈ”となる。同様にして、立ち
下がり波形時の場合、１〜４００個までのフリップフロ
ップ回路Ｆ1 〜Ｆ400 の出力は“Ｌ”となり、４０１〜
５１２個までのフリップフロップ回路Ｆ401 〜Ｆ512 の
出力は“Ｈ”となる。この結果、エンコーダ１２の出力
Ｔは、５１２の数値を表現できる、例えば、９ビットの
データで立ち上がり波形時に３６３、立ち下がり波形時
に４００のデータを出力する。
ロック周期時間においてバッファ回路Ｂ1 〜Ｂ512 を通
過する通過量は、立ち上がり波形で２００÷０．５５≒
３６３．６３より３６３個、立ち下がり波形で２００÷
０．５＝４００個となる。したがって、遅延量検出回路
５では、立ち上がり波形時の場合、１〜３６３個までの
フリップフロップ回路Ｆ1 〜Ｆ363 の出力は“Ｌ”とな
り、３６４〜５１２個までのフリップフロップ回路Ｆ
364 〜Ｆ512 の出力は“Ｈ”となる。同様にして、立ち
下がり波形時の場合、１〜４００個までのフリップフロ
ップ回路Ｆ1 〜Ｆ400 の出力は“Ｌ”となり、４０１〜
５１２個までのフリップフロップ回路Ｆ401 〜Ｆ512 の
出力は“Ｈ”となる。この結果、エンコーダ１２の出力
Ｔは、５１２の数値を表現できる、例えば、９ビットの
データで立ち上がり波形時に３６３、立ち下がり波形時
に４００のデータを出力する。
【００２７】ここで、演算回路６に入力されるディジタ
ルデータＤＳが、３０％のパルス幅出力を期待する０．
３の値であったとすると、立ち上がり波形時には、遅延
素子量が３６３個であるから０．３×３６３＝１０８．
９より１０８、一方、立ち下がり波形時には、遅延素子
量が４００個であるから０．３×４００＝１２０の乗算
結果を得る。この結果、デコーダ１４の出力Ｓ2 は、立
ち上がり波形時に１０８番目のビットを“Ｈ”とし、立
ち下がり波形時に１２０番目のビットを“Ｈ”とする。
そして、デコーダ１４からの出力Ｓ2 をディレイ回路７
によって、基準クロック信号ＣＬＫの１クロック周期分
である２００ｎｓｅｃだけ遅延させた後、セレクタ８に
出力する。
ルデータＤＳが、３０％のパルス幅出力を期待する０．
３の値であったとすると、立ち上がり波形時には、遅延
素子量が３６３個であるから０．３×３６３＝１０８．
９より１０８、一方、立ち下がり波形時には、遅延素子
量が４００個であるから０．３×４００＝１２０の乗算
結果を得る。この結果、デコーダ１４の出力Ｓ2 は、立
ち上がり波形時に１０８番目のビットを“Ｈ”とし、立
ち下がり波形時に１２０番目のビットを“Ｈ”とする。
そして、デコーダ１４からの出力Ｓ2 をディレイ回路７
によって、基準クロック信号ＣＬＫの１クロック周期分
である２００ｎｓｅｃだけ遅延させた後、セレクタ８に
出力する。
【００２８】したがって、立ち上がり波形時には、トラ
イステートバッファ回路Ｔ108 がイネーブル状態となっ
てパルス信号Ｄ108 ’を出力すべきパルス幅変調信号Ｐ
として選択し、立ち下がり波形時には、トライステート
バッファ回路Ｔ120 がイネーブル状態となってパルス信
号Ｄ120 ’を出力すべきパルス幅変調信号Ｐとして選択
する。これによって、ディジタルデータＤＳによって指
定された３０％のパルス幅を有するパルス信号を正確に
選択することができる。
イステートバッファ回路Ｔ108 がイネーブル状態となっ
てパルス信号Ｄ108 ’を出力すべきパルス幅変調信号Ｐ
として選択し、立ち下がり波形時には、トライステート
バッファ回路Ｔ120 がイネーブル状態となってパルス信
号Ｄ120 ’を出力すべきパルス幅変調信号Ｐとして選択
する。これによって、ディジタルデータＤＳによって指
定された３０％のパルス幅を有するパルス信号を正確に
選択することができる。
【００２９】図７および図９は、他の実施例におけるパ
ルス幅変調回路１’の全体構成を示す図である。なお、
図７および図９において、図１および図２に示す実施例
と同一要素部分には同一符号を付している。本実施例の
パルス幅変調回路１’における遅延回路３’は、２入力
端に同一信号を入力するｎ段（ｎは２以上の整数）のア
ンドゲートＡ1 〜Ａn から構成されており、図１におけ
るバッファ回路Ｂ1 〜Ｂn と同様に、アンドゲートＡ1
〜Ａ n を遅延素子とみなして遅延信号Ｄ1 〜Ｄn を生成
している。ここで、通常、遅延回路３’においては立ち
上がり波形時と立ち下がり波形時において遅延差が生じ
るものであるが、この差がない場合には本実施例のよう
に、図２におけるディレイ回路７を省略することもでき
る。
ルス幅変調回路１’の全体構成を示す図である。なお、
図７および図９において、図１および図２に示す実施例
と同一要素部分には同一符号を付している。本実施例の
パルス幅変調回路１’における遅延回路３’は、２入力
端に同一信号を入力するｎ段（ｎは２以上の整数）のア
ンドゲートＡ1 〜Ａn から構成されており、図１におけ
るバッファ回路Ｂ1 〜Ｂn と同様に、アンドゲートＡ1
〜Ａ n を遅延素子とみなして遅延信号Ｄ1 〜Ｄn を生成
している。ここで、通常、遅延回路３’においては立ち
上がり波形時と立ち下がり波形時において遅延差が生じ
るものであるが、この差がない場合には本実施例のよう
に、図２におけるディレイ回路７を省略することもでき
る。
【００３０】また、本実施例のパルス幅変調回路１’に
おけるセレクタ８’は、図８に示すように、パルス生成
回路４からの出力信号を入力とするｎ個のトライステー
トインバータ回路Ｉ1 〜Ｉn と、セレクタ８’の出力値
が不定値となるのを防止するために設けられたプルダウ
ン用抵抗ｒと、出力すべきパルス信号を増幅するための
インバータ回路１６とから構成されている。すなわち、
図２におけるセレクタ８では、トライステートバッファ
回路Ｔ1 〜Ｔn によって選択された信号をバッファ回路
１５によって増幅出力していたが、本実施例のセレクタ
８’では、トライステートインバータ回路Ｉ1 〜Ｉn に
よって選択された反転信号をインバータ回路１６によっ
て反転増幅することによってセレクタ８と同一の出力信
号を得るようにしたものである。
おけるセレクタ８’は、図８に示すように、パルス生成
回路４からの出力信号を入力とするｎ個のトライステー
トインバータ回路Ｉ1 〜Ｉn と、セレクタ８’の出力値
が不定値となるのを防止するために設けられたプルダウ
ン用抵抗ｒと、出力すべきパルス信号を増幅するための
インバータ回路１６とから構成されている。すなわち、
図２におけるセレクタ８では、トライステートバッファ
回路Ｔ1 〜Ｔn によって選択された信号をバッファ回路
１５によって増幅出力していたが、本実施例のセレクタ
８’では、トライステートインバータ回路Ｉ1 〜Ｉn に
よって選択された反転信号をインバータ回路１６によっ
て反転増幅することによってセレクタ８と同一の出力信
号を得るようにしたものである。
【００３１】以上説明したように、本実施例では、入力
される基準クロック信号ＣＬＫを２分周することによっ
て周期データに変換し、この周期データに基づいて処理
を行うため、基準クロック信号ＣＬＫのデューティとは
無関係に適正な出力パルス信号を得ることができる。ま
た、遅延回路３を構成する遅延素子における波形の立ち
上がりや立ち下がりの遅延差がある場合、ディレイ回路
７によってタイミング調整を行うことで、セレクタ８で
はより正確なパルス波形を選択することができる。
される基準クロック信号ＣＬＫを２分周することによっ
て周期データに変換し、この周期データに基づいて処理
を行うため、基準クロック信号ＣＬＫのデューティとは
無関係に適正な出力パルス信号を得ることができる。ま
た、遅延回路３を構成する遅延素子における波形の立ち
上がりや立ち下がりの遅延差がある場合、ディレイ回路
７によってタイミング調整を行うことで、セレクタ８で
はより正確なパルス波形を選択することができる。
【００３２】さらに、本実施例では、入力段において細
いパルス幅を利用した処理を行わないため、遅延素子に
よるパルス幅の細りあるいは太り等の影響を受けること
がない。また、パルス生成回路４において、基準クロッ
ク信号ＣＬＫの周期時間を越える遅延時間によるパルス
信号を生成することにより、０％から１００％までのパ
ルス幅に対応することができる。なお、前述の実施例で
は、遅延量検出回路５の前段においてフリップフロップ
回路Ｆ1 〜Ｆn をデータの確定を行っているが、これに
限らず、クロック信号に同期してデータを確定させるこ
とのできるものであれば、他の回路で代用しても構わな
い。
いパルス幅を利用した処理を行わないため、遅延素子に
よるパルス幅の細りあるいは太り等の影響を受けること
がない。また、パルス生成回路４において、基準クロッ
ク信号ＣＬＫの周期時間を越える遅延時間によるパルス
信号を生成することにより、０％から１００％までのパ
ルス幅に対応することができる。なお、前述の実施例で
は、遅延量検出回路５の前段においてフリップフロップ
回路Ｆ1 〜Ｆn をデータの確定を行っているが、これに
限らず、クロック信号に同期してデータを確定させるこ
とのできるものであれば、他の回路で代用しても構わな
い。
【００３３】
【発明の効果】以上の説明から明らかなように、請求項
１および請求項２記載の発明では、動作基準となるタイ
ミングを基準クロック信号のデューティではなく周期タ
イミングとすることにより、入力クロック信号のデュー
ティ変化に伴う出力パルス信号のデューティ変化を抑え
ることができる。また、請求項２および請求項３記載の
発明では、遅延手段における遅延量を調整することによ
り、選択手段における選択基準となる入力信号のタイミ
ングを基準クロック信号のパルス立ち上がりタイミング
あるいはパルス立ち下がりタイミングに統一することが
でき、パルス立ち上がりタイミングとパルス立ち下がり
タイミングとの間の遅延差が大きい場合でも各タイミン
グ間では遅延差が小さいため、安定したパルス変調を行
うことができる。
１および請求項２記載の発明では、動作基準となるタイ
ミングを基準クロック信号のデューティではなく周期タ
イミングとすることにより、入力クロック信号のデュー
ティ変化に伴う出力パルス信号のデューティ変化を抑え
ることができる。また、請求項２および請求項３記載の
発明では、遅延手段における遅延量を調整することによ
り、選択手段における選択基準となる入力信号のタイミ
ングを基準クロック信号のパルス立ち上がりタイミング
あるいはパルス立ち下がりタイミングに統一することが
でき、パルス立ち上がりタイミングとパルス立ち下がり
タイミングとの間の遅延差が大きい場合でも各タイミン
グ間では遅延差が小さいため、安定したパルス変調を行
うことができる。
【図１】本実施例におけるパルス幅変調回路の全体構成
を示す図である。
を示す図である。
【図２】図１に続く、パルス幅変調回路の全体構成を示
す図である。
す図である。
【図３】図１におけるエンコーダの構成例を示す図であ
る。
る。
【図４】図２におけるデコーダおよびディレイ回路の構
成例を示す図である。
成例を示す図である。
【図５】図１および図２に示す各ブロックの出力波形を
示す図である。
示す図である。
【図６】図１および図２に示す各ブロックの出力波形を
示す図である。
示す図である。
【図７】他の実施例におけるパルス幅変調回路の全体構
成を示す図である。
成を示す図である。
【図８】図７に続く、パルス幅変調回路の全体構成を示
す図である。
す図である。
【図９】従来のパルス幅変調回路の要部構成を示す図で
ある。
ある。
１ パルス幅変調回路 ２ 分周器（クロック分周手段） ３ 遅延回路（信号遅延手段） ４ パルス生成回路（パルス生成手段） ５ 遅延量検出回路（遅延量検出手段） ６ 演算回路（演算手段） ７ ディレイ回路（遅延手段） ８ セレクタ（選択手段） １１ Ｄ型フリップフロップ回路 １２ エンコーダ １３ 乗算器 １４ デコーダ １５ バッファ回路 １６ インバータ回路
Claims (3)
- 【請求項１】 入力される基準クロック信号を、基準ク
ロック信号の２倍周期のクロック信号に分周するクロッ
ク分周手段と、 前記クロック分周手段からの出力信号を段階的に遅延さ
せた複数の遅延信号を生成する信号遅延手段と、 前記クロック分周手段における出力信号レベルの変化時
から前記信号遅延手段によって遅延した時間後に出力さ
れる複数の遅延信号出力レベルが変化するまでの時間の
パルス幅を有する複数のパルス信号を生成するパルス生
成手段と、 前記パルス生成手段によって生成された各パルス信号の
出力信号レベルを基準クロック信号の立ち上がりタイミ
ングで取り込み次の基準クロック信号の立ち上がりタイ
ミングまで保持し、保持した各信号レベルを比較して保
持した各信号のレベルが変化する位置を判定し、変化す
る位置に基づいて基準クロックの周期時間に発生する前
記信号遅延手段の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段により検出されたパルス信号の遅延
量に基づいて予め設定された設定値に対する補正値を演
算する演算手段と、 前記演算手段により求められた補正値に基づいて前記パ
ルス生成手段で生成される複数のパルス信号から所望の
パルス信号を選択する選択手段とを具備することを特徴
とするパルス幅変調回路。 - 【請求項２】 入力される基準クロック信号を、基準ク
ロック信号の２倍周期のクロック信号に分周するクロッ
ク分周手段と、 前記クロック分周手段からの出力信号を段階的に遅延さ
せた複数の遅延信号を生成する信号遅延手段と、 前記クロック分周手段における出力信号レベルの変化時
から前記信号遅延手段によって遅延した時間後に出力さ
れる複数の遅延信号出力レベルが変化するまでの時間の
パルス幅を有する複数のパルス信号を生成するパルス生
成手段と、 前記パルス生成手段によって生成された各パルス信号の
出力信号レベルを基準クロック信号の立ち上がりタイミ
ングで取り込み次の基準クロック信号の立ち上がりタイ
ミングまで保持し、保持した各信号レベルを比較して保
持した各信号のレベルが変化する位置を判定し、変化す
る位置に基づいて基準クロックの周期時間に発生する前
記信号遅延手段の遅延量を検出する遅延量検出手段と、 前記遅延量検出手段により検出されたパルス信号の遅延
量に基づいて予め設定された設定値に対する補正値を演
算する演算手段と、 前記演算手段により求められた補正値の出力タイミング
を所定時間だけ遅延させて出力する遅延手段と、 前記遅延手段により遅延出力される補正値に基づいて前
記パルス生成手段で生成される複数のパルス信号から所
望のパルス信号を選択する選択手段とを具備することを
特徴とするパルス幅変調回路。 - 【請求項３】 前記遅延手段による信号の遅延時間は、
入力される基準クロック信号の１クロック周期時間であ
ることを特徴とする請求項２記載のパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302283A JP3060970B2 (ja) | 1996-11-14 | 1996-11-14 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8302283A JP3060970B2 (ja) | 1996-11-14 | 1996-11-14 | パルス幅変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145192A JPH10145192A (ja) | 1998-05-29 |
| JP3060970B2 true JP3060970B2 (ja) | 2000-07-10 |
Family
ID=17907148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8302283A Expired - Lifetime JP3060970B2 (ja) | 1996-11-14 | 1996-11-14 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060970B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9621040B2 (en) * | 2015-08-20 | 2017-04-11 | Sanken Electric Co., Ltd. | PWM signal generator and switching power supply device having same |
| CN115412064A (zh) * | 2021-05-28 | 2022-11-29 | 北京比特大陆科技有限公司 | 延时调制电路、方法、芯片及服务器 |
-
1996
- 1996-11-14 JP JP8302283A patent/JP3060970B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10145192A (ja) | 1998-05-29 |
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