JP4695415B2 - 遅延回路 - Google Patents

Description

本発明は、ディレイラインを用いて入力信号を所定の時間遅延する遅延回路において、その出力信号のデューティの崩れを軽減する技術に関するものである。

ディレイラインを通過させることによって、クロックなどの信号を所定の時間遅延させることがよく行われる。しかし、ディレイラインを通過させた後の信号は、ディレイラインの個々のディレイセルを構成するトランジスタのアンバランスやレイアウト形状などに応じて、信号の立上りの遅延時間と立下りの遅延時間とが同一とはならないために、そのデューティが崩れる。

ディレイセルの段数が少ない場合には、トランジスタのサイズやレイアウトを調整して信号の立上りの遅延時間と立下りの遅延時間とをほぼ等しくすることでデューティの崩れを軽減することが可能である。しかし、ディレイセルの段数が多くなると、たとえ個々のディレイセルによる遅延時間の差が小さくても、その差が次第に累積されるために、ディレイラインの出力信号のデューティが大きく崩れることになる。

図３は、ディレイラインの構成を表す一例の回路図である。同図に示すディレイライン３０は、入力信号ＩＮを所定の時間遅延し、出力信号ＯＵＴとして出力するもので、３段のディレイセル３２ａ、３２ｂ、３２ｃを直列に接続して構成されている。

各々のディレイセル３２ａ、３２ｂ、３２ｃは、２段のＮＡＮＤゲート３４ａ、３４ｂを直列に接続して構成されている。ＮＡＮＤゲート３４ａ、３４ｂの一方の入力端子は電源に接続され、前段のＮＡＮＤゲート３４ａの出力が後段のＮＡＮＤゲート３４ｂの他方の入力端子に入力される。

入力信号ＩＮは、１段目のディレイセル３２ａの前段のＮＡＮＤゲート３４ａの他方の入力端子に入力される。１段目および２段目のディレイセル３２ａ、３２ｂの後段のＮＡＮＤゲート３４ｂの出力（ノード１およびノード２）がそれぞれ２段目および３段目のディレイセル３２ｂ、３２ｃの前段のＮＡＮＤゲート３４ａの他方の入力端子に入力され、３段目のディレイセル３２ｃの後段のＮＡＮＤゲート３４ｂの出力が出力信号ＯＵＴとして出力される。

図４のタイミングチャートに示すように、個々のディレイセル３２ａ、３２ｂ、３２ｃによる信号の立上りの遅延時間と立下りの遅延時間とが等しい場合、入力信号ＩＮは、個々のディレイセル３２ａ、３２ｂ、３２ｃによってデューティが崩れることなく所定の時間ずつ遅延される。その結果、出力信号ＯＵＴは、入力信号ＩＮにほぼ等しい周波数およびデューティを持ち、３段のディレイセル３２ａ、３２ｂ、３２ｃによる遅延時間だけ遅延された信号となる。

一方、同じく図４のタイミングチャートに示すように、例えば立上りの遅延時間よりも立下りの遅延時間の方が長い場合、個々のディレイセル３２ａ、３２ｂ、３２ｃによる遅延時間の差が次第に蓄積される。その結果、出力信号ＯＵＴの周波数は、立上りの遅延時間と立下りの遅延時間とが等しい場合と同じであるが、そのハイレベルのパルス幅がローレベルのパルス幅よりも長い信号となる。すなわち、出力信号ＯＵＴのデューティが崩れる。

上記のように、ディレイラインを用いて信号を遅延させると、その出力信号のデューティが崩れるという問題がある。また、その崩れの割合は、ディレイセルの段数が多くなるに従って大きくなる。これに対し、トランジスタのアンバランスやレイアウト形状を調整することでデューティの崩れを改善することは可能であるが、精度よくバランスさせることには限界がある。

なお、本発明の出願時に、本発明に関わる先行技術文献は存在していない。

本発明の目的は、前記従来技術に基づく問題点を解消し、ディレイラインのディレイセルの段数に関わらず、ディレイラインを通過させた後の出力信号のデューティの崩れを軽減することができる遅延回路を提供することにある。

上記目的を達成するために、本発明は、入力信号の立上りおよび立下りを検出して、該立上りおよび立下りのエッジから所定のパルス幅を持つ検出信号を出力するエッジ検出回路と、該検出信号を所定の時間遅延して遅延信号を出力するディレイラインと、該遅延信号の立上りだけまたは立下りだけに基づいて、前記入力信号に略等しい周波数およびデューティを持ち、該入力信号が前記ディレイラインによる遅延時間だけ遅延された出力信号を出力する信号再生回路とを備え、
前記エッジ検出回路は、前記入力信号を所定のタイミングで保持し、該入力信号が所定の時間遅延された保持信号を出力する保持回路と、前記入力信号と前記保持信号とを比較して前記検出信号を出力する比較回路とを備え、
前記保持回路は、前記検出信号が前記ディレイラインによって遅延された信号で前記入力信号を保持するものであり、
前記信号再生回路は、前記保持信号を前記遅延信号で保持することによって前記出力信号を出力することを特徴とする遅延回路を提供するものである。

ここで、前記エッジ検出回路は、前記入力信号を２逓倍することによって前記検出信号を出力することが好ましい。

また、前記信号再生回路は、前記遅延信号を２分周することによって前記出力信号を出力することが好ましい。

本発明の遅延回路では、エッジ検出回路により、実質的に入力信号を２逓倍してディレイラインを通過させる。一方、信号再生回路では、遅延信号の立上りまたは立下りだけを使用して、実質的に遅延信号を２分周することで出力信号を生成する。このため、遅延信号のデューティが崩れていたとしても、出力信号には全く影響はなく、ディレイラインのディレイセルの段数に関わらずデューティの崩れを大幅に軽減することができるので、入力信号とほぼ等しいデューティを持つ出力信号を出力することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の遅延回路を詳細に説明する。

図１は、本発明の遅延回路の構成を表す一実施形態の概略図である。同図に示す遅延回路１０は、入力クロックＣＬＫＩＮを所定の時間遅延し、出力クロックＣＬＫＯＵＴとして出力するもので、エッジ検出回路１２と、ディレイライン１４と、信号再生回路１６とによって構成されている。

エッジ検出回路１２は、入力クロックＣＬＫＩＮの立上りおよび立下りを検出して、そのエッジから所定のハイレベルのパルス幅を持つ検出信号ＥＯＲＯＵＴを出力するもので、フリップフロップ１８と、ＥＯＲゲート２０とによって構成されている。

ここで、フリップフロップ１８のデータ入力端子Ｄには入力クロックＣＬＫＩＮが入力され、そのクロック入力端子には、ディレイライン１４から出力される遅延信号ＤＬＥＧが入力される。フリップフロップ１８は、本発明の保持回路となるもので、入力クロックＣＬＫＩＮを遅延信号ＤＬＥＧの立上りのタイミングで保持し、入力クロックＣＬＫＩＮが遅延信号ＤＬＥＧの遅延時間だけ遅延された保持信号ＦＦＯＵＴを出力する。

ＥＯＲゲート２０には、入力クロックＣＬＫＩＮと、フリップフロップ１８から出力される保持信号ＦＦＯＵＴとが入力される。ＥＯＲゲート２０は、本発明の比較回路となるもので、入力クロックＣＬＫＩＮと保持信号ＦＦＯＵＴとを比較し、その比較結果として、前述の検出信号ＥＯＲＯＵＴを出力する。検出信号ＥＯＲＯＵＴはディレイライン１４に入力される。

ディレイライン１４は、検出信号ＥＯＲＯＵＴを所定の時間遅延して、遅延信号ＤＬＥＧおよび遅延信号ｄ１〜ｄｎを出力する。遅延信号ＤＬＥＧは、前述の通り、エッジ検出回路１２のフリップフロップ１８のクロック入力端子に入力され、遅延信号ｄ１〜ｄｎは、信号再生回路１６に入力される。ディレイライン１４は、所定の段数のディレイセル（図示省略）を直列に接続して構成されている。

ここで、検出信号ＥＯＲＯＵＴのパルス幅は、遅延信号ＤＬＥＧの遅延時間に相当する時間となる。また、遅延信号ｄ１〜ｄｎは、例えばディレイセルがｎ個ある場合に、各々のディレイセルから出力される信号である。すなわち、遅延信号ｄ１〜ｄｎの遅延時間は、各々のディレイセルによる遅延時間ずつずれている。

信号再生回路１６は、ディレイライン１４から出力される遅延信号ｄ１〜ｄｎのうちの１つに基づいて、入力クロックＣＬＫＩＮにほぼ等しい周波数およびデューティを持ち、入力クロックＣＬＫＩＮがディレイライン１４による遅延時間にほぼ等しい時間遅延された出力クロックＣＬＫＯＵＴを出力するもので、マルチプレクサ２２と、フリップフロップ２４とによって構成されている。

ここで、マルチプレクサ２２には、ディレイライン１４から出力される遅延信号ｄ１〜ｄｎが入力される。マルチプレクサ２２は、出力選択信号（図示省略）に応じて、遅延信号ｄ１〜ｄｎのうちの１つを遅延信号ＤＴＲＧとして出力する。

フリップフロップ２４のデータ入力端子Ｄには、エッジ検出回路１２のフリップフロップ１８から出力される保持信号ＦＦＯＵＴが入力され、そのクロック入力端子には、マルチプレクサ２２から出力される遅延信号ＤＴＲＧが入力される。フリップフロップ２４は、遅延信号ＤＴＲＧの立上りのタイミングで保持信号ＦＦＯＵＴを保持し、これを出力クロックＣＬＫＯＵＴとして出力する。

次に、図２に示すタイミングチャートを参照して、遅延回路１０の動作を説明する。

図２のタイミングチャートに示すように、入力クロックＣＬＫＩＮは、そのデューティが約５０％の信号（ハイレベルのパルス幅とローレベルのパルス幅がほぼ等しい信号）であるとする。

エッジ検出回路１２のＥＯＲゲート２０から出力される検出信号ＥＯＲＯＵＴは、ディレイライン１４によって遅延される。遅延信号ＤＬＥＧの立上りのタイミングで入力クロックＣＬＫＩＮがフリップフロップ１８に保持され、保持信号ＦＦＯＵＴとして出力される。図２のタイミングチャートに示すように、保持信号ＦＦＯＵＴは、入力クロックＣＬＫＩＮに対して、遅延信号ＤＬＥＧの遅延時間だけ遅延された信号となる。

ＥＯＲゲート２０によって、入力クロックＣＬＫＩＮと保持信号ＦＦＯＵＴとが比較され、入力クロックＣＬＫＩＮの立上りおよび立下りのエッジから、遅延信号ＤＬＥＧの遅延時間に相当するハイレベルのパルス幅を持つ検出信号ＥＯＲＯＵＴが出力される。図２のタイミングチャートから分かるように、検出信号ＥＯＲＯＵＴは、実質的に入力クロックＣＬＫＩＮを２逓倍して、その立下りを立上りに変換した信号となる。

検出信号ＥＯＲＯＵＴは、ディレイライン１４によって遅延され、遅延信号ＤＬＥＧおよび遅延信号ｄ１〜ｄｎが出力される。遅延信号ＤＬＥＧは、前述の通り、エッジ検出回路１２のフリップフロップ１８のクロック入力端子に入力され、入力クロックＣＬＫＩＮを保持するためのタイミング信号として使用される。一方、遅延信号ｄ１〜ｄｎは、信号再生回路１６のマルチプレクサ２２に入力される。

マルチプレクサ２２からは、出力選択信号に応じて、遅延信号ｄ１〜ｄｎのうちの１つが遅延信号ＤＴＲＧとして出力される。図２のタイミングチャートに示すように、本実施形態では、遅延信号ＤＴＲＧは、検出信号ＥＯＲＯＵＴの立上りから、ディレイライン１４によって遅延された時間経過後に立ち上がる波形となる。即ち、入力クロックＣＬＫＩＮの立上りおよび立下りから、所定の時間経過後に立ち上がる波形となる。

保持信号ＦＦＯＵＴが遅延信号ＤＴＲＧの立上りのタイミングでフリップフロップ２４に保持され、出力クロックＣＬＫＯＵＴとして出力される。図２のタイミングチャートから分かるように、出力クロックＣＬＫＯＵＴは、実質的に遅延信号ＤＴＲＧを２分周して、入力クロックＣＬＫＩＮとほぼ等しい周波数およびデューティを持ち、入力クロックＣＬＫＩＮがディレイライン１４による遅延時間だけ遅延された信号となる。

上記のように、遅延回路１０では、エッジ検出回路１２により、実質的に入力クロックＣＬＫＩＮを２逓倍して入力クロックＣＬＫＩＮの立下りを立上りに変換し、立下りも立上りとしてディレイライン１４を通過させる。従って、入力クロックＣＬＫＩＮの立下りも立上りと同じ経路を通ってディレイライン１４を通過することになり、遅延信号ＤＴＲＧの立上りから立上りまでの時間は常に等しくなる。

一方、信号再生回路１６では、遅延信号ＤＴＲＧの立上りだけを使用して、実質的に遅延信号ＤＴＲＧを２分周することで出力クロックＣＬＫＯＵＴを生成する。このため、遅延信号ＤＴＲＧのデューティが崩れていたとしても、出力クロックＣＬＫＯＵＴには全く影響はなく、ディレイライン１４のディレイセルの段数に関わらずデューティの崩れを軽減することができるので、入力クロックＣＬＫＩＮとほぼ等しいデューティを持つ出力クロックＣＬＫＯＵＴを出力することができる。

なお、本発明の遅延回路は、上記実施形態の構成に限定されない。

例えば、エッジ検出回路は、入力信号の立上りおよび立下りを検出して、そのエッジから所定のパルス幅を持つ検出信号を出力するものであればよい。また、エッジ検出回路１２は、前述の通り、実質的に入力クロックＣＬＫＩＮを２逓倍する回路によっても同様の機能を果たすことができる。また、検出信号をローレベルのパルスとして、入力信号の立上りを立下りに変換してもよい。

また、遅延される信号はクロックに限らず、どのような信号であってもよい。検出信号ＥＯＲＯＵＴのパルス幅を決定する遅延信号として、検出信号ＥＯＲＯＵＴがディレイライン１４で遅延された遅延信号ＤＬＥＧを使用しているが、これも限定されず、ディレイライン１４とは別の遅延素子によって所定の時間だけ遅延された遅延信号を使用してもよい。

信号再生回路は、ディレイラインから出力される遅延信号に基づいて、入力信号にほぼ等しい周波数およびデューティを持ち、入力信号がディレイラインによる遅延時間にほぼ等しい所定の時間遅延された出力信号を出力するものであればよい。また、信号再生回路１６は、前述の通り、実質的に遅延信号ＤＴＲＧを２分周する回路によっても同様の機能を果たすことができる。

また、マルチプレクサ２２は、任意の構成要素であって、例えばディレイライン１４から固定の時間遅延された１つの遅延信号だけを出力し、これを信号再生回路１６に入力する構成としてもよい。また、図１に示す実施形態では、遅延信号ＤＴＲＧの立上りを使用して出力クロックＣＬＫＯＵＴを生成しているが、逆に遅延信号ＤＴＲＧの立下りを使用して出力クロックＣＬＫＯＵＴを生成することもできる。

本発明は、基本的に以上のようなものである。
以上、本発明の遅延回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の遅延回路の構成を表す一実施形態の概略図である。 図１に示す遅延回路の動作を表すタイミングチャートである。 従来のディレイラインの構成を表す一例の回路図である。 図３に示すディレイラインの動作を表すタイミングチャートである。

符号の説明

１０ 遅延回路
１２ エッジ検出回路
１４、３０ ディレイライン
１６ 信号再生回路
１８、２４ フリップフロップ
２０ ＥＯＲゲート
２２ マルチプレクサ
３２ａ、３２ｂ、３２ｃ ディレイセル
３４ａ、３４ｂ ＮＡＮＤゲート

Claims (3)

1. 入力信号の立上りおよび立下りを検出して、該立上りおよび立下りのエッジから所定のパルス幅を持つ検出信号を出力するエッジ検出回路と、該検出信号を所定の時間遅延して遅延信号を出力するディレイラインと、該遅延信号の立上りだけまたは立下りだけに基づいて、前記入力信号に略等しい周波数およびデューティを持ち、該入力信号が前記ディレイラインによる遅延時間だけ遅延された出力信号を出力する信号再生回路とを備え、
   前記エッジ検出回路は、前記入力信号を所定のタイミングで保持し、該入力信号が所定の時間遅延された保持信号を出力する保持回路と、前記入力信号と前記保持信号とを比較して前記検出信号を出力する比較回路とを備え、
   前記保持回路は、前記検出信号が前記ディレイラインによって遅延された信号で前記入力信号を保持するものであり、
   前記信号再生回路は、前記保持信号を前記遅延信号で保持することによって前記出力信号を出力することを特徴とする遅延回路。
2. 前記エッジ検出回路は、前記入力信号を２逓倍することによって前記検出信号を出力することを特徴とする請求項１に記載の遅延回路。
3. 前記信号再生回路は、前記遅延信号を２分周することによって前記出力信号を出力することを特徴とする請求項１または２に記載の遅延回路。

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