JPH06311154A - タイミング再生回路 - Google Patents

Abstract

(57)【要約】 【目的】 引込み完了までの時間が短くかつパターンジ
ッタの発生を抑制することのできるタイミング再生回路
を提供する。 【構成】 １０３で発生されたクロックは遅延部１０４
および１０５により１０６を介して進み基準エッジ、１
０７より基準エッジ、１０８より遅れ基準エッジを発生
する。１０２で発生される入力信号の立上エッジ、立下
エッジと各基準エッジとの位相差が１０９、１１０、１
１１で検出され、１１２、１１３、１１４で遅延補正さ
れる。１１５で入力信号のパターンがゼロクロス点の位
相の進み、遅れを引き起こすものか否かが判定され、パ
ターン種類に応じて１１６によって位相差信号が選択さ
れる。選択された位相差によってクロックの周期が制御
される。従って入力信号のパターンに応じて予め定めた
ゼロクロス点の位相進み遅れ量を基準とする位相差によ
ってクロックの周期が制御されることとなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はタイミング再生回路に係
わり、特にパターンジッタを低減することのできるタイ
ミング再生回路に関する。

【０００２】

【従来の技術】音声、画像等の情報伝達に広く使用され
ているディジタル伝送方式においては、受信側において
受信した信号列から情報の再生に必要なクロックパルス
を抽出する必要がある。図１２は従来から使用されてい
るタイミング再生回路の一例であって、いわゆるディジ
タルフェーズロックドループ（以下ＤＰＬＬと記す）の
一種である。

【０００３】即ち入力端子１２０から入力される信号は
コンパレータ１２１で２値信号に変換された後、エッジ
検出部１２２において２値信号の立ち上がりおよび立ち
下がりが検出される。位相比較部１２３は、２値信号の
立ち上がりおよび立ち下がりと再生タイミング信号の立
ち上がりとの間の位相差に応じた数のパルス列をランダ
ムウォークフィルタ１２４に供給する。

【０００４】ランダムウォークフィルタ１２４はアップ
ダウンカウンタ１２４１、比較部１２４２およびＯＲゲ
ート１２４３から構成されている。位相比較部１２３か
ら出力されるパルスはアップダウンカウンタ１２４１に
供給され、位相進み量あるいは位相遅れ量が積算され
る。この積算値が予め設定された設定値Ｎに到達すると
比較部１２４２からはアンダーフローパルスあるいはオ
ーバーフローパルスが出力される。なおアンダーフロー
パルスあるいはオーバーフローパルスが出力されるとＯ
Ｒゲート１２４３を介して出力されるリセット信号によ
りアップダウンカウンタ１２４１はリセットされる。

【０００５】マスタクロック１２５から出力されるマス
タクロックパルス列は挿入削除部１２６に入力され、ラ
ンダムウォークフィルタ１２４から出力されるアンダー
フローパルスあるいはオーバーフローパルスによってク
ロックパルスの挿入削除が行われる。即ち再生タイミン
グ信号を基準にして入力信号が遅れている場合にはマス
タクロックパルスを挿入して再生タイミング信号の位相
を遅らせ、入力信号が進んでいる場合にはマスタクロッ
クパルスの間にパルスを削除して再生タイミング信号の
位相を進ませる。

【０００６】挿入削除により修正されたマスタクロック
パルスは分周部１２７で分周され再生タイミング信号と
して出力端子１２８から出力される。なおこの再生タイ
ミング信号は基準エッジ検出部１２９に供給され、再生
タイミング信号の立ち上がりエッジを発生する。上記の
ように従来は入力信号のゼロクロス点に同期したクロッ
クを発生し、これによって再生タイミングを得ていた。

【０００７】しかし入力信号の立ち上がりパルス発生時
あるいは立ち下がりパルス発生時、即ち入力信号のいわ
ゆるゼロクロス点は前後の信号パターンによって影響さ
れる。図１３の（イ）は４ビット分の信号を表し、実線
は入力信号が“１、１、０、１”である場合を、一点鎖
線は“１、０、１、１”である場合を、点線は“１、
０、１、０”である場合を示し、（ロ）はこの入力信号
を２値信号に変換した結果を示す。

【０００８】即ち点線のように“１”および“０”が交
互に繰り返される場合には、ゼロクロス点は第２ビット
目と第３ビット目の中央に現れる。しかし実線のように
“１”が２つ連続した後“０”“１”と反転が続く場合
には、ゼロクロス点は中央より前に移動、即ち位相進み
の状態となる。逆に一点鎖線のように“１”“０”と反
転が続いた後“１”が２つ連続した場合には、ゼロクロ
ス点は中央より後に移動、即ち位相遅れの状態となる。

【０００９】従ってゼロクロス点が移動した状態に基づ
いてタイミング信号を再生した場合にはパターンジッタ
と呼ばれる位相にゆらぎが発生する。このパターンジッ
タを抑制するために従来の抽出回路においてはランダム
ウォークフィルタ内にアップダウンカウンタを設け、位
相進みあるいは遅れの積算値が所定値Ｎ以上となった時
にマスタクロックパスルを補正している。

【００１０】

【発明が解決しようとする課題】しかしながらパターン
ジッタを除去するためには所定値Ｎをある程度大きい値
とする必要があるが、あまり大きくし過ぎるとクロック
パルスの補正頻度が少なくなり再生タイミングの引込み
完了までに長時間を要し、かつ受信中の変動に対する追
従性が悪化する。

【００１１】逆に所定値Ｎを小さくし過ぎると入力信号
の微小な変動に追従してかえってパターンジッタが発生
してしまう。本発明は上記問題点に鑑みなされたもので
あって、引込み完了までの時間が短くかつパターンジッ
タの発生を抑制することのできるタイミング再生回路を
提供することを目的とする。

【００１２】

【課題を解決するための手段】第１の発明にかかるタイ
ミング再生回路は、入力信号を２値信号に変換するコン
パレータ１０１と、コンパレータ１０１によって変換さ
れた２値信号の立ち上がりおよび立ち下がりエッジを検
出するエッジ検出部１０２と、発生周波数を制御するこ
との可能なマスタクロック発生部１０３と、マスタクロ
ック発生部１０３で発生されたマスタクロックを予め定
めた所定遅延時間づつ遅延した少なくとも１つの第１の
遅延マスタクロックを発生する少なくとも１つの第１の
マスタクロック遅延部１０４ｉ（１≦ｉ≦Ｎ）と、少な
くとも１つの第１のマスタクロック遅延部１０４ｉ（１
≦ｉ≦Ｎ）の最終段遅延部１０４Ｎによって発生された
Ｎ段遅延マスタクロックをさらに所定遅延時間づつ遅延
した第１のマスタクロック遅延部１０４ｉ（１≦ｉ≦
Ｎ）の段数と同数の第２の遅延マスタクロックを発生す
る第２のマスタクロック遅延部１０５ｉ（１≦ｉ≦Ｎ）
と、マスタクロック発生部１０３および少なくとも１つ
の第１のマスタクロック遅延部１０４ｉ（１≦ｉ≦Ｎ）
の最終段遅延部１０４Ｎを除く遅延部１０４ｉ（１≦ｉ
≦Ｎ−１）によって発生されたマスタクロックの立ち上
がりエッジを検出する少なくとも１つの進み基準エッジ
検出部１０６ｉ（１≦ｉ≦Ｎ）と、第１のマスタクロッ
ク遅延部１０４ｉ（１≦ｉ≦Ｎ）最終段遅延部１０４Ｎ
で発生されたＮ段遅延マスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部１０７と、第２のマスタ
クロック遅延部１０５ｉ（１≦ｉ≦Ｎ）で発生された少
なくとも１つの第２の遅延マスタクロックの立ち上がり
エッジを検出する少なくとも１つの遅れ基準エッジ検出
部１０８ｉ（１≦ｉ≦Ｎ）と、エッジ検出部１０２で検
出された２値信号の立ち上がりおよび立ち下がりエッジ
と少なくとも１つの進み基準エッジ検出部１０６ｉ（１
≦ｉ≦Ｎ）で検出された少なくとも１つのマスタクロッ
クの立ち上がりエッジとの間の位相差を検出する少なく
とも１つの進み位相差検出部１０９ｉ（１≦ｉ≦Ｎ）
と、エッジ検出部１０２で検出された２値信号の立ち上
がりおよび立ち下がりエッジと基準エッジ検出部１０７
で検出されたＮ段遅延マスタクロックの立ち上がりエッ
ジとの間の位相差を検出する位相差検出部１１０と、エ
ッジ検出部１０２で検出された２値信号の立ち上がりお
よび立ち下がりエッジと少なくとも１つの遅れ基準エッ
ジ検出部１０８ｉ（１≦ｉ≦Ｎ）で検出された第２の遅
延マスタクロックの立ち上がりエッジとの間の位相差を
検出する少なくとも１つの遅れ位相差検出部１１１ｉ
（１≦ｉ≦Ｎ）と、少なくとも１つの進み位相差検出部
１０９ｉ（１≦ｉ≦Ｎ）で検出された進み位相差を所定
遅延時間の２Ｎ倍の時間遅延させる少なくとも１つの進
み位相差補正部１１２ｉ（１≦ｉ≦Ｎ）と、位相差検出
部１１０で検出された進み位相差を所定遅延時間の２Ｎ
倍の時間遅延させる位相差補正部１１３と、少なくとも
１つの遅れ位相差検出部１１１ｉ（１≦ｉ≦Ｎ）で検出
された遅れ位相差を所定遅延時間の２Ｎ倍の時間遅延さ
せる少なくとも１つの遅れ位相差補正部１１４ｉ（１≦
ｉ≦Ｎ）と、入力信号の予め定めた信号長のパターンが
入力信号のゼロクロス点が第１のマスタクロック遅延部
１０４ｉ（１≦ｉ≦Ｎ）の最終段遅延部１０４Ｎで発生
されたＮ段遅延マスタクロックを基準として位相進み遅
れなしＮ段階の位相進みあるいはＮ段階の位相遅れの
（２Ｎ＋１）種類のパターンの何れであるかを判定する
パターン検出部１１５と、パターン検出部１１５で判定
されたパターン種類に応じて少なくとも１つの進み位相
差補正部１１２ｉ（１≦ｉ≦Ｎ）位相補正部１１３およ
び少なくとも１つの遅れ位相差補正部１１４ｉ（１≦ｉ
≦Ｎ）によって補正された補正位相差の中の１つをマス
タクロック発生部１０３に対する周波数制御信号として
選択する位相差選択部１１６と、から構成される。

【００１３】第２の発明にかかるタイミング再生回路
は、入力信号を２値信号に変換するコンパレータ１０１
と、コンパレータ１０１によって変換された２値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部１０２と、発生周波数を制御することの可能なマス
タクロック発生部１０３と、マスタクロック発生部１０
３によって発生されたマスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部１０７と、エッジ検出部
１０２で検出された２値信号の立ち上がりおよび立ち下
がりエッジと基準エッジ検出部１０７で検出されたマス
タクロックの立ち上がりエッジとの間の位相差を検出す
る位相差検出部１１０と、入力信号の予め定めた信号長
のパターンが入力信号のゼロクロス点がマスタクロック
発生部１０３によって発生されたマスタクロックを基準
として位相進み遅れなしまたは位相進みもしくは位相遅
れを生じるパターンの何れであるかを判定するパターン
検出部１１５と、パターン検出部１１５で位相進み遅れ
なしと判定された場合には位相差検出部１１０によって
検出された補正位相差をマスタクロック発生部１０３に
対する周波数制御信号とし位相進みもしくは位相遅れを
生じると判定された場合にはマスタクロック発生部１０
３に対する周波数制御を中止する位相差選択部１１６
と、から構成される。

【００１４】第３の発明にかかるタイミング再生回路
は、入力信号を２値信号に変換するコンパレータ１０１
と、コンパレータ１０１によって変換された２値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部１０２と、発生周波数を制御することの可能なマス
タクロック発生部１０３と、マスタクロック発生部１０
３で発生されたクロックパルスに基づいて入力信号が予
め定めた特定パターンであることを検出する特定パター
ン検出部１１７と、特定パターン検出部１１７によって
特定パターンであることが検出された時に特定パターン
に対応したゼロクロス信号を発生するゼロクロス信号発
生部１１８と、エッジ検出部１０２で検出された２値信
号の立ち上がりおよび立ち下がりエッジとゼロクロス信
号発生部１１８から発生されたゼロクロス信号との間の
位相差を検出しこの位相差をマスタクロック発生部１０
３に対する周波数制御信号とする特定パターン位相差検
出部１１９と、から構成される。

【００１５】第４の発明にかかるタイミング再生回路
は、入力信号を２値信号に変換するコンパレータ１０１
と、コンパレータ１０１によって変換された２値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部１０２と、発生周波数を制御することの可能なマス
タクロック発生部１０３と、マスタクロック発生部１０
３で発生されたマスタクロックを予め定めた所定遅延時
間づつ遅延した少なくとも１つの第１の遅延マスタクロ
ックを発生する少なくとも１つの第１のマスタクロック
遅延部１０４ｉ（１≦ｉ≦Ｎ）と、少なくとも１つの第
１のマスタクロック遅延部１０４ｉ（１≦ｉ≦Ｎ）の最
終段遅延部１０４Ｎによって発生されたＮ段遅延マスタ
クロックをさらに所定遅延時間づつ遅延した第１のマス
タクロック遅延部１０４ｉ（１≦ｉ≦Ｎ）の段数と同数
の第２の遅延マスタクロックを発生する第２のマスタク
ロック遅延部１０５ｉ（１≦ｉ≦Ｎ）と、マスタクロッ
ク発生部１０３および少なくとも１つの第１のマスタク
ロック遅延部１０４ｉ（１≦ｉ≦Ｎ）の最終段遅延部１
０４Ｎを除く遅延部１０４ｉ（１≦ｉ≦Ｎ−１）によっ
て発生されたマスタクロックの立ち上がりエッジを検出
する少なくとも１つの進み基準エッジ検出部１０６ｉ
（１≦ｉ≦Ｎ）と、第１のマスタクロック遅延部１０４
ｉ（１≦ｉ≦Ｎ）の最終段遅延部１０４Ｎで発生された
Ｎ段遅延マスタクロックの立ち上がりエッジを検出する
基準エッジ検出部１０７と、第２のマスタクロック遅延
部１０５ｉ（１≦ｉ≦Ｎ）で発生された少なくとも１つ
の第２の遅延マスタクロックの立ち上がりエッジを検出
する少なくとも１つの遅れ基準エッジ検出部１０８ｉ
（１≦ｉ≦Ｎ）と、エッジ検出部１０２で検出された２
値信号の立ち上がりおよび立ち下がりエッジと少なくと
も１つの進み基準エッジ検出部１０６ｉ（１≦ｉ≦Ｎ）
で検出された少なくとも１つのマスタクロックの立ち上
がりエッジとの間の位相差を検出する少なくとも１つの
進み位相差検出部１０９ｉ（１≦ｉ≦Ｎ）と、エッジ検
出部１０２で検出された２値信号の立ち上がりおよび立
ち下がりエッジと基準エッジ検出部１０７で検出された
Ｎ段遅延マスタクロックの立ち上がりエッジとの間の位
相差を検出する位相差検出部１１０と、エッジ検出部１
０２で検出された２値信号の立ち上がりおよび立ち下が
りエッジと少なくとも１つの遅れ基準エッジ検出部１０
８ｉ（１≦ｉ≦Ｎ）で検出された第２の遅延マスタクロ
ックの立ち上がりエッジとの間の位相差を検出する少な
くとも１つの遅れ位相差検出部１１１ｉ（１≦ｉ≦Ｎ）
と、少なくとも１つの進み位相差検出部１０９ｉ（１≦
ｉ≦Ｎ）で検出された進み位相差を所定遅延時間の２Ｎ
倍の時間遅延させる少なくとも１つの進み位相差補正部
１１２ｉ（１≦ｉ≦Ｎ）と、位相差検出部１１０で検出
された進み位相差を所定遅延時間の２Ｎ倍の時間遅延さ
せる位相差補正部１１３と、少なくとも１つの遅れ位相
差検出部１１１ｉ（１≦ｉ≦Ｎ）で検出された遅れ位相
差を所定遅延時間の２Ｎ倍の時間遅延させる少なくとも
１つの遅れ位相差補正部１１４ｉ（１≦ｉ≦Ｎ）と、入
力信号の予め定めた信号長のパターンが入力信号のゼロ
クロス点が第１のマスタクロック遅延部１０４ｉ（１≦
ｉ≦Ｎ）の最終段遅延部１０４Ｎで発生されたＮ段遅延
マスタクロックを基準として位相進み遅れなしＮ段階の
位相進みあるいはＮ段階の位相遅れの（２Ｎ＋１）種類
のパターンの何れであるかを判定するパターン検出部１
１５と、第１のマスタクロック遅延部１０４ｉ（１≦ｉ
≦Ｎ）の最終段遅延部１０４Ｎで発生されたＮ段遅延マ
スタクロックに基づいて入力信号が予め定めた特定パタ
ーンであることを検出する特定パターン検出部１１７１
と、特定パターン検出部１１７１によって特定パターン
であることが検出された時に特定パターンに対応したゼ
ロクロス信号を発生するゼロクロス信号発生部１１８１
と、エッジ検出部１０２で検出された２値信号の立ち上
がりおよび立ち下がりエッジとゼロクロス信号発生部１
１８１から発生されたゼロクロス信号との間の位相差を
検出する特定パターン位相差検出部１１９１と、特定パ
ターン検出部１１７１によって特定パターンであること
が検出された時に特定パターン位相差検出部１１９１に
よって検出された位相差を特定パターン検出部１１７１
によって特定パターンでないことが検出された時にパタ
ーン検出部１１５で判定されたパターン種類に応じて少
なくとも１つの進み位相差補正部１１２ｉ（１≦ｉ≦
Ｎ）位相補正部１１３および少なくとも１つの遅れ位相
差補正部１１４ｉ（１≦ｉ≦Ｎ）によって補正された補
正位相差の中の１つをマスタクロック発生部１０３に対
する周波数制御信号として選択する位相差選択部１１６
１と、から構成される。

【００１６】第５の発明にかかるタイミング再生回路
は、入力信号を２値信号に変換するコンパレータ１０１
と、コンパレータ１０１によって変換された２値信号の
立ち上がりおよび立ち下がりエッジを検出するエッジ検
出部１０２と、発生周波数を制御することの可能なマス
タクロック発生部１０３と、マスタクロック発生部１０
３によって発生されたマスタクロックの立ち上がりエッ
ジを検出する基準エッジ検出部１０７と、エッジ検出部
１０２で検出された２値信号の立ち上がりおよび立ち下
がりエッジと基準エッジ検出部１０７で検出されたマス
タクロックの立ち上がりエッジとの間の位相差を検出す
る位相差検出部１１０と、入力信号の予め定めた信号長
のパターンが入力信号のゼロクロス点がマスタクロック
発生部１０３によって発生されたマスタクロックを基準
として位相進み遅れなしまたは位相進みもしくは位相遅
れを生じるパターンの何れであるかを判定するパターン
検出部１１５と、マスタクロック発生部１０３で発生さ
れたクロックパルスに基づいて入力信号が予め定めた特
定パターンであることを検出する特定パターン検出部１
１７と、特定パターン検出部１１７によって特定パター
ンであることが検出された時に特定パターンに対応した
ゼロクロス信号を発生するゼロクロス信号発生部１１８
と、エッジ検出部１０２で検出された２値信号の立ち上
がりおよび立ち下がりエッジとゼロクロス信号発生部１
１８から発生されたゼロクロス信号との間の位相差を検
出しこの位相差をマスタクロック発生部１０３に対する
周波数制御信号とする特定パターン位相差検出部１１９
と、特定パターン検出部１１７によって特定パターンで
あることが検出された時に特定パターン位相差検出部１
１９によって検出される特定パターン位相差をマスタク
ロック発生部１０３に対する周波数制御信号とし特定パ
ターン検出部１１７によって特定パターンでないことが
検出された時にパターン検出部１１５で位相進み遅れな
しと判定された場合には位相差検出部１１０によって検
出された補正位相差をマスタクロック発生部１０３に対
する周波数制御信号とし位相進みもしくは位相遅れを生
じると判定された場合にはマスタクロック発生部１０３
に対する周波数制御を中止する位相差選択部１１６２
と、から構成される。

【００１７】

【作用】第１の発明にかかるタイミング再生回路にあっ
ては、基準エッジ、この基準エッジを基準とするＮ段位
相進みエッジおよびＮ段位相遅れエッジと入力信号の立
ち上がりあるいは立ち下がりエッジとの位相差を検出
し、入力信号の中から切り出された予め定められたビッ
ト長のパターンに応じて選択した位相差によってマスタ
クロックの発生周波数を制御することにより、パターン
ジッタの発生を抑制する。第２の発明にかかるタイミン
グ再生回路にあっては、基準エッジと入力信号の立ち上
がりあるいは立ち下がりエッジとの位相差を検出し、入
力信号の中から切り出された予め定められたビット長の
パターンのうち位相進みおよび位相遅れを生じないパタ
ーンが検出された時にのみ、検出された位相差によって
マスタクロックの発生周波数を制御することにより、パ
ターンジッタの発生を抑制する。

【００１８】第３の発明にかかるタイミング再生回路に
あっては、入力信号から既知の特定パターンが検出され
た時にこの既知の特定パターンのゼロクロス点と入力信
号の立ち上がりあるいは立ち下がりエッジとの位相差に
よってマスタクロックの発生周波数を制御することによ
り、パターンジッタの発生を抑制する。第４の発明にか
かるタイミング再生回路にあっては、入力信号から既知
の特定パターンが検出された時にこの既知の特定パター
ンのゼロクロス点と入力信号の立ち上がりあるいは立ち
下がりエッジとの位相差によってマスタクロックの発生
周波数を制御することにより、そうでない時に基準エッ
ジ、この基準エッジを基準とするＮ段位相進みエッジお
よびＮ段位相遅れエッジと入力信号の立ち上がりあるい
は立ち下がりエッジとの位相差を検出し、入力信号の中
から切り出された予め定められたビット長のパターンに
応じて選択した位相差によってマスタクロックの発生周
波数を制御することにより、パターンジッタの発生を抑
制する。

【００１９】第５の発明にかかるタイミング再生回路に
あっては、入力信号から既知の特定パターンが検出され
た時にこの既知の特定パターンのゼロクロス点と入力信
号の立ち上がりあるいは立ち下がりエッジとの位相差に
よってマスタクロックの発生周波数を制御することによ
り、そうでない時に基準エッジと入力信号の立ち上がり
あるいは立ち下がりエッジとの位相差を検出し、入力信
号の中から切り出された予め定められたビット長のパタ
ーンのうち位相進みおよび位相遅れを生じないパターン
が検出された時にのみ検出された位相差によってマスタ
クロックの発生周波数を制御することにより、パターン
ジッタの発生を抑制する。

【００２０】

【実施例】図６から図９は第１の発明にかかるタイミン
グ再生回路の実施例の構成図であって、Ｎ＝１即ち位相
進および位相遅れをそれぞれ１段、入力信号の切り出し
長さを４ビットとした場合を示す。入力信号ＩＮは図示
しない周知のコンパレータ回路によって２値化されてい
るものとし、コンパレータ１０１に相当する回路は図示
されていない。

【００２１】入力信号の立ち上がり立ち下がりエッジ
は、立ち上がり立ち下がりエッジ検出回路６０２で検出
されるが、この立ち上がり立ち下がりエッジ検出回路６
０２は２つのＤフリップフロップ（以下Ｄ−ＦＦと記
す。）６０２１および６０２２、２つのアンドゲート６
０２３および６０２４、１つのオアゲート６０２５で構
成されている。即ち立ち上がり立ち下がりエッジ検出回
路６０２は立ち上がり立ち下がりエッジ検出部１０２に
相当する。

【００２２】入力信号の立ち上がり立ち下がりエッジ
は、３つのＤ−ＦＦ６０９１、６１０および６１１１で
構成される位相差検出回路に送られる。即ちＤ−ＦＦ６
０９１においては、位相進み基準エッジ信号ＢＴＲ−と
入力信号の位相差が検出され、入力信号の位相が進んで
いれば“１”が、入力信号の位相が遅れていれば“０”
がセットされる。

【００２３】同様にＤ−ＦＦ６１０においては基準エッ
ジ信号ＢＴＲと入力信号の位相差が、Ｄ−ＦＦ６１１１
においては遅れ基準エッジ信号ＢＴＲ＋と入力信号の位
相差が、検出されその結果がセットされる。即ちＤ−Ｆ
Ｆ６０９１、６１０および６１１１はそれぞれ位相差検
出部１０９１、１１０および１１１１に相当する。

【００２４】なおフリップフロップ６２１はゼロクロス
点が検出されると“１”にセットされ、縦続接続された
Ｄ−ＦＦ６２２、６２３はゼロクロス点検出信号ＺＥ０
を２クロック分遅延させた信号ＺＥを生成するための回
路である。位相差の検出結果はタイミングを一致させる
ために、それぞれ２段縱続接続されたＤ−ＦＦ６１２１
ａおよび６１２１ｂ、６１３ａおよび６１３ｂ、６１４
１ａおよび６１４１ｂによって２クロック分遅延され、
それぞれ位相差進み信号ＤＥＣＦ、位相差零信号ＤＥＣ
０および位相差遅れ信号ＤＥＣＢを出力する。

【００２５】即ち２段縱続接続されたＤ−ＦＦ６１２１
ａおよび６１２１ｂ、６１３ａおよび６１３ｂ、６１４
１ａおよび６１４１ｂはそれぞれ進み位相差補正部１１
２１、位相差補正部１１３、遅れ位相差補正部１１４に
相当する。２値化された入力信号ＩＮはパターン検出回
路６１５にも送られるが、このパターン検出回路６１５
は４段縱続接続されたＤ−ＦＦ６１５０、６１５１、６
１５２および６１５３、４つのアンドゲート６１５４、
６１５５、６１６６および６１５７、２つのオアゲート
６１５８および６１５９から構成される。

【００２６】即ち４段縱続接続されたＤ−ＦＦ６１５
０、６１５１、６１５２および６１５３には入力信号の
連続する４ビットのパターンがラッチされる。そしてア
ンドゲート６１５４は連続する４ビットのパターンが
“００１０”であれば“１”を出力する。同様にアンド
ゲート６１５５は連続する４ビットのパターンが“１１
０１”であれば、アンドゲート６１５６は連続する４ビ
ットのパターンが“０１００”であれば、アンドゲート
６１５７は連続する４ビットのパターンが“１０１１”
であればそれぞれ“１”を出力する。

【００２７】アンドゲート６１５４と６１５５の出力の
少なくとも一方が“１”であれば、ゼロクロス点は位相
遅れを生じるものとしてオアゲート６１５８の出力ＢＡ
ＣＫを“１”とする。一方アンドゲート６１５６と６１
５７の出力の少なくとも一方が“１”であれば、ゼロク
ロス点は位相進みを生じるものとしてオアゲート６１５
９の出力ＦＯＲを“１”とする。

【００２８】即ちパターン検出回路６１５はパターン検
出部１１５に相当する。オアゲート６１５８の出力ＢＡ
ＣＫおよびオアゲート６１５９の出力ＦＯＲによって位
相差選択回路６１６が制御されるが、位相差選択回路６
１６は５つのアンドゲート６１６１、６１６２、６１６
３、６１６４および６１６６と１つのオアゲート６１６
５によって構成され、位相差選択部１１６に相当する。

【００２９】即ち入力信号が位相進みを生じるパターン
である場合にはオアゲート６１６５から位相進み信号Ｄ
ＥＣＦが、入力信号が位相差を生じないパターンである
場合にはオアゲート６１６５から位相差零信号ＤＥＣ０
が、そして入力信号が位相遅れを生じるパターンである
場合にはオアゲート６１６５から位相遅れ信号ＤＥＣＢ
がランダムウォークフィルタ６０３１に送られる。

【００３０】さらに２クロック分遅延したゼロクロス信
号ＺＥが同期信号ＳＹＭＥＮに同期してランダムウォー
クフィルタ６０３１に送られる。ランダムウォークフィ
ルタ６０３１はアップダウンカウンタ６０３１ａ、上限
コンパレータ６０３１ｂおよび下限コンパレータ６０３
１ｃから構成される。即ち位相進み信号ＤＥＣＦ、位相
差零信号ＤＥＣ０および位相遅れ信号ＤＥＣＢがアップ
ダウンカウンタ６０３１ａでカウントされ、このカウン
ト値が設定スイッチ６０３１ｄで設定される上下限値に
到達すれば上限コンパレータ６０３１ｂあるいは下限コ
ンパレータ６０３１ｃからマスタクロック挿入信号ＩＮ
Ｓあるいはマスタクロック削除信号ＤＥＬが出力され
る。

【００３１】なおマスタクロック挿入信号ＩＮＳあるい
はマスタクロック削除信号ＤＥＬが出力されれば、その
時点でアップダウンカウンタ６０３１ａはリセットされ
る。図示しないマスタクロック発振器から発振された所
定周波数のマスタクロックＭＣＬＫは２段縦続接続され
たカウンタ６０３２および６０３３によって分周される
が、中間でクロック挿入削除回路６０３４によってクロ
ックの挿入削除が行われる。

【００３２】即ちクロック挿入削除回路６０３４は４つ
のアンドゲート６０３４ａ、６０３４ｂ、６０３４ｃお
よび６０３４ｄと２つのＪ−ＦＦ６０３４ｅおよび６０
３４ｆから構成される。即ちランダムウォークフィルタ
６０３１からマスタクロック挿入信号ＩＮＳが出力され
るとクロック挿入削除回路６０３４はクロックパルスを
１つ挿入する。逆にマスタクロック削除信号ＤＥＬが出
力されると、クロックパルスを１つ削除を行い、再生タ
イミング信号の周期を調整する。

【００３３】以上図示しないマスタクロック発振器、ラ
ンダムウォークフィルタ６０３１、分周回路６０３２と
６０３３、およびクロック挿入削除回路６０３４はマス
タクロック発生部１０３に相当する。後段のカウンタ６
０３３の出力は進み基準エッジ信号ＢＴＲ−として使用
されるとともに、２段縦続接続されたＪ−ＦＦ６０４１
および６０５１によって２クロック分遅延される。

【００３４】そしてＪ−ＦＦ６０４１は第１のマスタク
ロック遅延部１０４に、Ｊ−ＦＦ６０４２は第２のマス
タクロック遅延部１０５に相当する。なおＪ−ＦＦ６０
４１の出力は再生タイミング信号として使用される。図
１０および図１１は第１の発明にかかるタシミング再生
回路の動作タイミング図である。

【００３５】本実施例においてはマスタクロックを１／
１６に分周しているため、１パルスの挿入削除によって
マスタクロック１周期の６．２５％を調整できることと
なる。なお周波数帯域制限のためのロールオフフィルタ
のロールオフ率αを０．５とした場合には前述した連続
する４ビットのパターンで発生するゼロクロス点の位相
進みあるいは位相遅れはマスタクロック１周期の約８．
７５％である。

【００３６】なお上記実施例においてはマスタクロック
を遅延させる第１および第２の遅延部をそれぞれ１段づ
つとしたが、複数段づつ遅延させるとともに分周率をさ
らに小さくして補正を細かくすることも可能である。第
１の発明にかかるタイミング再生回路は、入力信号のな
かからゼロクロス点の位相進み、位相遅れおよび位相差
なしの３種類のパターンを検出しそれぞれに対応してマ
スタクロックの周期を制御しているが、第２の発明にか
かるタイミング再生回路においては位相差なしのパター
ンが検出された場合にのみランダムウォークフィルタに
位相差信号を出力してマスタクロックの周期を制御する
ことにより回路を簡略化することが可能となる。

【００３７】また例えばいわゆるタイミングの引込みを
行うために送信側から予め定められた特定のパターンが
連続して送信されるが、この特定のパターンに対しては
ゼロクロス点を予め評価することが可能である。従って
第３の発明にかかるタイミング再生回路においては、例
えば同期信号のように予めパターンの定まっている信号
が送られている時にこのパターンに対して予め評価され
たゼロクロス点を基準に位相差を検出しマスタクロック
の周期を制御する。

【００３８】即ち第３の発明にかかるタイミング再生回
路においては、特定パターンを受信している間しかマス
タクロックの周期制御がおこなわれないものの、ゼロク
ロス点を予め評価することが可能であるため正確に制御
することが可能となる。なお第３の発明にかかるタイミ
ング再生回路は前述の第１あるいは第２の発明にかかる
タイミング再生回路と組み合わせて使用することも可能
である。

【００３９】

【発明の効果】第１の発明にかかるタイミング再生回路
によれば、入力信号を常時クロス点の位相が進むパター
ン、遅れるパターンおよび位相進み遅れの生じないのパ
ターンに区分し、パターン種類に応じてランダムウォー
クフィルタに印加される位相差信号を調節しマスタクロ
ックの周波数を常時制御することより、ランダムウォー
クフィルタの上下限値Ｎを小に設定した場合でもパター
ンジッタの発生を抑制することが可能となる。またラン
ダムウォークフィルタの上下限値Ｎを小とすることによ
り引込み完了までの時間を短くすることが可能である。

【００４０】第２の発明にかかるタイミング再生回路に
よれば、入力信号を常時クロス点の位相が進むパター
ン、遅れるパターンおよび位相進み遅れの生じないのパ
ターンに区分し、位相進み遅れの生じないパターンを検
出した時にのみマスタクロックの周波数を制御すること
より簡易な回路によってパターンジッタの発生を抑制し
かつ引込み完了までに時間を短くすることが可能とな
る。

【００４１】第３の発明にかかるタイミング再生回路に
よれば、例えば同期用信号である予め定めた特定パター
ンの信号を受信した時に特定パターンに対応して予め評
価されたゼロクロス点と入力信号との位相差に応じてマ
スタクロックの周波数を制御することよりパターンジッ
タの発生を抑制しかつ引込み完了までに時間を短くする
ことが可能となる。

【００４２】第４の発明にかかるタイミング再生回路に
よれば、第１の発明と第３の発明とを組み合わせること
により、特定パターンを受信した時だけでなく特定パタ
ーン以外のパターンの受信時にも入力信号のパターンに
応じてマスタクロックの周波数を常時制御することより
パターンジッタの発生を抑制しかつ引込み完了までに時
間を短くするすることが可能となる。

【００４３】第５の発明にかかるタイミング再生回路に
よれば、第２の発明と第３の発明とを組み合わせること
により、特定パターンを受信した時だけでなく特定パタ
ーン以外のパターンの受信時に位相進み遅れの生じない
パターンを検出した時にのみマスタクロックの周波数を
制御することより簡易な回路によってパターンジッタの
発生を抑制しかつ引込み完了までに時間を短くするする
ことが可能となる。

【図面の簡単な説明】

【図１】図１は第１の発明にかかるタイミング再生回路
の基本構成図である。

【図２】図２は第２の発明にかかるタイミング再生回路
の基本構成図である。

【図３】図３は第３の発明にかかるタイミング再生回路
の基本構成図である。

【図４】図４は第４の発明にかかるタイミング再生回路
の基本構成図である。

【図５】図５は第５の発明にかかるタイミング再生回路
の基本構成図である。

【図６】図６は第１の発明にかかるタイミング再生回路
の実施例の回路図（１／４）である。

【図７】図７は第１の発明にかかるタイミング再生回路
の実施例の回路図（２／４）である。

【図８】図８は第１の発明にかかるタイミング再生回路
の実施例の回路図（３／４）である。

【図９】図９は第１の発明にかかるタイミング再生回路
の実施例の回路図（４／４）である。

【図１０】図１０は第１の発明にかかるタイミング再生
回路の動作タイミング図（１／２）である。

【図１１】図１１は第１の発明にかかるタイミング再生
回路の動作タイミング図（２／２）である。

【図１２】図１２は従来から使用されているタイミング
再生回路である。

【図１３】図１３は４ビット分の信号波形図である。

【符号の説明】

１０１…コンパレータ １０２…立ち上がり立ち下がりエッジ検出部 １０３…マスタクロック発生部 １０４ｉ（１≦ｉ≦Ｎ）…第１の遅延部 １０５ｉ（１≦ｉ≦Ｎ）…第２の遅延部 １０６ｉ（１≦ｉ≦Ｎ）…進み基準エッジ検出部 １０７…基準エッジ検出部 １０８ｉ（１≦ｉ≦Ｎ）…遅れ基準エッジ検出部 １０９ｉ（１≦ｉ≦Ｎ）…進み位相差検出部 １１０…位相差検出部 １１１ｉ（１≦ｉ≦Ｎ）…遅れ位相差検出部 １１２ｉ（１≦ｉ≦Ｎ）…進み位相差補正部 １１３…位相差補正部 １１４ｉ（１≦ｉ≦Ｎ）…遅れ位相差補正部 １１５…パターン検出部 １１６、１１６１…位相差選択部 １１７、１１７１…特定パターン検出部 １１８、１１８１…ゼロクロス信号発生部 １１９、１１９１…特定パターン位相差検出部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号を２値信号に変換するコンパレ
   ータ（１０１）と、 該コンパレータ（１０１）によって変換された２値信号
   の立ち上がりおよび立ち下がりエッジを検出するエッジ
   検出部（１０２）と、 発生周波数を制御することの可能なマスタクロック発生
   部（１０３）と、 該マスタクロック発生部（１０３）で発生されたマスタ
   クロックを予め定めた所定遅延時間づつ遅延した少なく
   とも１つの第１の遅延マスタクロックを発生する少なく
   とも１つの第１のマスタクロック遅延部（１０４ｉ）
   （１≦ｉ≦Ｎ）と、 該少なくとも１つの第１のマスタクロック遅延部（１０
   ４ｉ）の最終段遅延部（１０４Ｎ）によって発生された
   Ｎ段遅延マスタクロックをさらに所定遅延時間づつ遅延
   した第１のマスタクロック遅延部（１０４ｉ）（１≦ｉ
   ≦Ｎ）の段数と同数の第２の遅延マスタクロックを発生
   する第２のマスタクロック遅延部（１０５ｉ）（１≦ｉ
   ≦Ｎ）と、 前記マスタクロック発生部（１０３）および前記少なく
   とも１つの第１のマスタクロック遅延部（１０４ｉ）
   （１≦ｉ≦Ｎ）の最終段遅延部（１０４Ｎ）を除く遅延
   部（１０４ｉ）（１≦ｉ≦Ｎ−１）によって発生された
   マスタクロックの立ち上がりエッジを検出する少なくと
   も１つの進み基準エッジ検出部（１０６ｉ）（１≦ｉ≦
   Ｎ）と、 前記第１のマスタクロック遅延部（１０４ｉ）（１≦ｉ
   ≦Ｎ）の最終段遅延部（１０４Ｎ）で発生されたＮ段遅
   延マスタクロックの立ち上がりエッジを検出する基準エ
   ッジ検出部（１０７）と、 前記第２のマスタクロック遅延部（１０５ｉ）（１≦ｉ
   ≦Ｎ）で発生された少なくとも１つの第２の遅延マスタ
   クロックの立ち上がりエッジを検出する少なくとも１つ
   の遅れ基準エッジ検出部（１０８ｉ）（１≦ｉ≦Ｎ）
   と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記少なくとも１つ
   の進み基準エッジ検出部（１０６ｉ）（１≦ｉ≦Ｎ）で
   検出された少なくとも１つのマスタクロックの立ち上が
   りエッジとの間の位相差を検出する少なくとも１つの進
   み位相差検出部（１０９ｉ）（１≦ｉ≦Ｎ）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記基準エッジ検出
   部（１０７）で検出されたＮ段遅延マスタクロックの立
   ち上がりエッジとの間の位相差を検出する位相差検出部
   （１１０）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記少なくとも１つ
   の遅れ基準エッジ検出部（１０８ｉ）（１≦ｉ≦Ｎ）で
   検出された第２の遅延マスタクロックの立ち上がりエッ
   ジとの間の位相差を検出する少なくとも１つの遅れ位相
   差検出部（１１１ｉ）（１≦ｉ≦Ｎ）と、 前記少なくとも１つの進み位相差検出部（１０９ｉ）
   （１≦ｉ≦Ｎ）で検出された進み位相差を所定遅延時間
   の２Ｎ倍の時間遅延させる少なくとも１つの進み位相差
   補正部（１１２ｉ）（１≦ｉ≦Ｎ）と、 前記位相差検出部（１１０）で検出された進み位相差を
   所定遅延時間の２Ｎ倍の時間遅延させる位相差補正部
   （１１３）と、 前記少なくとも１つの遅れ位相差検出部（１１１ｉ）
   （１≦ｉ≦Ｎ）で検出された遅れ位相差を所定遅延時間
   の２Ｎ倍の時間遅延させる少なくとも１つの遅れ位相差
   補正部（１１４ｉ）（１≦ｉ≦Ｎ）と、 入力信号の予め定めた信号長のパターンが、入力信号の
   ゼロクロス点が前記第１のマスタクロック遅延部（１０
   ４ｉ）（１≦ｉ≦Ｎ）の最終段遅延部（１０４Ｎ）で発
   生されたＮ段遅延マスタクロックを基準として位相進み
   遅れなし、Ｎ段階の位相進みあるいはＮ段階の位相遅れ
   の（２Ｎ＋１）種類のパターンの何れであるかを判定す
   るパターン検出部（１１５）と、 該パターン検出部（１１５）で判定されたパターン種類
   に応じて前記少なくとも１つの進み位相差補正部（１１
   ２ｉ）（１≦ｉ≦Ｎ）、前記位相補正部（１１３）およ
   び前記少なくとも１つの遅れ位相差補正部（１１４ｉ）
   （１≦ｉ≦Ｎ）によって補正された補正位相差の中の１
   つを前記マスタクロック発生部（１０３）に対する周波
   数制御信号として選択する位相差選択部（１１６）と、
   から構成されるタイミング再生回路。
2. 【請求項２】 入力信号を２値信号に変換するコンパレ
   ータ（１０１）と、 該コンパレータ（１０１）によって変換された２値信号
   の立ち上がりおよび立ち下がりエッジを検出するエッジ
   検出部（１０２）と、 発生周波数を制御することの可能なマスタクロック発生
   部（１０３）と、 該マスタクロック発生部（１０３）によって発生された
   マスタクロックの立ち上がりエッジを検出する基準エッ
   ジ検出部（１０７）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記基準エッジ検出
   部（１０７）で検出されたマスタクロックの立ち上がり
   エッジとの間の位相差を検出する位相差検出部（１１
   ０）と、 入力信号の予め定めた信号長のパターンが、入力信号の
   ゼロクロス点が前記マスタクロック発生部（１０３）に
   よって発生されたマスタクロックを基準として位相進み
   遅れなしまたは位相進みもしくは位相遅れを生じるパタ
   ーンの何れであるかを判定するパターン検出部（１１
   ５）と、 該パターン検出部（１１５）で位相進み遅れなしと判定
   された場合には前記位相差検出部（１１０）によって検
   出された補正位相差を前記マスタクロック発生部（１０
   ３）に対する周波数制御信号とし、位相進みもしくは位
   相遅れを生じると判定された場合には前記マスタクロッ
   ク発生部（１０３）に対する周波数制御を中止する位相
   差選択部（１１６）と、から構成されるタイミング再生
   回路。
3. 【請求項３】 入力信号を２値信号に変換するコンパレ
   ータ（１０１）と、 該コンパレータ（１０１）によって変換された２値信号
   の立ち上がりおよび立ち下がりエッジを検出するエッジ
   検出部（１０２）と、 発生周波数を制御することの可能なマスタクロック発生
   部（１０３）と、 該マスタクロック発生部（１０３）で発生されたクロッ
   クパルスに基づいて入力信号が予め定めた特定パターン
   であることを検出する特定パターン検出部（１１７）
   と、 該特定パターン検出部（１１７）によって特定パターン
   であることが検出された時に特定パターンに対応したゼ
   ロクロス信号を発生するゼロクロス信号発生部（１１
   ８）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
   発生部（１１８）から発生されたゼロクロス信号との間
   の位相差を検出し、この位相差を前記マスタクロック発
   生部（１０３）に対する周波数制御信号とする特定パタ
   ーン位相差検出部（１１９）と、から構成されるタイミ
   ング再生回路。
4. 【請求項４】 入力信号を２値信号に変換するコンパレ
   ータ（１０１）と、 該コンパレータ（１０１）によって変換された２値信号
   の立ち上がりおよび立ち下がりエッジを検出するエッジ
   検出部（１０２）と、 発生周波数を制御することの可能なマスタクロック発生
   部（１０３）と、 該マスタクロック発生部（１０３）で発生されたマスタ
   クロックを予め定めた所定遅延時間づつ遅延した少なく
   とも１つの第１の遅延マスタクロックを発生する少なく
   とも１つの第１のマスタクロック遅延部（１０４ｉ）
   （１≦ｉ≦Ｎ）と、 該少なくとも１つの第１のマスタクロック遅延部（１０
   ４ｉ）（１≦ｉ≦Ｎ）の最終段遅延部（１０４Ｎ）によ
   って発生されたＮ段遅延マスタクロックをさらに所定遅
   延時間づつ遅延した第１のマスタクロック遅延部（１０
   ４ｉ）（１≦ｉ≦Ｎ）の段数と同数の第２の遅延マスタ
   クロックを発生する第２のマスタクロック遅延部（１０
   ５ｉ）（１≦ｉ≦Ｎ）と、 前記マスタクロック発生部（１０３）および前記少なく
   とも１つの第１のマスタクロック遅延部（１０４ｉ）
   （１≦ｉ≦Ｎ）の最終段遅延部（１０４Ｎ）を除く遅延
   部（１０４ｉ）（１≦ｉ≦Ｎ−１）によって発生された
   マスタクロックの立ち上がりエッジを検出する少なくと
   も１つの進み基準エッジ検出部（１０６ｉ）（１≦ｉ≦
   Ｎ）と、 前記第１のマスタクロック遅延部（１０４ｉ）（１≦ｉ
   ≦Ｎ）の最終段遅延部（１０４Ｎ）で発生されたＮ段遅
   延マスタクロックの立ち上がりエッジを検出する基準エ
   ッジ検出部（１０７）と、 前記第２のマスタクロック遅延部（１０５ｉ）（１≦ｉ
   ≦Ｎ）で発生された少なくとも１つの第２の遅延マスタ
   クロックの立ち上がりエッジを検出する少なくとも１つ
   の遅れ基準エッジ検出部（１０８ｉ）（１≦ｉ≦Ｎ）
   と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記少なくとも１つ
   の進み基準エッジ検出部（１０６ｉ）（１≦ｉ≦Ｎ）で
   検出された少なくとも１つのマスタクロックの立ち上が
   りエッジとの間の位相差を検出する少なくとも１つの進
   み位相差検出部（１０９ｉ）（１≦ｉ≦Ｎ）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記基準エッジ検出
   部（１０７）で検出されたＮ段遅延マスタクロックの立
   ち上がりエッジとの間の位相差を検出する位相差検出部
   （１１０）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記少なくとも１つ
   の遅れ基準エッジ検出部（１０８ｉ）（１≦ｉ≦Ｎ）で
   検出された第２の遅延マスタクロックの立ち上がりエッ
   ジとの間の位相差を検出する少なくとも１つの遅れ位相
   差検出部（１１１ｉ）（１≦ｉ≦Ｎ）と、 前記少なくとも１つの進み位相差検出部（１０９ｉ）
   （１≦ｉ≦Ｎ）で検出された進み位相差を所定遅延時間
   の２Ｎ倍の時間遅延させる少なくとも１つの進み位相差
   補正部（１１２ｉ）（１≦ｉ≦Ｎ）と、 前記位相差検出部（１１０）で検出された進み位相差を
   所定遅延時間の２Ｎ倍の時間遅延させる位相差補正部
   （１１３）と、 前記少なくとも１つの遅れ位相差検出部（１１１ｉ）
   （１≦ｉ≦Ｎ）で検出された遅れ位相差を所定遅延時間
   の２Ｎ倍の時間遅延させる少なくとも１つの遅れ位相差
   補正部（１１４ｉ）（１≦ｉ≦Ｎ）と、 入力信号の予め定めた信号長のパターンが、入力信号の
   ゼロクロス点が前記第１のマスタクロック遅延部（１０
   ４ｉ）（１≦ｉ≦Ｎ）の最終段遅延部（１０４Ｎ）で発
   生されたＮ段遅延マスタクロックを基準として位相進み
   遅れなし、Ｎ段階の位相進みあるいはＮ段階の位相遅れ
   の（２Ｎ＋１）種類のパターンの何れであるかを判定す
   るパターン検出部（１１５）と、 前記第１のマスタクロック遅延部（１０４ｉ）（１≦ｉ
   ≦Ｎ）の最終段遅延部（１０４Ｎ）で発生されたＮ段遅
   延マスタクロックに基づいて入力信号が予め定めた特定
   パターンであることを検出する特定パターン検出部（１
   １７１）と、 該特定パターン検出部（１１７１）によって特定パター
   ンであることが検出された時に特定パターンに対応した
   ゼロクロス信号を発生するゼロクロス信号発生部（１１
   ８１）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
   発生部（１１８１）から発生されたゼロクロス信号との
   間の位相差を検出する特定パターン位相差検出部（１１
   ９１）と、 前記特定パターン検出部（１１７１）によって特定パタ
   ーンであることが検出された時に前記特定パターン位相
   差検出部（１１９１）によって検出された位相差を、前
   記特定パターン検出部（１１７１）によって特定パター
   ンでないことが検出された時に前記パターン検出部（１
   １５）で判定されたパターン種類に応じて前記少なくと
   も１つの進み位相差補正部（１１２ｉ）（１≦ｉ≦
   Ｎ）、前記位相補正部（１１３）および前記少なくとも
   １つの遅れ位相差補正部（１１４ｉ）（１≦ｉ≦Ｎ）に
   よって補正された補正位相差の中の１つを、前記マスタ
   クロック発生部（１０３）に対する周波数制御信号とし
   て選択する位相差選択部（１１６１）と、から構成され
   るタイミング再生回路。
5. 【請求項５】 入力信号を２値信号に変換するコンパレ
   ータ（１０１）と、 該コンパレータ（１０１）によって変換された２値信号
   の立ち上がりおよび立ち下がりエッジを検出するエッジ
   検出部（１０２）と、 発生周波数を制御することの可能なマスタクロック発生
   部（１０３）と、 該マスタクロック発生部（１０３）によって発生された
   マスタクロックの立ち上がりエッジを検出する基準エッ
   ジ検出部（１０７）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記基準エッジ検出
   部（１０７）で検出されたマスタクロックの立ち上がり
   エッジとの間の位相差を検出する位相差検出部（１１
   ０）と、 入力信号の予め定めた信号長のパターンが、入力信号の
   ゼロクロス点が前記マスタクロック発生部（１０３）に
   よって発生されたマスタクロックを基準として位相進み
   遅れなしまたは位相進みもしくは位相遅れを生じるパタ
   ーンの何れであるかを判定するパターン検出部（１１
   ５）と、 前記マスタクロック発生部（１０３）で発生されたクロ
   ックパルスに基づいて入力信号が予め定めた特定パター
   ンであることを検出する特定パターン検出部（１１７）
   と、 該特定パターン検出部（１１７）によって特定パターン
   であることが検出された時に特定パターンに対応したゼ
   ロクロス信号を発生するゼロクロス信号発生部（１１
   ８）と、 前記エッジ検出部（１０２）で検出された２値信号の立
   ち上がりおよび立ち下がりエッジと前記ゼロクロス信号
   発生部（１１８）から発生されたゼロクロス信号との間
   の位相差を検出し、この位相差を前記マスタクロック発
   生部（１０３）に対する周波数制御信号とする特定パタ
   ーン位相差検出部（１１９）と、 前記特定パターン検出部（１１７）によって特定パター
   ンであることが検出された時に前記特定パターン位相差
   検出部（１１９）によって検出される特定パターン位相
   差を前記マスタクロック発生部（１０３）に対する周波
   数制御信号とし、前記特定パターン検出部（１１７）に
   よって特定パターンでないことが検出された時に前記パ
   ターン検出部（１１５）で位相進み遅れなしと判定され
   た場合には前記位相差検出部（１１０）によって検出さ
   れた補正位相差を前記マスタクロック発生部（１０３）
   に対する周波数制御信号とし、位相進みもしくは位相遅
   れを生じると判定された場合には前記マスタクロック発
   生部（１０３）に対する周波数制御を中止する位相差選
   択部（１１６２）と、から構成されるタイミング再生回
   路。